KR20240037712A - 반도체 패키지 - Google Patents

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KR20240037712A
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KR
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pads
semiconductor
test
pad
semiconductor chip
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KR1020220116572A
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장애니
백승덕
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삼성전자주식회사
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Abstract

기판, 상기 기판 상에 배치되고, 제 1 반도체 기판 및 상기 제 1 반도체 기판의 상부면 상에 배치되는 제 1 테스트 패턴을 포함하는 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 배치되고, 제 2 반도체 기판 및 상기 제 2 반도체 기판의 하부면 상에 배치되는 제 2 테스트 패턴을 포함하는 제 2 반도체 칩을 포함하는 반도체 패키지를 제공하되, 상기 제 1 테스트 패턴과 상기 제 2 테스트 패턴이 마주하도록, 상기 제 2 반도체 칩과 상기 제 1 반도체 칩이 서로 접합되고, 상기 제 1 테스트 패턴은 제 1 인 패드, 제 1 연결 패드들, 및 제 1 아웃 패드를 포함하고, 상기 제 1 인 패드, 상기 제 1 연결 패드들 및 상기 제 1 아웃 패드는 복수의 오과 열을 갖도록 배열되고, 상기 제 2 테스트 패턴은 상기 제 1 인 패드와 접합되는 제 2 인 패드, 상기 제 1 아웃 패드와 접합되는 제 2 아웃 패드, 및 상기 상기 제 1 연결 패드들과 접합되는 제 2 연결 패드들을 포함하고, 상기 제 1 및 제 2 연결 패드들은 상기 제 1 연결 패드들과 상기 제 2 연결 패드들이 서로 교번하여 연결되도록 직렬로 연결될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 상세하게는 적층형 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 패키지 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 불량을 테스트 하기 용이한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 배치되고, 제 1 반도체 기판 및 상기 제 1 반도체 기판의 상부면 상에 배치되는 제 1 테스트 패턴을 포함하는 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 배치되고, 제 2 반도체 기판 및 상기 제 2 반도체 기판의 하부면 상에 배치되는 제 2 테스트 패턴을 포함하는 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 테스트 패턴과 상기 제 2 테스트 패턴이 마주하도록, 상기 제 2 반도체 칩과 상기 제 1 반도체 칩이 서로 접합될 수 있다. 상기 제 1 테스트 패턴은 제 1 인 패드, 제 1 연결 패드들, 및 제 1 아웃 패드를 포함하되, 상기 제 1 인 패드, 상기 제 1 연결 패드들 및 상기 제 1 아웃 패드는 복수의 오과 열을 갖도록 배열될 수 있다. 상기 제 2 테스트 패턴은 상기 제 1 인 패드와 접합되는 제 2 인 패드, 상기 제 1 아웃 패드와 접합되는 제 2 아웃 패드, 및 상기 상기 제 1 연결 패드들과 접합되는 제 2 연결 패드들을 포함할 수 있다. 상기 제 1 및 제 2 연결 패드들은 상기 제 1 연결 패드들과 상기 제 2 연결 패드들이 서로 교번하여 연결되도록 직렬로 연결될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 배치되는 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩을 포함할 수 있다. 상기 제 1 반도체 칩은 제 1 반도체 기판, 상기 제 1 반도체 기판의 하부면에 형성되는 제 1 회로층, 상기 제 1 반도체 기판의 상부면 상에서 상기 제 1 반도체 기판의 모서리에 인접하여 배치되는 제 1 테스트 패드들; 및 상기 제 1 반도체 기판을 수직으로 관통하여 상기 제 1 회로층과 연결되는 제 1 관통 비아들을 포함할 수 있다. 상기 제 2 반도체 칩은 제 2 반도체 기판, 및 상기 제 2 반도체 기판의 하부면에 형성되는 제 2 회로층을 포함하되, 상기 제 2 회로층은 상기 제 2 반도체 기판의 모서리에 인접하여 배치되는 제 2 테스트 패드들을 포함할 수 있다. 상기 제 2 테스트 패드들 각각은 상기 제 1 테스트 패드들 중 인접한 둘과 동시에 중첩되도록 상기 제 1 테스트 패드들과 접하되, 상기 제 1 및 제 2 테스트 패드들은 직렬 회로를 구성할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판, 상기 기판 상에 적층되는 반도체 칩들, 및 상기 기판 상에서 상기 반도체 칩들을 둘러싸는 몰딩막을 포함할 수 있다. 상기 반도체 칩들 각각은 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판, 상기 반도체 기판의 상기 제 1 면 상에 제공되는 반도체 소자, 상기 반도체 소자 상의 제 1 신호 패드들 및 제 1 테스트 패드들, 상기 반도체 기판의 상기 제 2 면 상에 제공되는 제 2 신호 패드들 및 제 2 테스트 패드들, 상기 반도체 기판을 수직으로 관통하여 상기 제 1 신호 패드들 및 상기 제 2 신호 패드들을 연결하는 제 1 비아들, 및 상기 반도체 기판을 수직으로 관통하여 상기 제 1 테스트 패드들의 하나와 상기 제 2 테스트 패드들의 하나를 연결하는 제 2 비아를 포함할 수 있다. 상기 반도체 칩들 중 서로 인접한 둘은 직접 접하되, 상기 제 1 신호 패드들과 상기 제 2 신호 패드들이 서로 접촉되고 상기 제 1 테스트 패드들과 상기 제 2 테스트 패드들이 서로 접촉될 수 있다. 상기 제 1 및 제 2 신호 패드들은 상기 반도체 기판의 중심 영역 상에 배치되고, 상기 제 1 및 제 2 테스트 패드들은 상기 중심 영역과 상기 반도체 기판의 모서리 사이에 위치하는 테스트 영역 상에 배치될 수 있다. 상기 제 1 및 제 2 테스트 패드들은 상기 제 1 연결 패드들과 상기 제 2 연결 패드들이 교번하여 연결되도록 직렬로 연결될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 엣지 영역에서 반도체 칩들 간의 이격 등의 구조적 불량을 테스트하기 용이할 수 있다. 넓은 면적의 영역 내에서 작은 크기의 에어 갭이 검출될 수 있으며, 하나의 직렬 회로를 이용하여 넓은 면적에서 그리고 복수의 반도체 칩들 간의 에어 갭을 검출할 수 있다. 또한, 반도체 칩들의 하부 테스트 패드들, 상부 테스트 패드들 및 비아들이 모두 하나의 직렬 회로로 연결되어 있기 때문에, 넓은 면적에 대한 불량을 테스트함에도 불구하고 테스트를 위한 회로가 간단할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 반도체 칩들 간의 접합을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다.
도 4 내지 도 6은 테스트 패드들의 평면 형상을 설명하기 위한 도면들이다.
도 7 내지 도 12는 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들이다.
도 13은 반도체 칩들 간의 접합을 설명하기 위한 단면도이다.
도 14 내지 도 19는 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들이다.
도 20 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩들 간 접합을 테스트하는 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 1에서는 설명의 편의를 위하여 일부 구성들이 생략되거나 또는 여러 구성들이 병합되어 하나의 구성으로 도시되었다. 도 2는 반도체 칩들 간의 접합을 설명하기 위한 단면도이다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩을 설명하기 위한 평면도이다. 도 4 내지 도 6은 테스트 패드들의 평면 형상을 설명하기 위한 도면들이다.
본 발명의 실시예들에 따른 반도체 패키지는 비아를 이용한 적층형 패키지일 수 있다. 예를 들어, 베이스 기판 상에 동종의 반도체 칩들이 적층될 수 있으며, 반도체 칩들은 그들을 관통하는 비아들을 통해 서로 전기적으로 연결될 수 있다. 반도체 칩들은 서로 마주하는 그들의 패드를 이용하여 서로 접속될 수 있다.
도 1을 참조하여, 베이스 기판(100)이 제공될 수 있다. 베이스 기판(100)은 그의 내부에 직접 회로를 포함할 수 있다. 상세하게는, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하는 제 1 반도체 칩일 수 있다. 예를 들어, 베이스 기판(100)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 다이(die)일 수 있다. 도 1에서는 베이스 기판(100)이 제 1 반도체 칩인 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 베이스 기판(100)은 트랜지스터(transistor)와 같은 전자 소자를 포함하지 않는 기판, 일 예로 인쇄 회로 기판(PCB)일 수 있다. 실리콘 웨이퍼는 인쇄회로기판(PCB)보다 얇은 두께를 가질 수 있다. 이하, 베이스 기판(100)과 제 1 반도체 칩(100)을 동일한 구성 요소로서 설명하도록 한다.
제 1 반도체 칩(100)은 제 1 반도체 기판(110), 제 1 비아(130), 제 1 상부 패드(140), 제 1 상부 보호막(150), 제 1 하부 패드(160), 및 제 1 하부 보호막(170)을 포함할 수 있다.
제 1 반도체 기판(110)이 제공될 수 있다. 제 1 반도체 기판(110)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 기판(110)은 실리콘(Si) 단결정 기판일 수 있다.
도시하지는 않았으나, 제 1 반도체 기판(110)의 하부면 상에 제 1 회로층이 제공될 수 있다. 상기 제 1 회로층은 상기한 집적 회로를 포함할 수 있다. 예를 들어, 상기 제 1 회로층은 메모리 회로(memory circuit), 로직 회로(logic circuit) 또는 이들의 조합일 수 있다. 상기 제 1 회로층이 제공되는 제 1 반도체 칩(100)의 하부면은 활성면(active surface)일 수 있다. 다른 실시예들에 따르면, 상기 제 1 회로층은 제공되지 않을 수 있다. 제 1 반도체 칩(100)을 대신하여 베이스 기판(100)은 트랜지스터(transistor)와 같은 전자 소자를 포함하지 않는 베이스 기판(100)일 수 있다.
제 1 비아(130)는 제 1 반도체 기판(110)을 수직으로 관통할 수 있다. 예를 들어, 제 1 비아(130)는 제 1 반도체 기판(110)의 상부면과 상기 제 1 회로층을 연결할 수 있다. 제 1 비아(130)와 상기 제 1 회로층은 전기적으로 연결될 수 있다. 제 1 비아(130)는 복수로 제공될 수 있다. 필요에 따라, 제 1 비아(130)를 둘러싸는 절연막(미도시)이 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 저유전막(low-k) 중 적어도 하나를 포함할 수 있다.
제 1 상부 패드(140)는 제 1 반도체 기판(110)의 상부면 상에 배치될 수 있다. 제 1 상부 패드(140)는 제 1 비아(130)에 접속될 수 있다. 제 1 상부 패드(140)는 복수로 제공될 수 있다. 이 경우, 제 1 상부 패드들(140) 각각은 복수로 제공되는 제 1 비아들(130)에 접속될 수 있으며, 제 1 상부 패드들(140)의 배열은 제 1 비아들(130)의 배열을 따를 수 있다. 제 1 상부 패드(140)는 제 1 비아(130)를 통해 상기 제 1 회로층에 접속될 수 있다. 제 1 상부 패드(140)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 1 상부 보호막(150)은 제 1 반도체 기판(110)의 상부면 상에 배치되어, 제 1 상부 패드(140)를 둘러쌀 수 있다. 제 1 상부 보호막(150)은 제 1 상부 패드(140)를 노출시킬 수 있다. 제 1 상부 보호막(150)의 상부면은 제 1 상부 패드(140)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 반도체 기판(110)은 제 1 상부 보호막(150)에 의해 보호될 수 있다. 제 1 상부 패드(140)는 제 1 비아(130)와 연결될 수 있다. 제 1 상부 보호막(150)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
제 1 하부 패드(160)는 제 1 반도체 기판(110)의 하부면 상에 배치될 수 있다. 보다 정확하게는, 제 1 하부 패드(160)는 제 1 반도체 기판(110)의 하부면 또는 상기 제 1 회로층의 하부면 상에 배치될 수 있다. 제 1 하부 패드(160)는 상기 제 1 회로층과 전기적으로 연결될 수 있다. 제 1 하부 패드(160)는 복수로 제공될 수 있다. 제 1 하부 패드(160)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 1 반도체 칩(100)은 제 1 하부 보호막(170)을 더 포함할 수 있다. 제 1 하부 보호막(170)은 제 1 반도체 기판(110)의 하부면 상에 배치되어, 제 1 반도체 기판(110)을 덮을 수 있다. 제 1 하부 보호막(170)의 하부면은 제 1 하부 패드(160)를 노출시킬 수 있다. 상기 제 1 회로층은 제 1 하부 보호막(170)에 의해 보호될 수 있다. 제 1 하부 보호막(170)은 에폭시 레진(epoxy resin)을 포함하는 절연성 코팅막일 수 있다.
제 1 반도체 칩(100)의 하부면 상에 외부 단자(180)가 제공될 수 있다. 외부 단자(180)는 제 1 하부 패드(160) 상에 배치될 수 있다. 외부 단자(180)는 제 1 반도체 기판(110) 및 제 1 비아(130)와 전기적으로 연결될 수 있다. 또는, 외부 단자(180)는 제 1 비아(130)의 아래에 배치될 수 있다. 이 경우, 제 1 비아(130)는 제 1 반도체 기판(110)의 하부면 상으로 노출될 수 있으며, 외부 단자(180)는 제 1 비아(130)에 직접 접속될 수 있다. 외부 단자(180)는 복수로 제공될 수 있다. 이 경우, 외부 단자들(180) 각각은 복수로 제공되는 제 1 하부 패드들(160)에 접속될 수 있다. 외부 단자(180)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 반도체 칩(100) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 복수의 제 2 반도체 칩들(201, 202a, 202b, 203)을 포함할 수 있다. 제 2 반도체 칩들(201, 202a, 202b, 203)은 동종의 반도체 칩들일 수 있다. 예를 들어, 제 2 반도체 칩들(201, 202a, 202b, 203)은 메모리 칩(memory chip)일 수 있다. 칩 스택(CS)은 제 1 반도체 칩(100)과 직접 연결되는 하부 반도체 칩(201), 하부 반도체 칩(201) 상에 배치되는 중간 반도체 칩들(202a, 202b), 및 중간 반도체 칩들(202a, 202b) 상에 배치되는 상부 반도체 칩(203)을 포함할 수 있다. 하부 반도체 칩(201), 중간 반도체 칩들(202a, 202b) 및 상부 반도체 칩(203)은 제 1 반도체 칩(100) 상에 순차적으로 적층될 수 있다. 중간 반도체 칩들(202a, 202b)은 하부 반도체 칩들(201)과 상부 반도체 칩(203) 사이에서 상호 적층될 수 있다. 본 실시예에서, 하부 반도체 칩(201)과 상부 반도체 칩(203) 사이에 2개의 중간 반도체 칩들(202a, 202b)이 개재되는 것으로 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 하부 반도체 칩(201)과 상부 반도체 칩(203) 사이에 하나의 중간 반도체 칩 또는 3개 이상의 중간 반도체 칩들이 개재되거나, 또는 하부 반도체 칩(201)과 상부 반도체 칩(203) 사이에 제 1 중간 반도체 칩들이 제공되지 않을 수 있다.
도 1 내지 도 3을 참조하여, 하부 반도체 칩(201)은 제 2 반도체 기판(210), 제 2 회로층(220), 제 2 비아(230), 제 2 상부 패드(240), 제 2 상부 보호막(250), 제 2 하부 패드(260), 제 2 하부 보호막(270) 및 재배선층(280)을 포함할 수 있다.
제 2 반도체 기판(210)이 제공될 수 있다. 제 2 반도체 기판(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 반도체 기판(210)은 실리콘(Si) 단결정 기판일 수 있다.
제 2 반도체 기판(210)은 소자 영역(DR) 및 엣지 영역(ER)을 가질 수 있다. 평면적 관점에서, 소자 영역(DR)은 제 2 반도체 기판(210)의 중심부에 위치할 수 있으며, 도 3에 도시된 바와 같이 엣지 영역(ER)은 제 2 반도체 기판(210)의 모서리에 인접할 수 있다. 여기서 제 2 반도체 기판(210)의 모서리라 함은, 평면적 관점에서 제 2 반도체 기판(210)을 보았을 때 제 2 반도체 기판(210)의 두 측면이 만나는 모서리를 의미한다. 엣지 영역(ER)은 제 2 반도체 기판(210)의 상기 모서리와 소자 영역(DR) 사이에 위치할 수 있다. 소자 영역(DR)은 제 2 반도체 기판(210)의 중심부 상에서 하부 반도체 칩(201)의 반도체 소자들이 제공되는 영역일 수 있다. 엣지 영역(ER)은 상기 반도체 소자들이 제공되지 않는 제 2 반도체 기판(210)의 모서리 부근의 영역에서 반도체 칩들(201, 202a, 202b, 203) 간의 접합 테스트를 위한 패턴들이 제공되는 테스트 영역일 수 있다. 제 2 반도체 기판(210)은 서로 대향하는 제 1 면(210a) 및 제 2 면(210b)을 가질 수 있다. 제 2 반도체 기판(210)의 제 1 면(210a)은 제 2 반도체 기판(210)의 전면이고, 제 2 면(210b)은 제 2 반도체 기판(210)의 후면일 수 있다. 여기서, 제 2 반도체 기판(210)의 전면(210a)이라 함은 제 2 반도체 기판(210)에서 반도체 소자들이 형성 또는 실장되거나, 배선, 패드 등이 형성되는 측의 일면으로 정의되고, 제 2 반도체 기판(210)의 후면(210b)이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 2 반도체 기판(210)의 제 1 면(210a)은 제 1 반도체 칩(100)을 향할 수 있다. 즉, 제 2 반도체 기판(210)의 하부면은 활성면(active surface)일 수 있다.
하부 반도체 칩(201)은 제 1 반도체 칩(100)을 바라보는 제 2 회로층(220)을 가질 수 있다. 제 2 회로층(220)은 반도체 소자(222) 및 소자 배선부(224)를 포함할 수 있다.
반도체 소자(222)는 제 2 반도체 기판(210)의 소자 영역(DR)에서 제 1 면(210a)에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 일 예로, 트랜지스터들(TR)은 제 2 반도체 기판(210)의 하부에 형성된 소오스(source) 및 드레인(drain), 제 2 반도체 기판(210)의 제 1 면(210a) 상에 배치되는 게이트(gate) 전극, 및 제 2 반도체 기판(210)과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함할 수 있다. 도 2에서는 하나의 트랜지스터(TR)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(222)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 반도체 소자(222)는 메모리 회로(memory circuit)를 포함할 수 있다. 일 예로, 반도체 소자(222)는, 도시하지는 않았지만, 소자 영역(DR)에서 제 1 면(10a) 상에는 얕은 소자 분리 패턴, 로직 셀(logic cell) 또는 복수의 메모리 셀(memory cell) 등으로 구성될 수 있다. 이와는 다르게, 반도체 소자(222)는 커패시터(capacitor) 등과 같은 수동 소자를 포함할 수 있다. 반도체 소자(222)는 제 2 반도체 기판(210)의 엣지 영역(ER) 상에는 배치되지 않을 수 있다.
제 2 반도체 기판(210)의 제 1 면(210a)은 소자 층간 절연막(226)으로 덮일 수 있다. 소자 층간 절연막(226)은 소자 영역(DR) 상에서 반도체 소자(222)를 매립할 수 있다. 이때, 소자 층간 절연막(226)은 반도체 소자(222)를 위에서부터 덮을 수 있다. 즉, 반도체 소자(222)는 소자 층간 절연막(226)에 의해 노출되지 않을 수 있다. 소자 층간 절연막(226)의 측면은 제 2 반도체 기판(210)의 측면과 정렬될 수 있다. 소자 층간 절연막(226)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 산화질화물(SiON) 중 적어도 하나를 포함할 수 있다. 또는, 소자 층간 절연막(226)은 저유전(low-k) 물질을 가질 수 있다. 소자 층간 절연막(226)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다. 소자 층간 절연막(226)이 상기 다중막(multi-layer) 구조로 제공되는 경우, 후술되는 배선층들이 각각 하나의 절연막 내에 제공될 수 있으며, 상기 절연막들 사이에 식각 저지막이 개재될 수 있다. 예를 들어, 상기 식각 저지막은 상기 절연막들의 하부면 상에 제공될 수 있다. 상기 식각 저지막은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
소자 영역(DR) 상에서 소자 층간 절연막(226) 내에는 트랜지스터들(TR)과 연결되는 소자 배선부(224)가 제공될 수 있다.
소자 배선부(224)는 소자 층간 절연막(226) 내에 매립되는 제 1 신호 배선 패턴들(SWP1) 및 제 1 신호 배선 패턴들(SWP1) 상에 위치하는 제 2 신호 배선 패턴들(SWP2)을 포함할 수 있다. 제 1 신호 배선 패턴들(SWP1) 및 제 2 신호 배선 패턴들(SWP2)은 수평 배선을 위한 패턴들일 수 있다. 제 1 신호 배선 패턴들(SWP1)은 소자 층간 절연막(226)의 상부면과 하부면 사이에 위치할 수 있다. 제 2 신호 배선 패턴들(SWP2)은 소자 층간 절연막(226)의 하부에 배치될 수 있다. 예를 들어, 제 2 신호 배선 패턴들(SWP2)의 하부면은 소자 층간 절연막(226)의 하부면으로 노출될 수 있다. 즉, 제 2 신호 배선 패턴들(SWP2)은 소자 층간 절연막(226) 내에 제공되는 소자 배선부(224) 중 최하단에 제공되는 배선 패턴일 수 있다. 제 2 신호 배선 패턴들(SWP2)의 두께는 제 1 신호 배선 패턴들(SWP1)의 두께보다 두꺼울 수 있다. 제 1 신호 배선 패턴들(SWP1) 및 제 2 신호 배선 패턴들(SWP2)은 엣지 영역(ER) 상에 위치하지 않을 수 있다. 제 1 신호 배선 패턴들(SWP1) 및 제 2 신호 배선 패턴들(SWP2)은, 예를 들어, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
소자 배선부(224)는 제 1 신호 배선 패턴들(SWP1)과 반도체 소자(222) 또는 제 1 신호 배선 패턴들(SWP1)과 제 2 반도체 기판(210)을 연결하는 제 1 연결 콘택들(WCT1) 및 제 1 신호 배선 패턴들(SWP1)과 제 2 신호 배선 패턴들(SWP2)을 연결하는 제 2 연결 콘택들(WCT2)을 더 포함할 수 있다. 제 1 연결 콘택들(WCT1) 및 제 2 연결 콘택들(WCT2)은 수직 배선을 위한 패턴들일 수 있다. 제 1 연결 콘택들(WCT1)은 소자 층간 절연막(226)을 수직으로 관통하여 트랜지스터들(TR)의 소오스(source) 전극, 드레인(drain) 전극 또는 게이트(gate) 전극 중 어느 하나에 연결될 수 있다. 또는, 제 1 연결 콘택들(WCT1)은 반도체 소자(222)의 다양한 소자들과 연결될 수 있다. 제 1 연결 콘택들(WCT1)은 소자 층간 절연막(226)을 수직으로 관통하여 제 1 신호 배선 패턴들(SWP1)의 상부면에 접속될 수 있다. 제 2 연결 콘택들(WCT2)은 소자 층간 절연막(226)을 수직으로 관통하여 제 1 신호 배선 패턴들(SWP1)의 하부면 및 제 2 신호 배선 패턴들(SWP2)의 상부면에 접속될 수 있다. 제 1 연결 콘택들(WCT1) 및 제 2 연결 콘택들(WCT2)는, 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 2에서는 제 2 반도체 기판(210)과 제 2 신호 배선 패턴들(SWP2) 사이에 한 개의 배선층, 즉 제 1 신호 배선 패턴들(SWP1)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 2 반도체 기판(210)과 제 2 신호 배선 패턴들(SWP2) 사이에 복수의 배선층들이 제공될 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다.
엣지 영역(ER) 상에서 소자 층간 절연막(226) 내에는 제 1 테스트 배선 패턴(TWP1)이 제공될 수 있다. 제 1 테스트 배선 패턴(TWP1)은 제 2 신호 배선 패턴들(SWP2)과 동일한 레벨에 제공될 수 있으며, 제 2 신호 배선 패턴들(SWP2)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 신호 배선 패턴들(SWP2)과 제 1 테스트 배선 패턴(TWP1)은 하나의 금속층을 패터닝하여 형성된 패턴들일 수 있다. 제 1 테스트 배선 패턴(TWP1)의 두께는 제 2 신호 배선 패턴들(SWP2)의 두께와 동일할 수 있다. 제 1 테스트 배선 패턴(TWP1)의 하부면은 소자 층간 절연막(226)의 하부면 상으로 노출될 수 있다. 즉, 제 1 테스트 배선 패턴(TWP1)의 상기 하부면과 소자 층간 절연막(226)의 상기 하부면은 공면(coplanar)을 이룰 수 있다. 이때, 제 1 테스트 배선 패턴(TWP1)의 상기 하부면과 소자 층간 절연막(226)의 상기 하부면은 실질적으로 평탄(flat)할 수 있다. 제 1 테스트 배선 패턴(TWP1)은 엣지 영역(ER) 상에서 소자 영역(DR)과 제 2 반도체 기판(210)의 모서리 사이에 위치할 수 있다. 제 1 테스트 배선 패턴(TWP1)은 제 2 반도체 기판(210)의 측면으로부터 이격될 수 있다. 제 1 테스트 배선 패턴(TWP1)은 제 2 신호 배선 패턴들(SWP2)으로부터, 보다 바람직하게는 소자 영역(DR)으로부터 이격될 수 있다. 제 1 테스트 배선 패턴(TWP1)은 평판(plate) 형상을 가질 수 있다. 제 1 테스트 배선 패턴들(TWP1)은 반도체 소자(222) 및 소자 배선부(224)과 전기적으로 절연될 수 있다. 즉, 제 1 테스트 배선 패턴들(TWP1)은 반도체 패키지 내에서 플로팅(floating)되어 있을 수 있다. 제 1 테스트 배선 패턴들(TWP1)은 제 2 반도체 기판(210)의 소자 영역(DR) 상에는 배치되지 않을 수 있다.
반도체 소자(222)와 반도체 소자(222)의 트랜지스터들(TR), 소자 층간 절연막(226) 및 소자 배선부(224)는 제 2 회로층(220)을 구성할 수 있다.
소자 배선부(224)는 제 2 반도체 기판(210)을 수직으로 관통하여 제 2 신호 배선 패턴들(SWP2)과 연결되는 제 2 비아들(230)을 더 포함할 수 있다. 제 2 비아들(230)은 수직 배선을 위한 패턴들일 수 있다. 제 2 비아들(230)은 소자 층간 절연막(226)을 수직으로 관통하여 제 2 신호 배선 패턴들(SWP2) 증 일부의 상부면에 접속될 수 있다. 제 2 비아들(230)은 소자 층간 절연막(226) 및 제 2 반도체 기판(210)을 수직으로 관통하여 제 2 반도체 기판(210)의 상부면 상으로 노출될 수 있다. 제 2 비아들(230)은, 예를 들어, 텅스텐(W)을 포함할 수 있다.
소자 층간 절연막(226) 상에 제 2 하부 패드들(260)이 배치될 수 있다. 제 2 하부 패드들(260)은 하부 신호 패드들(BSP) 및 하부 테스트 패드들(BTP)을 포함할 수 있다.
하부 신호 패드들(BSP)은 소자 영역(DR) 상에 배치될 수 있다. 하부 신호 패드들(BSP)은 제 2 신호 배선 패턴들(SWP2)의 하부면 상에 배치될 수 있다. 하부 신호 패드들(BSP)은 반도체 소자(222)와 전기적으로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 하부 신호 패드들(BSP)은 소자 영역(DR) 상에서 소자 배선부(224)의 제 2 신호 배선 패턴들(SWP2)의 하부면에 접속될 수 있다. 즉, 제 2 신호 배선 패턴들(SWP2)은 하부 신호 패드들(BSP)의 언더 패드(under pad) 패턴일 수 있다. 제 2 신호 배선 패턴들(SWP2)은 반도체 소자(222)와 하부 신호 패드들(BSP)을 전기적으로 연결할 수 있다. 하부 신호 패드들(BSP)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 하부 신호 패드들(BSP)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 하부 신호 패드들(BSP)은 금속 물질을 포함할 수 있다. 일 예로, 하부 신호 패드들(BSP)은 구리(Cu)를 포함할 수 있다.
하부 테스트 패드들(BTP)은 엣지 영역(ER) 상에 배치될 수 있다. 하부 테스트 패드들(BTP)은 제 1 테스트 배선 패턴(TWP1)의 하부면 상에 배치될 수 있다. 하부 테스트 패드들(BTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 하부 테스트 패드들(BTP)의 폭은 2um 내지 50um일 수 있다. 하부 테스트 패드들(BTP) 간의 간격은 2um 내지 50um일 수 있다. 하부 테스트 패드들(BTP)의 평면 형상은 도 4에 도시된 바와 같이 원형을 가질 수 있다. 또는, 하부 테스트 패드들(BTP)의 평면 형상은 도 5에 도시된 바와 같이 사각형의 평면 형상을 갖거나, 도 6에 도시된 바와 같이 팔각형 등의 다각형의 평면 형상을 가질 수 있다. 하부 테스트 패드들(BTP)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 하부 테스트 패드들(BTP)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 하부 테스트 패드들(BTP)은 금속 물질을 포함할 수 있다. 일 예로, 하부 테스트 패드들(BTP)은 구리(Cu)를 포함할 수 있다.
제 1 테스트 배선 패턴(TWP1)은 서로 인접한 둘의 하부 테스트 패드들(BTP)을 연결할 수 있다. 제 1 테스트 배선 패턴(TWP1)과 하부 테스트 패드들(BTP)의 연결은 뒤에서 상세히 설명하도록 한다. 제 1 테스트 배선 패턴(TWP1)과 하부 테스트 패드들(BTP)은 테스트 패턴을 구성할 수 있다.
소자 층간 절연막(226) 상에 제 2 하부 보호막(270)이 배치될 수 있다. 제 2 하부 보호막(270)은 소자 층간 절연막(226)의 하부면 상에서 제 2 신호 배선 패턴들(SWP2)과 제 1 테스트 배선 패턴(TWP1)을 덮을 수 있다. 제 2 하부 보호막(270)은 소자 층간 절연막(226)의 하부면 상에서 제 2 하부 패드들(260)을 둘러쌀 수 있다. 제 2 하부 패드들(260)은 제 2 하부 보호막(270)에 의해 노출될 수 있다. 예를 들어, 제 2 하부 보호막(270)은 평면적 관점에서 제 2 하부 패드들(260)을 둘러싸되, 제 2 하부 패드들(260)을 덮지 않을 수 있다. 제 2 하부 보호막(270)의 하부면은 제 2 하부 패드들(260)의 하부면과 공면(coplanar)을 이룰 수 있다. 제 2 하부 보호막(270)은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
제 2 반도체 기판(210)의 제 2 면(210b) 상에 재배선층(280)이 배치될 수 있다. 재배선층(280)은 제 3 신호 배선 패턴들(SWP3), 제 2 테스트 배선 패턴(TWP2), 및 재배선 절연 패턴(282)을 포함할 수 있다.
제 2 반도체 기판(210)의 제 2 면(210b) 상에 재배선 절연 패턴(282)이 배치될 수 있다. 재배선 절연 패턴(282)은 실리콘 질화물(SiN), 실리콘 산화물(SiO), 및 실리콘 산화질화물(SiON) 중 하나를 포함할 수 있다.
제 3 신호 배선 패턴들(SWP3)은 소자 영역(DR) 상에서 재배선 절연 패턴(282) 내에 배치될 수 있다. 제 3 신호 배선 패턴들(SWP3)의 일부는 제 2 비아들(230)과 연결될 수 있다. 예를 들어, 제 2 비아들(230)은 제 2 반도체 기판(210)을 수직으로 관통하여 제 3 신호 배선 패턴들(SWP3)의 하부면에 접속될 수 있다. 제 3 신호 배선 패턴들(SWP3)은 엣지 영역(ER) 상에 위치하지 않을 수 있다. 제 3 신호 배선 패턴들(SWP3)은, 예를 들어, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
제 2 테스트 배선 패턴(TWP2)은 엣지 영역(ER) 상에서 재배선 절연 패턴(282) 내에 제공될 수 있다. 제 2 테스트 배선 패턴(TWP2)은 제 3 신호 배선 패턴들(SWP3)과 동일한 레벨에 제공될 수 있으며, 제 3 신호 배선 패턴들(SWP3)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 3 신호 배선 패턴들(SWP3)과 제 2 테스트 배선 패턴(TWP2)은 하나의 금속층을 패터닝하여 형성된 패턴들일 수 있다. 제 2 테스트 배선 패턴(TWP2)의 두께는 제 3 신호 배선 패턴들(SWP3)의 두께와 동일할 수 있다. 제 2 테스트 배선 패턴(TWP2)은 엣지 영역(ER) 상에서 소자 영역(DR)과 제 2 반도체 기판(210)의 모서리 사이에 위치할 수 있다. 제 2 테스트 배선 패턴(TWP2)은 제 2 반도체 기판(210)의 측면으로부터 이격될 수 있다. 제 2 테스트 배선 패턴(TWP2)은 제 3 신호 배선 패턴들(SWP3)으로부터, 보다 바람직하게는 소자 영역(DR)으로부터 이격될 수 있다. 제 2 테스트 배선 패턴(TWP2)은 평판(plate) 형상을 가질 수 있다. 제 2 테스트 배선 패턴(TWP2)은 반도체 소자(222) 및 소자 배선부(224)과 전기적으로 절연될 수 있다. 또한, 제 2 테스트 배선 패턴(TWP2)은 반도체 패키지 내의 다른 소자들, 배선들 등과 전기적으로 절연될 수 있다. 제 2 테스트 배선 패턴들(TWP2) 중 하나는 제 2 비아들(230) 중 하나에 의해 제 1 테스트 배선 패턴들(TWP1) 중 하나와 연결될 수 있다. 즉, 제 1 테스트 배선 패턴들(TWP1)과 제 2 테스트 배선 패턴들(TWP2)은 반도체 패키지 내에서 플로팅(floating)되어 있을 수 있다. 제 2 테스트 배선 패턴들(TWP2)은 제 2 반도체 기판(210)의 소자 영역(DR) 상에는 배치되지 않을 수 있다.
제 3 신호 배선 패턴들(SWP3)의 상부면 및 제 2 테스트 배선 패턴(TWP2)의 상부면은 재배선 절연 패턴(282)의 상부면 상으로 노출될 수 있다. 즉, 제 3 신호 배선 패턴들(SWP3)의 상기 상부면, 제 2 테스트 배선 패턴(TWP2)의 상기 상부면, 및 재배선 절연 패턴(282)의 상기 상부면은 공면(coplanar)을 이룰 수 있다. 이때, 제 3 신호 배선 패턴들(SWP3)의 상기 상부면, 제 2 테스트 배선 패턴(TWP2)의 상부면, 및 재배선 절연 패턴(282)의 상기 상부면은 실질적으로 평탄(flat)할 수 있다.
재배선층(280) 상에 제 2 상부 패드들(240)이 배치될 수 있다. 제 2 상부 패드들(240)은 상부 신호 패드들(TSP) 및 상부 테스트 패드들(TTP)을 포함할 수 있다.
상부 신호 패드들(TSP)은 소자 영역(DR) 상에 배치될 수 있다. 상부 신호 패드들(TSP)은 제 3 신호 배선 패턴들(SWP3)의 상부면 상에 배치될 수 있다. 제 3 신호 배선 패턴들(SWP3)은 상부 신호 패드들(TSP)의 언더 패드(under pad) 패턴일 수 있다. 제 3 신호 배선 패턴들(SWP3)은 반도체 소자(222)와 상부 신호 패드들(TSP)을 전기적으로 연결할 수 있다. 상부 신호 패드들(TSP)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 상부 신호 패드들(TSP)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 상부 신호 패드들(TSP)은 금속 물질을 포함할 수 있다. 일 예로, 상부 신호 패드들(TSP)은 구리(Cu)를 포함할 수 있다.
상부 테스트 패드들(TTP)은 엣지 영역(ER) 상에 배치될 수 있다. 상부 테스트 패드들(TTP)은 제 2 테스트 배선 패턴(TWP2)의 하부면 상에 배치될 수 있다. 상부 테스트 패드들(TTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 상부 테스트 패드들(TTP)의 폭은 2um 내지 50um일 수 있다. 상부 테스트 패드들(TTP) 간의 간격은 2um 내지 50um일 수 있다. 상부 테스트 패드들(TTP)의 평면 형상은 도 4에 도시된 바와 같이 원형을 가질 수 있다. 또는, 하부 테스트 패드들(BTP)의 평면 형상은 도 5에 도시된 바와 같이 사각형 의 평면 형상을 갖거나, 도 6에 도시된 바와 같이 팔각형 등의 다각형의 평면 형상을 가질 수 있다. 상부 테스트 패드들(TTP)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 상부 테스트 패드들(TTP)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 상부 테스트 패드들(TTP)은 금속 물질을 포함할 수 있다. 일 예로, 상부 테스트 패드들(TTP)은 구리(Cu)를 포함할 수 있다.
제 2 테스트 배선 패턴(TWP2)은 서로 인접한 둘의 상부 테스트 패드들(TTP)을 연결할 수 있다. 제 2 테스트 배선 패턴(TWP2)과 상부 테스트 패드들(TTP)의 연결은 뒤에서 상세히 설명하도록 한다. 제 2 테스트 배선 패턴(TWP2)과 상부 테스트 패드들(TTP)은 테스트 패턴을 구성할 수 있다.
재배선층(280) 상에 제 2 상부 보호막(250)이 배치될 수 있다. 제 2 상부 보호막(250)은 재배선층(280)의 상부면 상에서 제 3 신호 배선 패턴들(SWP3)과 제 2 테스트 배선 패턴(TWP2)을 덮을 수 있다. 제 2 상부 보호막(250)은 재배선층(280)의 상부면 상에서 제 2 상부 패드들(240)을 둘러쌀 수 있다. 제 2 상부 패드들(240)은 제 2 상부 보호막(250)에 의해 노출될 수 있다. 예를 들어, 제 2 상부 보호막(250)은 평면적 관점에서 제 2 상부 패드들(240)을 둘러싸되, 제 2 상부 패드들(240)을 덮지 않을 수 있다. 제 2 상부 보호막(250)의 상부면은 제 2 상부 패드들(240)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 2 상부 보호막(250)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 제 2 상부 보호막(250)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
중간 반도체 칩들(202a, 202b)은 하부 반도체 칩(201)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 중간 반도체 칩들(202a, 202b) 각각은 제 2 반도체 기판(210), 제 2 회로층(220), 제 2 비아(230), 제 2 상부 패드(240), 제 2 상부 보호막(250), 제 2 하부 패드(260), 제 2 하부 보호막(270) 및 재배선층(280)를 포함할 수 있다.
상부 반도체 칩(203)은 하부 반도체 칩(201)과 실질적으로 유사한 구조를 가질 수 있다. 예를 들어, 상부 반도체 칩(203)은 제 2 반도체 기판(210), 제 2 회로층(220), 제 2 하부 패드(260) 및 제 2 하부 보호막(270)을 포함할 수 있다. 상부 반도체 칩(203)은 제 2 비아(230), 제 2 상부 패드(240), 제 2 상부 보호막(250), 및 재배선층(280)을 갖지 않을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 상부 반도체 칩(203)은 제 2 비아(230), 제 2 상부 패드(240), 제 2 상부 보호막(250), 및 재배선층(280) 중 적어도 하나를 포함할 수 있다. 상부 반도체 칩(203)은 하부 반도체 칩(201) 및 중간 반도체 칩들(202a, 202b)보다 두꺼운 두께를 가질 수 있다.
하부 반도체 칩(201) 상에 중간 반도체 칩들(202a, 202b) 및 상부 반도체 칩(203)이 순차적으로 실장될 수 있다. 칩 스택(CS)의 반도체 칩들(201, 202a, 202b, 203)의 실장은 동일한 방법으로 이루어질 수 있다. 이하, 칩 스택(CS)의 반도체 칩들(201, 202a, 202b, 203)의 실장에 대해서 하부 반도체 칩(201)과 중간 반도체 칩들(202a, 202b)의 하나(202a)의 실장을 기준으로 상세히 설명하도록 한다.
하부 반도체 칩(201) 상에 중간 반도체 칩(202a)이 배치될 수 있다. 하부 반도체 칩(201)의 제 2 상부 패드들(240)과 중간 반도체 칩(202a)의 제 2 하부 패드들(260)은 수직으로 정렬될 수 있다. 하부 반도체 칩(201)과 중간 반도체 칩(202a)는 서로 접할 수 있다.
하부 반도체 칩(201)과 중간 반도체 칩(202a)의 계면 상에서, 하부 반도체 칩(201)의 제 2 상부 보호막(250)과 중간 반도체 칩(202a)의 제 2 하부 보호막(270)이 접합될 수 있다. 이때, 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 산화물, 질화물 또는 산화질화물의 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 서로 접합된 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 연속적인 구성을 가질 수 있고, 제 2 상부 보호막(250)과 제 2 하부 보호막(270) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 동일한 물질로 구성되어, 제 2 상부 보호막(250)과 제 2 하부 보호막(270) 사이에 계면이 없을 수 있다. 즉, 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 2 상부 보호막(250)과 제 2 하부 보호막(270)과 결합하여 일체를 형성할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 서로 다른 물질로 구성될 수 있다. 제 2 상부 보호막(250)과 제 2 하부 보호막(270)은 연속적인 구성을 갖지 않을 수 있고, 제 2 상부 보호막(250)과 제 2 하부 보호막(270) 사이의 경계면이 시각적으로 보일 수 있다.
하부 반도체 칩(201)은 중간 반도체 칩(202a)과 연결될 수 있다. 구체적으로는, 하부 반도체 칩(201)과 중간 반도체 칩(202a)이 서로 접할 수 있다. 하부 반도체 칩(201)과 중간 반도체 칩(202a)의 계면 상에서, 하부 반도체 칩(201)의 제 2 상부 패드들(240)과 중간 반도체 칩(202a)의 제 2 하부 패드들(260)이 접합될 수 있다. 보다 상세하게는, 하부 반도체 칩(201)의 상부 신호 패드들(TSP)과 중간 반도체 칩(202a)의 하부 신호 패드들(BSP)이 접합되고, 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP)이 접합될 수 있다. 이때, 제 2 상부 패드들(240)과 제 2 하부 패드들(260)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 서로 접합된 제 2 상부 패드들(240)과 제 2 하부 패드들(260)은 연속적인 구성을 가질 수 있고, 제 2 상부 패드들(240)과 제 2 하부 패드들(260) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 2 상부 패드들(240)과 제 2 하부 패드들(260)은 동일한 물질로 구성되어, 제 2 상부 패드들(240)과 제 2 하부 패드들(260) 사이에 계면이 없을 수 있다. 즉, 제 2 상부 패드들(240)과 제 2 하부 패드들(260)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 2 상부 패드들(240)과 제 2 하부 패드들(260)과 결합하여 일체를 형성할 수 있다.
하부 반도체 칩(201)은 중간 반도체 칩(202a)의 접합에 따라, 엣지 영역(ER) 상에서 하부 반도체 칩(201)의 제 2 테스트 배선 패턴(TWP2) 및 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP) 및 제 1 테스트 배선 패턴(TWP1)은 전기적으로 연결될 수 있다. 이때, 하부 반도체 칩(201)의 제 2 테스트 배선 패턴(TWP2) 및 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP) 및 제 1 테스트 배선 패턴(TWP1)은 직렬로 연결될 수 있다. 이하, 하부 반도체 칩(201)의 제 2 테스트 배선 패턴(TWP2) 및 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP) 및 제 1 테스트 배선 패턴(TWP1)의 연결을 보다 상세히 설명하도록 한다.
도 7 내지 도 9는 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들이다.
도 2 및 도 7 내지 도 9를 참조하여, 하부 테스트 패드들(BTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 상부 테스트 패드들(TTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 하부 테스트 패드들(BTP)은 각각 상부 테스트 패드들(TTP)의 하나와 마주하도록 정렬될 수 있다. 하부 테스트 패드들(BTP)은 하나의 제 1 인 패드(BTPi), 하나의 제 1 아웃 패드(BTPo), 및 나머지 제 1 연결 패드들(BTPw)을 포함할 수 있다. 상부 테스트 패드들(TTP)은 하나의 제 2 인 패드(TTPi), 하나의 제 2 아웃 패드(TTPo), 및 나머지 제 2 연결 패드들(TTPw)을 포함할 수 있다. 제 1 인 패드(BTPi)는 제 2 인 패드(TTPi)와 접합되고, 제 1 아웃 패드(BTPo)은 제 2 아웃 패드(TTPo)와 접합되고, 제 1 연결 패드들(BTPw)은 각각 하나의 제 2 연결 패드들(TTPw)과 접합될 수 있다. 제 2 테스트 배선 패턴(TWP2)과 제 1 테스트 배선 패턴(TWP1)은 복수의 배선들을 포함하되, 각각의 배선들은 제 1 인 패드(BTPi), 제 1 아웃 패드(BTPo) 및 제 1 연결 패드들(BTPw) 중 인접한 둘, 또는 제 2 인 패드(TTPi), 제 2 아웃 패드(TTPo) 및 제 2 연결 패드들(TTPw) 중 인접한 둘을 연결할 수 있다. 보다 상세하게는, 도 8에 도시된 바와 같이, 제 1 테스트 배선 패턴(TWP1)의 배선들은 제 1 인 패드(BTPi), 제 1 아웃 패드(BTPo) 및 제 1 연결 패드들(BTPw) 중 인접한 한 쌍을 연결할 수 있다. 이때, 제 1 인 패드(BTPi), 제 1 아웃 패드(BTPo) 및 제 1 연결 패드들(BTPw)의 상기 쌍들은 제 1 테스트 배선 패턴(TWP1)에 의해 서로 연결되지 않을 수 있다. 즉, 한 쌍의 하부 테스트 패드들(BTP)과 제 1 테스트 배선 패턴(TWP1)의 상기 배선들의 하나가 연결될 수 있다. 보다 상세하게는, 도 9에 도시된 바와 같이, 제 2 테스트 배선 패턴(TWP2)의 배선들은 제 2 인 패드(TTPi), 제 2 아웃 패드(TTPo) 및 제 2 연결 패드들(TTPw) 중 인접한 한 쌍을 연결할 수 있다. 이때, 제 2 인 패드(TTPi), 제 2 아웃 패드(TTPo) 및 제 2 연결 패드들(TTPw)의 상기 쌍들은 제 2 테스트 배선 패턴(TWP2)에 의해 서로 연결되지 않을 수 있다. 즉, 한 쌍의 상부 테스트 패드들(TTP)과 제 2 테스트 배선 패턴(TWP2)의 상기 배선들의 하나가 연결될 수 있다. 제 1 테스트 배선 패턴(TWP1)의 상기 배선들과 제 2 테스트 배선 패턴(TWP2)의 상기 배선들은 수직으로 중첩되지 않을 수 있다. 제 1 테스트 배선 패턴(TWP1), 제 2 테스트 배선 패턴(TWP2), 제 1 연결 패드들(BTPw) 및 제 2 연결 패드들(TTPw)은 제 1 인 패드(BTPi)/제 2 인 패드(TTPi)와 제 1 아웃 패드(BTPo)/제 2 아웃 패드(TTPo) 사이의 직렬 회로를 구성할 수 있다. 제 1 인 패드(BTPi)/제 2 인 패드(TTPi) 및 제 1 아웃 패드(BTPo)/제 2 아웃 패드(TTPo)는 상기 직렬 테스트 회로의 양단일 수 있다. 상기 직렬 테스트 회로 내에서 상부 테스트 패드들(TTP)과 하부 테스트 패드들(BTP)은 서로 교번하여 연결될 수 있다.
제 2 인 패드(TTPi)는 하부 반도체 칩(201)의 제 2 비아들(230) 중 하나에 연결될 수 있다. 제 1 아웃 패드(BTPo)는 중간 반도체 칩(202a)의 제 2 비아들(230) 중 하나에 연결될 수 있다.
중간 반도체 칩들(202a, 202b) 간의 접합 및 중간 반도체 칩들(202a, 202b) 중 하나(202b)와 상부 반도체 칩(203) 간의 접합은 하부 반도체 칩(201)과 중간 반도체 칩(202a) 간의 접합과 동일할 수 있다. 이에 따라, 상부 반도체 칩의 하부 테스트 패드들(BTP), 중간 반도체 칩들(202a, 202b)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(BTP), 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP)은 직렬 테스트 회로를 구성할 수 있다.
칩 스택(CS)은 적층된 반도체 칩들(201, 202a, 202b, 203)을 가질 수 있으며, 반도체 칩들(201, 202a, 202b, 203)은 서로 직접 접하여 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 이때, 반도체 칩들(201, 202a, 202b, 203)의 중심에서 가장 먼 엣지 영역(ER)에서 반도체 칩들(201, 202a, 202b, 203) 간의 이격이 발생하기 쉬울 수 있다. 본 발명의 실시예들에 따르면, 엣지 영역(ER)에서 반도체 칩들(201, 202a, 202b, 203)의 하부 테스트 패드들(STP)과 상부 테스트 패드들(TTP)이 서로 접합되어 있을 수 있다. 이에 따라, 엣지 영역(ER)에서 반도체 칩들(201, 202a, 202b, 203) 간의 이격 등의 구조적 불량을 테스트하기 용이할 수 있다. 또한, 상부 반도체 칩(203)의 하부 테스트 패드들(BTP), 중간 반도체 칩들(202a, 202b)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP), 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP)이 모두 하나의 직렬 회로로 연결되어 있기 때문에, 넓은 면적에 대한 불량을 테스트함에도 불구하고 테스트를 위한 회로가 간단할 수 있다. 이하, 반도체 패키지의 구조적 불량을 테스트하는 방법은 뒤에서 상세히 설명하도록 한다.
도 7 내지 도 9는 평면적 관점에서 제 1 인 패드(BTPi), 제 2 인 패드(TTPi), 제 1 아웃 패드(BTPo) 및 제 2 아웃 패드(TTPo)가 하나의 열 상에 위치하는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 10 내지 도 12는 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들이다. 도 10 내지 도 12에 도시된 바와 같이, 평면적 관점에서 제 1 인 패드(BTPi)와 제 1 아웃 패드(BTPo)은 하부 테스트 패드들(BTP)의 오와 열에서 마주하는 꼭지점 상에 위치할 수 있고, 평면적 관점에서 제 2 인 패드(TTPi)와 제 2 아웃 패드(TTPo)은 상부 테스트 패드들(TTP)의 오와 열에서 마주하는 꼭지점 상에 위치할 수 있다. 하부 테스트 패드들(BTP), 상부 테스트 패드들(TTP), 제 1 테스트 배선 패턴(TWP1) 및 2 테스트 배선 패턴(TWP2)이 연결되는 모양은, 평면적 관점에서, 지그재그 형태일 수 있다. 도 7 내지 도 12에 도시된 하부 테스트 패드들(BTP), 상부 테스트 패드들(TTP), 제 1 테스트 배선 패턴(TWP1) 및 2 테스트 배선 패턴(TWP2)의 배치 및 연결 관계는 본 발명의 실시예들 중 하나일 뿐, 본 발명이 이에 한정되는 것은 아니다. 하부 테스트 패드들(BTP), 상부 테스트 패드들(TTP), 제 1 테스트 배선 패턴(TWP1) 및 2 테스트 배선 패턴(TWP2)의 배치 및 연결은 제 1 인 패드(BTPi)/제 2 인 패드(TTPi), 제 1 테스트 배선 패턴(TWP1), 제 2 테스트 배선 패턴(TWP2), 제 1 연결 패드들(BTPw), 제 2 연결 패드들(TTPw) 및 제 1 아웃 패드(BTPo)/제 2 아웃 패드(TTPo)이 직렬 회로를 구성하기 위한 다양한 배치 및 연결을 포함할 수 있다.
칩 스택(CS)은 제 1 반도체 칩(100) 상에 실장될 수 있다. 제 1 반도체 칩(100) 상에 칩 스택(CS)이 배치될 수 있다. 제 1 반도체 칩(100)의 제 1 상부 패드들(140)과 하부 반도체 칩(201)의 제 2 하부 패드들(260)은 수직으로 정렬될 수 있다. 제 1 반도체 칩(100)과 하부 반도체 칩(201)은 서로 접할 수 있다.
제 1 반도체 칩(100)과 하부 반도체 칩(201)의 계면 상에서, 제 1 반도체 칩(100)의 제 1 상부 보호막(150)과 하부 반도체 칩(201)의 제 2 하부 보호막(270)이 접합될 수 있다. 이때, 제 1 상부 보호막(150)과 제 2 하부 보호막(270)은 산화물, 질화물 또는 산화질화물의 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 제 1 상부 보호막(150)과 제 2 하부 보호막(270)은 동일한 물질로 구성되어, 제 2 상부 보호막(250)과 제 2 하부 보호막(270) 사이에 계면이 없을 수 있다. 즉, 제 1 상부 보호막(150)과 제 2 하부 보호막(270)은 하나의 구성 요소로 제공될 수 있다.
제 1 반도체 칩(100)은 하부 반도체 칩(201)과 연결될 수 있다. 구체적으로는, 제 1 반도체 칩(100)과 하부 반도체 칩(201)이 서로 접할 수 있다. 제 1 반도체 칩(100)과 하부 반도체 칩(201)의 계면 상에서, 제 1 반도체 칩(100)의 제 1 상부 패드들(140)과 하부 반도체 칩(201)의 제 2 하부 패드들(260)이 접합될 수 있다. 이때, 제 1 상부 패드들(140)과 제 2 하부 패드들(260)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 서로 접합된 제 1 상부 패드들(140)과 제 2 하부 패드들(260)은 연속적인 구성을 가질 수 있고, 제 1 상부 패드들(140)과 제 2 하부 패드들(260) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 제 1 상부 패드들(140)과 제 2 하부 패드들(260)은 하나의 구성 요소로 제공될 수 있다.
다른 실시예들에 따르면, 칩 스택(CS)은 솔더 볼(solder ball) 등의 연결 단자들을 이용하여 제 1 반도체 칩(100)에 실장될 수 있다. 상기 연결 단자들은 제 1 상부 패드들(140)과 제 2 하부 패드들(260) 사이에 배치되어, 제 1 상부 패드들(140)과 제 2 하부 패드들(260)를 연결할 수 있다. 이 겨우, 칩 스택(CS)과 제 1 반도체 칩(100) 사이의 공간에 언더 필(under fill) 물질이 제공될 수 있으며, 상기 언더 필 물질은 상기 연결 단자들을 둘러쌀 수 있다.
제 1 반도체 칩(100) 상에 몰딩막(300)이 제공될 수 있다 몰딩막(300)은 제 1 반도체 칩(100)의 상부면을 덮을 수 있다. 몰딩막(300)은 칩 스택(CS)을 둘러쌀 수 있다. 즉, 몰딩막(300)은 반도체 칩들(201, 202am 202b, 203)의 측면을 덮을 수 있다. 몰딩막(300)은 칩 스택(CS)을 보호할 수 있다. 몰딩막(300)은 절연성 물질을 포함할 수 있다. 예를 들어, 몰딩막(300)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 도시된 바와는 다르게, 몰딩막(300)은 칩 스택(CS)을 덮도록 형성될 수 있다. 즉, 몰딩막(300)은 상부 반도체 칩(203)의 후면을 덮을 수 있다.
이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 내지 도 12를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 13은 반도체 칩들 간의 접합을 설명하기 위한 단면도이다.
도 1 및 도 13을 참조하여, 반도체 패키지의 칩 스택(CS)의 반도체 칩들(201, 202a, 202b, 203)은 재배선층(280)을 포함하지 않을 수 있다.
제 2 반도체 기판(210)의 제 2 면(210b) 상에 제 2 상부 패드들(240)이 배치될 수 있다. 제 2 상부 패드들(240)은 상부 신호 패드들(TSP) 및 상부 테스트 패드들(TTP)을 포함할 수 있다. 상부 신호 패드들(TSP)의 일부는 제 2 비아들(230)과 연결될 수 있다. 상부 테스트 패드들(TTP) 중 하나는 제 2 비아들(230) 중 하나에 의해 제 1 테스트 배선 패턴들(TWP1) 중 하나와 연결될 수 있다.
제 2 반도체 기판(210)의 제 2 면(210b) 상에 제 2 상부 보호막(250)이 배치될 수 있다. 제 2 상부 보호막(250)은 제 2 반도체 기판(210)의 제 2 면(210b) 상에서 제 2 상부 패드들(240)을 둘러쌀 수 있다.
제 2 회로층(220)은 제 1 테스트 배선 패턴(TWP1)을 포함하지 않을 수 있다. 이에 따라, 하부 테스트 패드들(BTP)은 제 2 회로층(220) 내의 배선을 통해서는 전기적으로 연결되지 않을 수 있다.
하부 반도체 칩(201) 상에 중간 반도체 칩들(202a, 202b)이 실장되고, 중간 반도체 칩들(202a, 202b) 상에 상부 반도체 칩(203)이 실장될 수 있다. 칩 스택(CS)의 반도체 칩들(201, 202a, 202b, 203)의 실장은 동일한 방법으로 이루어질 수 있다. 이하, 칩 스택(CS)의 반도체 칩들(201, 202a, 202b, 203)의 실장에 대해서 하부 반도체 칩(201)과 중간 반도체 칩들(202a, 202b)의 하나(202a)의 실장을 기준으로 상세히 설명하도록 한다.
하부 반도체 칩(201)은 중간 반도체 칩(202a)과 연결될 수 있다. 구체적으로는, 하부 반도체 칩(201)과 중간 반도체 칩(202a)이 서로 접할 수 있다. 하부 반도체 칩(201)과 중간 반도체 칩(202a)의 계면 상에서, 하부 반도체 칩(201)의 제 2 상부 패드들(240)과 중간 반도체 칩(202a)의 제 2 하부 패드들(260)이 접합될 수 있다. 보다 상세하게는, 하부 반도체 칩(201)의 상부 신호 패드들(TSP)과 중간 반도체 칩(202a)의 하부 신호 패드들(BSP)이 접합되고, 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP)이 접합될 수 있다. 이때, 제 2 상부 패드들(240)과 제 2 하부 패드들(260)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다.
엣지 영역(ER) 상에서 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP)은 전기적으로 연결될 수 있다. 이때, 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP)은 직렬로 연결될 수 있다. 이하, 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP)의 연결을 보다 상세히 설명하도록 한다.
도 14 내지 도 16은 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들이다.
도 13 내지 도 16을 참조하여, 하부 테스트 패드들(BTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 상부 테스트 패드들(TTP)은 평면적 관점에서 복수의 오와 열을 갖도록 배열될 수 있다. 하부 테스트 패드들(BTP)은 각각 상부 테스트 패드들(TTP) 중 인접한 둘과 중첩될 수 있다. 상부 테스트 패드들(TTP)은 각각 하부 테스트 패드들(BTP) 중 인접한 둘과 중첩될 수 있다. 상부 테스트 패드들(TTP)은 각각 제 1 인 패드(BTPi)와 제 1 연결 패드들(BTPw)의 하나, 제 1 연결 패드들(BTPw) 중 인접한 둘, 또는 제 1 연결 패드들(BTPw)의 하나와 제 1 아웃 패드(BTPo)와 접합될 수 있다. 보다 상세하게는, 도 15에 도시된 바와 같이, 제 1 인 패드(BTPi), 제 1 아웃 패드(BTPo) 및 제 1 연결 패드들(BTPw)은 복수의 오와 열을 갖도록 배열될 수 있다. 도 14 내지 도 16에 도시된 바와 같이, 상부 테스트 패드들(TTP)은 제 1 인 패드(BTPi), 제 1 연결 패드들(BTPw) 및 제 1 아웃 패드(BTPo) 사이에 위치할 수 있으며, 서로 연결될 수 있다. 제 1 인 패드(BTPi), 제 1 연결 패드들(BTPw), 제 1 아웃 패드(BTPo) 및 그들 사이의 상부 테스트 패드들(TTP)은 직렬 테스트 회로를 구성할 수 있다. 상기 직렬 테스트 회로 내에서 상부 테스트 패드들(TTP)과 하부 테스트 패드들(BTP)은 서로 교번하여 연결될 수 있다. 제 1 인 패드(BTPi) 및 제 1 아웃 패드(BTPo)는 상기 직렬 테스트 회로의 양단일 수 있다.
도 17 내지 도 19는 테스트 패드들의 배치 및 연결 관계를 설명하기 위한 평면도들로, 상부 테스트 패드들(TTP) 및 하부 테스트 패드들(BTP)의 배치 및 연결의 다른 실시예를 도시하고 있다. 도 17 내지 도 19에 도시된 바와 같이, 평면적 관점에서 제 1 인 패드(BTPi)와 제 1 아웃 패드(BTPo)은 하부 테스트 패드들(BTP)의 오와 열에서 마주하는 꼭지점 상에 위치할 수 있다. 제 1 인 패드(BTPi), 제 1 연결 패드들(BTPw), 제 1 아웃 패드(BTPo) 및 그들 사이의 상부 테스트 패드들(TTP)이 연결되는 모양은, 평면적 관점에서, 지그재그 형태일 수 있다. 도 14 내지 도 19에 도시된 하부 테스트 패드들(BTP) 및 상부 테스트 패드들(TTP)의 배치 및 연결 관계는 본 발명의 실시예들 중 하나일 뿐, 본 발명이 이에 한정되는 것은 아니다. 하부 테스트 패드들(BTP) 및 상부 테스트 패드들(TTP)의 배치 및 연결은 제 1 인 패드(BTPi), 제 1 연결 패드들(BTPw), 제 1 아웃 패드(BTPo) 및 그들 사이의 상부 테스트 패드들(TTP)이 직렬 회로를 구성하기 위한 다양한 배치 및 연결을 포함할 수 있다.
도 20 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지의 반도체 칩들 간 접합을 테스트하는 방법을 설명하기 위한 단면도들로, 도 20은 반도체 패키지의 단면에 해당하고, 도 21은 서로 접합된 하부 반도체 칩과 중간 반도체 칩의 구체적인 구성을 도시한 단면의 일부에 해당하며, 도 22는 상부 테스트 패드들과 하부 테스트 패드들의 배치를 설명하기 위한 평면의 일부에 해당한다.
도 20을 참조하여, 상부 반도체 칩(203)의 하부 테스트 패드들(BTP), 중간 반도체 칩들(202a, 202b)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP), 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP)이 모두 하나의 직렬 회로로 연결될 수 있으며, 도 20에 도시한 화살표를 따라 전기적 신호가 제 1 반도체 칩(100)에 전달될 수 있다. 제 1 반도체 칩(100)으로 전달된 상기 전기적 신호는 제 1 하부 패드(160) 및 제 1 하부 패드(160) 상의 외부 단자(미도시)를 통해 외부에서 확인할 수 있다. 즉, 반도체 칩들(201, 202a, 202b, 203) 간의 이격이 발생하지 않아 반도체 칩들(201, 202a, 202b, 203)의 상부 테스트 패드들(TTP)과 하부 테스트 패드들(STP)이 양호하게 접합되어 있는 경우, 상기 전기적 신호는 상부 테스트 패드들(TTP), 하부 테스트 패드들(STP) 및 제 2 비아들(230)을 통해 제 1 하부 패드(160)에서 검출될 수 있다.
도 21 및 도 22는 반도체 패키지에서 반도체 칩들(201, 202a, 202b, 203) 간의 이격이 발생한 예시로써, 하부 반도체 칩(201)과 중간 반도체 칩(202a) 사이에 이격이 발생한 것을 도시하였다. 도 21 및 도 22에 도시된 바와 같이, 하부 반도체 칩(201)과 중간 반도체 칩(202a) 사이에 에어 갭(AG)이 형성될 수 있다. 이 경우, 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP) 중 일부가 에어 갭(AG)에 의해 접합되지 않을 수 있다. 이 경우, 하부 반도체 칩(201)의 제 2 테스트 배선 패턴(TWP2) 및 상부 테스트 패드들(TTP)과 중간 반도체 칩(202a)의 하부 테스트 패드들(BTP) 및 제 1 테스트 배선 패턴(TWP1)이 구성하는 직렬 회로에서 단락이 발생할 수 있다. 상기 전기적 신호는 제 1 하부 패드(160)에서 검출되지 않을 수 있다.
상부 반도체 칩(203)의 하부 테스트 패드들(BTP), 중간 반도체 칩들(202a, 202b)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP), 하부 반도체 칩(201)의 상부 테스트 패드들(TTP)과 제 2 비아들(230)과 하부 테스트 패드들(STP)이 모두 하나의 직렬 회로로 연결될 수 있으며, 에어 갭(AG)이 엣지 영역(ER)의 어느 위치에 발생되던 또는 반도체 칩들(201, 202a, 202b, 203) 사이들 중 어디에서 발생되던, 반도체 패키지의 구조적 결함이 검출될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 엣지 영역(ER) 내에서 상부 테스트 패드들(TTP) 간의 간격 또는 하부 테스트 패드들(BTP) 간의 간격보다 큰 폭의 에어 갭(AG)을 검사할 수 있다. 즉, 넓은 면적의 영역 내에서 작은 크기의 에어 갭(AG)이 검출될 수 있다. 또한, 하나의 직렬 회로를 이용하여, 넓은 면적에서 에어 갭(AG)을 검출할 수 있고, 복수의 반도체 칩들(201, 202a, 202b, 203) 간의 에어 갭(AG)을 검출할 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도 23을 참조하여, 반도체 모듈은 모듈 기판(910), 모듈 기판(910) 상에 실장된 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940), 및 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940)을 덮는 외부 몰딩막(950)을 포함하는 가령 메모리 모듈일 수 있다. 반도체 모듈은 모듈 기판(910) 상에 제공된 인터포저(920)를 더 포함할 수 있다.
모듈 기판(910)이 제공될 수 있다. 모듈 기판(910)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다.
모듈 기판(910)의 아래에 모듈 단자들(912) 배치될 수 있다. 모듈 기판(910)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 모듈 기판(910)의 종류 및 배치에 따라 반도체 모듈은 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
모듈 기판(910) 상에 인터포저(920)가 제공될 수 있다. 인터포저(920)는 인터포저(920)의 상부면에 노출되는 제 1 기판 패드들(922), 및 인터포저(920)의 하부면에 노출되는 제 2 기판 패드들(924)을 포함할 수 있다. 인터포저(920)는 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940)을 재배선할 수 있다. 인터포저(920)은 모듈 기판(910)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 인터포저(920)는 제 2 기판 패드들(924) 상에 제공되는 기판 단자들(926)을 이용하여 모듈 기판(910)에 실장될 수 있다. 기판 단자들(926)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다. 모듈 기판(910)과 인터포저(920) 사이에 제 1 언더필(under fill) 막(928)이 제공될 수 있다.
인터포저(920) 상에 칩 스택 패키지(930)가 배치될 수 있다. 칩 스택 패키지(930)는 도 1 내지 도 19를 참조하여 설명한 반도체 패키지와 동일하거나 유사한 구조를 가질 수 있다.
칩 스택 패키지(930)는 인터포저(920) 상에 실장될 수 있다. 예를 들어, 칩 스택 패키지(930)는 제 1 반도체 칩(100)의 외부 단자들(180)을 통해 인터포저(920)의 제 1 기판 패드들(922)에 접속될 수 있다. 칩 스택 패키지(930)와 인터포저(920) 사이에 제 2 언더필(under fill) 막(932)이 제공될 수 있다. 제 2 언더필 막(932)은 인터포저(920)과 제 1 반도체 칩(100) 사이의 공간을 채우고, 제 1 반도체 칩(100)의 외부 단자들(180)을 둘러쌀 수 있다.
인터포저(920) 상에 그래픽 프로세싱 유닛(940)이 배치될 수 있다. 그래픽 프로세싱 유닛(940)은 칩 스택 패키지(930)와 이격되어 배치될 수 있다. 그래픽 프로세싱 유닛(940)의 두께는 칩 스택 패키지(930)의 반도체 칩들(100, 201, 202a, 202b, 203)의 두께보다 두꺼울 수 있다. 그래픽 프로세싱 유닛(940)은 로직 회로를 포함할 수 있다. 즉, 그래픽 프로세싱 유닛(940)은 로직 칩(logic chip)일 수 있다. 그래픽 프로세싱 유닛(940)의 하부면 상에 범프들(942)이 제공될 수 있다. 예를 들어, 그래픽 프로세싱 유닛(940)은 범프들(942)을 통해 인터포저(920)의 제 1 기판 패드들(922)에 접속될 수 있다. 인터포저(920) 그래픽 프로세싱 유닛(940) 사이에 제 3 언더필(under fill) 막(944)이 제공될 수 있다. 제 3 언더필 막(944)은 인터포저(920)과 그래픽 프로세싱 유닛(940) 사이의 공간을 채우고, 범프들(942)을 둘러쌀 수 있다.
인터포저(920) 상에 외부 몰딩막(950)이 제공될 수 있다. 외부 몰딩막(950)은 인터포저(920)의 상부면을 덮을 수 있다. 외부 몰딩막(950)은 칩 스택 패키지(930) 및 그래픽 프로세싱 유닛(940)을 둘러쌀 수 있다. 외부 몰딩막(950)의 상부면은 칩 스택 패키지(930)의 상부면과 동일한 레벨에 위치할 수 있다. 외부 몰딩막(950)은 절연 물질을 포함할 수 있다. 예를 들어, 외부 몰딩막(950)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 반도체 칩 201: 하부 반도체 칩
202a, 202b: 중간 반도체 칩 203: 상부 반도체 칩
210: 제 2 반도체 기판 220: 제 2 회로층
230: 제 1 비아 240: 제 2 상부 패드
250: 제 2 상부 보호막 260: 제 2 하부 패드
270: 제 2 하부 보호막 280: 재배선층
BSP: 하부 신호 패드 BTP: 하부 테스트 패드
TSP: 상부 신호 패드 TTP: 상부 테스트 패드
SWP1, SWP2, SWP3: 신호 배선 패턴
TWP1, TWP2: 테스트 배선 패턴

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제 1 반도체 기판 및 상기 제 1 반도체 기판의 상부면 상에 배치되는 제 1 테스트 패턴을 포함하는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 배치되고, 제 2 반도체 기판 및 상기 제 2 반도체 기판의 하부면 상에 배치되는 제 2 테스트 패턴을 포함하는 제 2 반도체 칩을 포함하되,
    상기 제 1 테스트 패턴과 상기 제 2 테스트 패턴이 마주하도록, 상기 제 2 반도체 칩과 상기 제 1 반도체 칩이 서로 접합되고,
    상기 제 1 테스트 패턴은 제 1 인 패드, 제 1 연결 패드들, 및 제 1 아웃 패드를 포함하되, 상기 제 1 인 패드, 상기 제 1 연결 패드들 및 상기 제 1 아웃 패드는 복수의 오과 열을 갖도록 배열되고,
    상기 제 2 테스트 패턴은 상기 제 1 인 패드와 접합되는 제 2 인 패드, 상기 제 1 아웃 패드와 접합되는 제 2 아웃 패드, 및 상기 상기 제 1 연결 패드들과 접합되는 제 2 연결 패드들을 포함하고,
    상기 제 1 및 제 2 연결 패드들은 상기 제 1 연결 패드들과 상기 제 2 연결 패드들이 서로 교번하여 연결되도록 직렬로 연결되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 연결 패드들 각각은 상기 제 2 연결 패드들의 하나와 수직으로 정렬되어 서로 접합되고,
    상기 제 1 테스트 패턴은 상기 제 1 연결 패드들 중 인접한 둘을 연결하는 제 1 배선 패턴들을 더 포함하고,
    상기 제 2 테스트 패턴은 상기 제 2 인 패드, 상기 제 2 연결 패드들 및 상기 제 2 아웃 패드 중 인접한 둘을 연결하는 제 2 배선 패턴들을 더 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 연결 패드들 각각은 상기 제 2 연결 패드들 중 인접한 둘과 동시에 중첩되도록 배치되어 서로 접합되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 인 패드는 상기 제 2 연결 패드들의 어느 하나와 전기적으로 연결되고,
    상기 제 2 아웃 패드는 상기 제 2 연결 패드들의 다른 하나와 전기적으로 연결되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 연결 패드들 각각은 원형, 사각형 또는 다각형의 평면 형상을 갖는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 테스트 패턴은 상기 제 1 반도체 기판의 상기 상부면 상에서 상기 제 1 반도체 기판의 모서리에 인접하여 배치되고,
    상기 제 2 테스트 패턴은 상기 제 2 반도체 기판의 상기 하부면 상에서 상기 제 2 반도체 기판의 모서리에 인접하여 배치되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 인 패드, 상기 제 2 연결 패드들, 및 상기 제 2 아웃 패드 각각의 폭은 2um 내지 50um이고,
    상기 제 2 인 패드, 상기 제 2 연결 패드들, 및 상기 제 2 아웃 패드 간의 간격은 2um 내지 50um인 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 기판을 수직으로 관통하는 제 1 관통 비아를 더 포함하되, 상기 제 1 관통 비아는 상기 제 1 아웃 패드와 연결되고,
    상기 제 2 반도체 칩은 상기 제 2 반도체 기판을 수직으로 관통하는 제 2 관통 비아를 더 포함하되, 상기 제 2 관통 비아는 상기 제 2 인 패드와 연결되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 기판의 하부면에 형성되는 제 1 반도체 소자를 더 포함하되, 상기 제 1 테스트 패턴은 상기 제 1 반도체 소자와 전기적으로 절연되고,
    상기 제 2 반도체 칩은 상기 제 2 반도체 기판의 상기 하부면에 형성되는 제 2 반도체 소자를 더 포함하되, 상기 제 2 테스트 패턴은 상기 제 2 반도체 소자와 전기적으로 절연되는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 서로 직접 접하고,
    상기 제 1 인 패드와 상기 제 2 인 패드는 서로 접하되, 상기 제 1 인 패드와 상기 제 2 인 패드는 동일한 물질로 이루어진 일체를 구성하고,
    상기 제 1 아웃 패드와 상기 제 2 아웃 패드는 서로 접하되, 상기 제 1 아웃 패드와 상기 제 2 아웃 패드는 동일한 물질로 이루어진 일체를 구성하고,
    상기 제 1 연결 패드들과 상기 제 2 연결 패드들은 서로 접하되, 상기 제 1 연결 패드들과 상기 제 2 연결 패드들은 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 제 1 반도체 칩의 상부면은 상기 제 1 테스트 패턴의 상부면과 평탄한 공면(coplanar)을 이루고,
    상기 제 2 반도체 칩의 하부면은 상기 제 2 테스트 패턴의 하부면과 평탄한 공면(coplanar)을 이루는 반도체 패키지.

  12. 기판;
    상기 기판 상에 배치되는 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 배치되는 제 2 반도체 칩을 포함하되,
    상기 제 1 반도체 칩은:
    제 1 반도체 기판;
    상기 제 1 반도체 기판의 하부면에 형성되는 제 1 회로층;
    상기 제 1 반도체 기판의 상부면 상에서 상기 제 1 반도체 기판의 모서리에 인접하여 배치되는 제 1 테스트 패드들; 및
    상기 제 1 반도체 기판을 수직으로 관통하여 상기 제 1 회로층과 연결되는 제 1 관통 비아들을 포함하고,
    상기 제 2 반도체 칩은:
    제 2 반도체 기판; 및
    상기 제 2 반도체 기판의 하부면에 형성되는 제 2 회로층을 포함하되, 상기 제 2 회로층은 상기 제 2 반도체 기판의 모서리에 인접하여 배치되는 제 2 테스트 패드들을 포함하고,
    상기 제 2 테스트 패드들 각각은 상기 제 1 테스트 패드들 중 인접한 둘과 동시에 중첩되도록 상기 제 1 테스트 패드들과 접하되, 상기 제 1 및 제 2 테스트 패드들은 직렬 회로를 구성하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 기판의 상기 상부면 상에서 상기 제 1 테스트 패드들을 둘러싸는 보호막을 더 포함하되,
    상기 보호막은 상기 제 2 회로층과 직접 접하는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 보호막의 상부면은 상기 제 1 테스트 패드들의 상부면과 공면(coplanar)을 이루는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 제 1 관통 비아들의 하나는 상기 제 1 테스트 패드들의 하나에 연결되되, 상기 제 1 테스트 패드들의 상기 하나는 상기 직렬 회로의 일단에 위치하는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 기판의 상기 상부면 상에서 상기 제 1 반도체 기판의 중심부 상에 배치되는 제 1 신호 패드들을 더 포함하되,
    상기 제 1 관통 비아들의 나머지는 상기 제 1 반도체 기판의 상기 하부면에 형성된 제 1 반도체 소자와 상기 제 1 신호 패드들을 연결하는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제 2 반도체 칩의 상기 제 2 회로층은 상기 제 2 반도체 기판의 중심부 상에 배치되고, 상기 제 2 반도체 기판의 상기 하부면에 형성된 제 2 반도체 소자와 연결되는 제 2 신호 패드들을 더 포함하되,
    상기 제 2 신호 패드들은 상기 제 1 신호 패드들과 접합되어 일체를 구성하는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 테스트 패드들은 상기 제 1 반도체 소자와 전기적으로 절연되고,
    상기 제 2 테스트 패드들은 상기 제 2 반도체 소자와 전기적으로 절연되는 반도체 패키지.
  19. 제 12 항에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 서로 직접 접하되,
    상기 제 1 테스트 패드들과 상기 제 2 테스트 패드들은 동일한 물질로 이루어진 일체를 구성하는 반도체 패키지.

  20. 기판;
    상기 기판 상에 적층되는 반도체 칩들; 및
    상기 기판 상에서 상기 반도체 칩들을 둘러싸는 몰딩막을 포함하되,
    상기 반도체 칩들 각각은:
    서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제 1 면 상에 제공되는 반도체 소자;
    상기 반도체 소자 상의 제 1 신호 패드들 및 제 1 테스트 패드들;
    상기 반도체 기판의 상기 제 2 면 상에 제공되는 제 2 신호 패드들 및 제 2 테스트 패드들;
    상기 반도체 기판을 수직으로 관통하여 상기 제 1 신호 패드들 및 상기 제 2 신호 패드들을 연결하는 제 1 비아들; 및
    상기 반도체 기판을 수직으로 관통하여 상기 제 1 테스트 패드들의 하나와 상기 제 2 테스트 패드들의 하나를 연결하는 제 2 비아를 포함하고,
    상기 반도체 칩들 중 서로 인접한 둘은 직접 접하되, 상기 제 1 신호 패드들과 상기 제 2 신호 패드들이 서로 접촉되고 상기 제 1 테스트 패드들과 상기 제 2 테스트 패드들이 서로 접촉되고,
    상기 제 1 및 제 2 신호 패드들은 상기 반도체 기판의 중심 영역 상에 배치되고, 상기 제 1 및 제 2 테스트 패드들은 상기 중심 영역과 상기 반도체 기판의 모서리 사이에 위치하는 테스트 영역 상에 배치되고,
    상기 제 1 및 제 2 테스트 패드들은 상기 제 1 연결 패드들과 상기 제 2 연결 패드들이 교번하여 연결되도록 직렬로 연결되는 반도체 패키지.
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