TW202414728A - 半導體封裝 - Google Patents

Abstract

半導體封裝包括：第一半導體晶片，包括第一半導體基板以及位於第一半導體基板上的第一測試圖案；以及第二半導體晶片，位於第一半導體晶片上，且包括第二半導體基板以及位於第二半導體基板上的第二測試圖案。對第一半導體晶片與第二半導體晶片進行接合以使得第一測試圖案能夠面向第二測試圖案。第一測試圖案包括第一內接墊、第一連接接墊及第一外接墊。第二測試圖案包括接合至第一內接墊的第二內接墊、接合至第一外接墊的第二外接墊、以及接合至第一連接接墊的第二連接接墊。第一連接接墊與第二連接接墊串聯連接以彼此交替地連接並形成串聯佈線圖案。

Description

半導體封裝

[相關申請案的交叉參考]

本申請案主張於2022年9月15日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0116572號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

本發明概念的各態樣是有關於一種半導體封裝，且更具體而言是有關於一種堆疊半導體封裝。

在半導體行業中，需要具有高容量、輕薄且具有小尺寸的半導體封裝及使用所述半導體封裝的電子產品，且因此已經提出了各種封裝技術。所述各種封裝技術中的一種方法是一種垂直地堆疊多個半導體晶片以達成高密度晶片堆疊的封裝技術。此種封裝技術的優點在於能夠在較由一個半導體晶片組成的傳統封裝小的面積上整合具有各種功能的多個半導體晶片。

提供一種半導體封裝以將積體電路晶片實作為適用於電子產品。半導體封裝通常被配置成使得半導體晶片安裝於印刷電路板上且使用接合導線（bonding wire）或凸塊將半導體晶片電性連接至印刷電路板。隨著電子行業的發展，已進行各種研究來提高半導體封裝的可靠性及耐用性。

本發明概念的一些實施例提供一種能夠容易地測試結構缺陷的半導體封裝。

本發明概念的有益效果不限於以上所提及的內容，且熟習此項技術者藉由閱讀以下說明將清晰地理解以上未提及的其他有益效果。

根據本發明概念的一些實施例，一種半導體封裝可包括：基板；第一半導體晶片，位於基板上，第一半導體晶片包括第一半導體基板以及位於第一半導體基板的第一表面上的第一測試圖案；以及第二半導體晶片，位於第一半導體晶片上，第二半導體晶片包括第二半導體基板以及位於第二半導體基板的第二表面上的第二測試圖案。第二半導體晶片與第一半導體晶片可彼此接合以使得第一測試圖案能夠面向第二測試圖案。第一測試圖案可包括排列成多列及多行的第一內接墊、第一連接接墊及第一外接墊。第二測試圖案可包括接合至第一內接墊的第二內接墊、接合至第一外接墊的第二外接墊、以及接合至第一連接接墊的第二連接接墊。第一連接接墊與第二連接接墊可串聯連接以彼此交替地連接並形成串聯佈線圖案，使得每一第一連接接墊在沿著串聯佈線圖案的一個方向上連接至另一第一連接接墊、並且在沿著串聯佈線圖案的相反方向上連接至第二連接接墊。

根據本發明概念的一些實施例，一種半導體封裝可包括：基板；第一半導體晶片，位於基板上；以及第二半導體晶片，位於第一半導體晶片上。第一半導體晶片可包括：第一半導體基板；第一電路層，位於第一半導體基板的底表面上；第一測試接墊，位於第一半導體基板的頂表面上並鄰近於第一半導體基板的隅角；以及第一貫穿孔，垂直地穿透第一半導體基板，第一貫穿孔電性連接至第一電路層。第二半導體晶片可包括：第二半導體基板；以及第二電路層，位於第二半導體基板的底表面上。第二電路層可包括鄰近於第二半導體基板的隅角的第二測試接墊。自平面圖來看，第二測試接墊中的每一者可與第一測試接墊之中的二個相鄰的第一測試接墊接合並同時與第一測試接墊之中的所述二個相鄰的第一測試接墊交疊。第一測試接墊與第二測試接墊可構成串聯電路。

根據本發明概念的一些實施例，一種半導體封裝可包括：基板；半導體晶片，堆疊於基板上；以及模製層，位於基板上，模製層環繞半導體晶片。半導體晶片中的每一者可包括：半導體基板，具有彼此相對的第一表面與第二表面；半導體元件，位於半導體基板的第一表面上；第一訊號接墊及第一測試接墊，位於半導體基板的第一表面上；第二訊號接墊及第二測試接墊，位於半導體基板的第二表面上；第一通孔，垂直地穿透半導體基板，第一通孔將第一訊號接墊連接至第二訊號接墊；以及第二通孔，垂直地穿透半導體基板，第二通孔將第一測試接墊之中相應的多個第一測試接墊連接至第二測試接墊之中的多個第二測試接墊。半導體晶片之中的二個相鄰的半導體晶片可彼此接合。第一訊號接墊與第二訊號接墊可彼此接觸。第一測試接墊與第二測試接墊可彼此接觸。第一訊號接墊及第二訊號接墊可位於半導體基板的中心區上。第一測試接墊及第二測試接墊可位於測試區上，所述測試區位於半導體基板的中心區與隅角之間。第一測試接墊與第二測試接墊可串聯連接並且彼此交替地連接。

以下將參照附圖來闡述根據本發明概念的實施例的半導體封裝。

圖1為示出根據本發明概念的一些實施例的半導體封裝的剖視圖。為了便於說明，在圖1中，一些組件將被省略，或者許多組件將被合併成單個構造。圖2為示出半導體晶片之間的接合的剖視圖。圖3為示出根據本發明概念的一些實施例的半導體封裝的半導體晶片的平面圖。圖4至圖6為示出測試接墊的平面形狀的圖式。

根據本發明概念的一些實施例的半導體封裝可為其中使用通孔的堆疊封裝。舉例而言，相同類型的半導體晶片可堆疊於基礎基板上，並且所述半導體晶片可藉由穿透過其中的通孔而彼此電性連接。半導體晶片可藉由其面向彼此的接墊而彼此接合。

參照圖1，可設置基礎基板100。基礎基板100可在其中包括積體電路。基礎基板100可為包括一或多個電子元件（例如，電晶體）的第一半導體晶片。舉例而言，基礎基板100可為由例如矽（Si）等半導體形成的晶圓級晶粒。圖1示出基礎基板100為第一半導體晶片，但本發明概念並非僅限於此。根據本發明概念的一些實施例，基礎基板100可為不包括例如電晶體等電子元件的基板，例如印刷電路板（printed circuit board，PCB）。矽晶圓可具有較印刷電路板（PCB）的厚度小的厚度。以下將闡述其中基礎基板100與第一半導體晶片為同一組件的實例。

第一半導體晶片100可包括第一半導體基板110、第一通孔130、第一上部接墊140、第一上部保護層150及第一下部保護層170。在本文中闡述的組件可以單數形式進行闡述但以複數形式進行設置。此外，例如「第一」、「第二」、「第三」等序數可僅用作某些元件、步驟等的標記以使此類元件、步驟等彼此區分開。在說明書中未使用「第一」、「第二」等闡述的用語在請求項中仍可被稱為「第一」或「第二」。此外，使用特定的序數提及的用語（例如，在特定請求項中的「第一」）可在其他地方利用不同的序數（例如，在說明書或另一請求項中利用「第二」）進行闡述。

可設置第一半導體基板110。第一半導體基板110可包含半導體材料或者由半導體材料形成。舉例而言，第一半導體基板110可為單晶矽（Si）基板。

儘管圖中未示出，但第一電路層可設置於第一半導體基板110的底表面上。第一電路層可包括積體電路。舉例而言，第一電路層可為記憶體電路、邏輯電路或其組合。第一半導體晶片100的上面設置有第一電路層的底表面可為主動表面。根據一些實施例，可不設置第一電路層。基礎基板100可並非為第一半導體晶片，而是可為不包括例如電晶體等電性元件的基板。

第一通孔130可垂直地穿透第一半導體基板110。舉例而言，第一通孔130可將第一電路層連接至第一半導體基板110的頂表面。第一通孔130與第一電路層可彼此電性連接。可設置有多個第一通孔130。可根據需要設置介電層（圖中未示出）來環繞第一通孔130。舉例而言，介電層（圖中未示出）可包含選自氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）及低介電常數介電質中的至少一者或者由選自氧化矽（SiO）、氮化矽（SiN）、氮氧化矽（SiON）及低介電常數介電質中的至少一者形成。第一通孔130可由例如金屬或其他導電材料形成。此外，第一通孔130之中的一些第一通孔130可形成於裝置區中以連接至訊號接墊及訊號佈線圖案，而第一通孔130之中的其他第一通孔130（其可具有與形成於裝置區中的第一通孔130相同的大小，或者可較形成於裝置區中的第一通孔130寬或窄）可形成於邊緣區中以連接至測試接墊及測試佈線圖案。在本文中所使用的被闡述為「電性連接」的物項被配置成使得電性訊號可自一個物項傳遞至另一物項。因此，實體連接至被動電性絕緣組件（例如，印刷電路板的預浸料層、連接二個裝置的電性絕緣黏著劑、電性絕緣底部填充材料或模製層等）的被動導電組件（例如，導線、接墊、內部電性線路等）未電性連接至所述組件。此外，彼此「直接電性連接」的物項藉由例如（舉例而言）導線、接墊、內部電性線路、貫穿孔等一或多個被動元件而電性連接。因此，直接電性連接的組件不包括藉由例如電晶體或二極體等主動元件而電性連接的組件。直接電性連接的元件可直接實體連接並直接電性連接。

第一上部接墊140可設置於第一半導體基板110的頂表面上。第一上部接墊140可耦合至第一通孔130。可設置有多個第一上部接墊140。在此種情形中，所述多個第一上部接墊140可對應地耦合至多個第一通孔130，並且第一上部接墊140的佈置形式可符合第一通孔130的佈置形式。第一上部接墊140可經由第一通孔130而耦合至第一電路層。第一上部接墊140可包含例如銅（Cu）、鋁（Al）、鎳（Ni）及任何其他合適的元素中的一或多者等金屬性材料，或者由所述金屬性材料形成。

第一上部保護層150可設置於第一半導體基板110的頂表面上，以對第一上部接墊140進行包封。第一上部保護層150可暴露出第一上部接墊140。第一上部保護層150的頂表面可與第一上部接墊140的頂表面共面。第一半導體基板110可受到第一上部保護層150的保護。第一上部接墊140可連接至第一通孔130。第一上部保護層150可包含高密度電漿（high density plasma，HDP）氧化物、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、正矽酸四乙酯（tetraethyl orthosilicate，TEOS）、氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者、或者由高密度電漿（HDP）氧化物、未經摻雜的矽酸鹽玻璃（USG）、正矽酸四乙酯（TEOS）、氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者形成。在本文中使用的例如「相同的」、「相等的」、「平面的」、「共面的」、「平行的」及「垂直的」等用語囊括同一性或接近同一性（包括例如由於製造製程而可能發生的變化）。除非上下文或其他陳述另有說明，否則用語「實質上」在本文中可用於強調此含義。

第一下部接墊160可設置於第一半導體基板110的底表面上。舉例而言，第一下部接墊160可設置於第一半導體基板110的底表面上或者第一電路層的底表面上。第一下部接墊160可電性連接至第一電路層。可設置有多個第一下部接墊160。第一下部接墊160可包含例如銅（Cu）、鋁（Al）、鎳（Ni）及任何其他合適的元素中的一或多者等金屬性材料，或者由所述金屬性材料形成。

第一半導體晶片100可更包括第一下部保護層170。第一下部保護層170可設置於第一半導體基板110的底表面上以覆蓋第一半導體基板110。第一下部保護層170的底表面可暴露出第一下部接墊160。第一電路層可受到第一下部保護層170的保護。第一下部保護層170可為例如包含環氧樹脂的介電塗層。

外部端子180可設置於第一半導體晶片100的底表面上。外部端子180可設置於第一下部接墊160上。外部端子180可電性連接至第一半導體基板110及第一通孔130。作為另外一種選擇，外部端子180可直接設置於第一通孔130上。在此種情形中，第一通孔130可暴露於第一半導體基板110的底表面上，並且外部端子180可直接連接至第一通孔130。可設置有多個外部端子180。在此種情形中，所述多個外部端子180可對應地耦合至多個第一下部接墊160。外部端子180可為包含選自錫（Sn）、銀（Ag）、銅（Cu）、鎳（Ni）、鉍（Bi）、銦（In）、銻（Sb）及鈰（Ce）中的至少一者的合金。應理解，當一個元件被稱為「連接」或「耦合」至另一元件或「位於另一元件上」時，所述一個元件可直接連接或耦合至所述另一元件或位於所述另一元件上，抑或可存在中間元件。相反，當一個元件被稱為「直接連接」或「直接耦合」至另一元件、或者「接觸」另一元件或與另一元件「接觸」（或使用任何形式的用詞「接觸」）、或者「接合至」另一元件時，在接觸點處不存在中間元件。

晶片堆疊CS可設置於第一半導體晶片100上。晶片堆疊CS可包括多個第二半導體晶片201、202a、202b及203。第二半導體晶片201、202a、202b及203可為同一類型。舉例而言，第二半導體晶片201、202a、202b及203可為記憶體晶片。晶片堆疊CS可包括直接連接至第一半導體晶片100的下部半導體晶片201、設置於下部半導體晶片201上的中間半導體晶片202a及202b、以及設置於中間半導體晶片202a及202b上的上部半導體晶片203。下部半導體晶片201、中間半導體晶片202a及202b以及上部半導體晶片203可依序堆疊於第一半導體晶片100上。中間半導體晶片202a及202b可在下部半導體晶片201與上部半導體晶片203之間彼此堆疊。在本實施例中，闡釋了二個中間半導體晶片202a及202b夾置於下部半導體晶片201與上部半導體晶片203之間，但本發明概念並非僅限於此。根據一些實施例，可在下部半導體晶片201與上部半導體晶片203之間夾置一個或多於三個中間半導體晶片，或者在下部半導體晶片201與上部半導體晶片203之間可不設置中間半導體晶片。

參照圖1至圖3，下部半導體晶片201可包括第二半導體基板210、第二電路層220、第二通孔230、第二上部接墊240、第二上部保護層250、第二下部接墊260、第二下部保護層270及重佈線層280。

可設置第二半導體基板210。第二半導體基板210可包含半導體材料或者由半導體材料形成。舉例而言，第二半導體基板210可為單晶矽（Si）基板。

第二半導體基板210可具有裝置區DR及邊緣區ER。當在平面圖中觀察時，裝置區DR可定位於第二半導體基板210的中心部分上，並且如圖3所示，邊緣區ER可鄰近於第二半導體基板210的隅角。當在平面圖中觀察時，第二半導體基板210的隅角可表示第二半導體基板210的側表面彼此相遇的隅角。邊緣區ER可定位於第二半導體基板210的裝置區DR與隅角之間。裝置區DR可為其中下部半導體晶片201的半導體元件設置於第二半導體基板210的中心部分上的區段。邊緣區ER可為測試區，在所述測試區中設置圖案用於測試第二半導體晶片201、202a、202b及203之間在第二半導體基板210的隅角附近的區段上的接合，所述隅角未設置有主動半導體元件（例如，電晶體）。第二半導體基板210可具有彼此相對的第一表面210a與第二表面210b。第一表面210a可為第二半導體基板210的前表面，且第二表面210b可為第二半導體基板210的後表面。第二半導體基板210的前表面210a可被定義為指示上面形成（安裝）有半導體元件或者形成有佈線線路及接墊的表面，且第二半導體基板210的後表面210b可被定義為指示與前表面210a相對的表面。第二半導體基板210的第一表面210a可被定向為朝向（例如，可面向）第一半導體晶片100。舉例而言，第二半導體基板210的底表面可為主動表面。

下部半導體晶片201可具有面向第一半導體晶片100的第二電路層220。第二電路層220可包括半導體元件222及裝置佈線部224。

半導體元件222可包括設置於第二半導體基板210的裝置區DR上的第一表面210a上的電晶體TR。舉例而言，電晶體TR可包括形成於第二半導體基板210的下部部分上的源極及汲極、設置於第二半導體基板210的第一表面210a上的閘極電極、以及夾置於第二半導體基板210與閘極電極之間的閘極介電層。圖2繪示提供了一個電晶體TR，但本發明概念並非僅限於此。半導體元件222可包括多個電晶體TR。半導體元件222可包括例如包括多個記憶體胞元的記憶體電路，所述記憶體胞元中的每一者包括至少一個電晶體TR。儘管圖中未示出，但在裝置區DR上，半導體元件222可包括位於第一表面210a上的淺裝置隔離圖案、邏輯胞元或多個記憶體胞元。作為另外一種選擇，半導體元件222可包括例如電容器等被動元件。在一個實施例中，無半導體元件設置於第二半導體基板210的邊緣區ER上。

第二半導體基板210的第一表面210a可覆蓋有裝置層間介電層226。在裝置區DR上，裝置層間介電層226可掩埋半導體元件222。裝置層間介電層226可向下覆蓋半導體元件222。舉例而言，半導體元件222可不被裝置層間介電層226暴露出。裝置層間介電層226的側表面可與第二半導體基板210的側表面對齊。裝置層間介電層226可包含例如選自氧化矽（SiO）、氮化矽（SiN）及氮氧化矽（SiON）中的至少一者、或者由例如選自氧化矽（SiO）、氮化矽（SiN）及氮氧化矽（SiON）中的至少一者形成。儘管圖中未示出，但裝置層間介電層226可包含低介電常數介電材料。裝置層間介電層226可具有單層式結構或多層式結構。當以多層式結構的形式來設置裝置層間介電層226時，可在每一介電層中設置隨後闡述的佈線層，並且可在介電層之間夾置蝕刻終止層。舉例而言，蝕刻終止層可設置於介電層中的每一者的底表面上。蝕刻終止層可包含例如氮化矽（SiN）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者、或者由例如氮化矽（SiN）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者形成。

在裝置區DR上，裝置層間介電層226中可設置有連接至電晶體TR的裝置佈線部224。

裝置佈線部224可包括掩埋於裝置層間介電層226中的第一訊號佈線圖案SWP1、以及定位於第一訊號佈線圖案SWP1上的第二訊號佈線圖案SWP2。第一訊號佈線圖案SWP1及第二訊號佈線圖案SWP2可為用於水平連接的圖案。第一訊號佈線圖案SWP1可定位於裝置層間介電層226的頂表面與底表面之間。第二訊號佈線圖案SWP2可設置於裝置層間介電層226的下部部分上。舉例而言，第二訊號佈線圖案SWP2的底表面可暴露於裝置層間介電層226的底表面上。第二訊號佈線圖案SWP2可為設置於裝置層間介電層226中的裝置佈線部224的最下部部分處的佈線圖案。第二訊號佈線圖案SWP2可各自具有較第一訊號佈線圖案SWP1中的每一者的厚度大的厚度。第一訊號佈線圖案SWP1及第二訊號佈線圖案SWP2兩者皆非定位於邊緣區ER上。第一訊號佈線圖案SWP1及第二訊號佈線圖案SWP2可包含例如銅（Cu）或鎢（W）。

裝置佈線部224可更包括將第一訊號佈線圖案SWP1連接至半導體元件222或將第一訊號佈線圖案SWP1連接至第二半導體基板210的第一連接接觸件WCT1，且亦可更包括將第一訊號佈線圖案SWP1連接至第二訊號佈線圖案SWP2的第二連接接觸件WCT2。第一連接接觸件WCT1及第二連接接觸件WCT2可為用於垂直連接的圖案。第一連接接觸件WCT1可垂直地穿透裝置層間介電層226以連接至電晶體TR的源極電極、汲極電極及閘極電極中的多者。作為另外一種選擇，第一連接接觸件WCT1可連接至半導體元件222的各種組件。第一連接接觸件WCT1可垂直地穿透裝置層間介電層226以耦合至第一訊號佈線圖案SWP1的頂表面。第二連接接觸件WCT2可垂直地穿透裝置層間介電層226以耦合至第一訊號佈線圖案SWP1的底表面及第二訊號佈線圖案SWP2的頂表面。第一連接接觸件WCT1及第二連接接觸件WCT2可包含例如鎢（W）或者由例如鎢（W）形成。

圖2繪示在第二半導體基板210與第二訊號佈線圖案SWP2之間設置有一個佈線層或第一訊號佈線圖案SWP1，但本發明概念並非僅限於此。根據一些實施例，在第二半導體基板210與第二訊號佈線圖案SWP2之間可設置有多個佈線層。以下說明將聚焦於圖2的實施例。

在邊緣區ER上，在裝置層間介電層226中可設置有一或多個第一測試佈線圖案TWP1。第一測試佈線圖案TWP1可位於與第二訊號佈線圖案SWP2的水準相同的水準處，並且可包含與第二訊號佈線圖案SWP2的材料相同的材料。舉例而言，第二訊號佈線圖案SWP2與第一測試佈線圖案TWP1可為藉由對一個金屬層進行圖案化而形成的圖案，並且可在製作期間同時形成。第一測試佈線圖案TWP1可具有與第二訊號佈線圖案SWP2的厚度相同的厚度。第一測試佈線圖案TWP1的底表面可暴露於裝置層間介電層226的底表面上。舉例而言，第一測試佈線圖案TWP1的底表面可與裝置層間介電層226的底表面共面。第一測試佈線圖案TWP1的底表面可為實質上平坦的，且同樣，裝置層間介電層226的底表面可為實質上平坦的。在邊緣區ER上，第一測試佈線圖案TWP1可定位於第二半導體基板210的裝置區DR與隅角之間。第一測試佈線圖案TWP1可與第二半導體基板210的側表面間隔開。第一測試佈線圖案TWP1可與第二訊號佈線圖案SWP2間隔開，例如與裝置區DR間隔開。第一測試佈線圖案TWP1可具有板形狀。第一測試佈線圖案TWP1可與任何半導體元件222及裝置佈線部224電性絕緣。舉例而言，第一測試佈線圖案TWP1可電性浮置於半導體封裝中。舉例而言，第一測試佈線圖案TWP1可不連接至任何主動組件，並且可為在一端處接收測試訊號的佈線圖案的一部分，並且由於另一端是浮置的，因此在另一端處不向任何電路輸出任何訊號。第一測試佈線圖案TWP1可不設置於第二半導體基板210的裝置區DR上。

第二電路層220可由半導體元件222、半導體元件222的電晶體TR、裝置層間介電層226及裝置佈線部224構成。

裝置佈線部224可更包括第二通孔230，第二通孔230垂直地穿透第二半導體基板210以連接至第二訊號佈線圖案SWP2。第二通孔230可為用於垂直連接的圖案。第二通孔230可垂直地穿透裝置層間介電層226以耦合至第二訊號佈線圖案SWP2之中的一些第二訊號佈線圖案SWP2的頂表面。第二通孔230可垂直地穿透裝置層間介電層226及第二半導體基板210，以暴露於第二半導體基板210的頂表面上。第二通孔230可包含例如鎢（W）或者由例如鎢（W）形成。

第二下部接墊260可設置於裝置層間介電層226上。第二下部接墊260可包括下部訊號接墊BSP及下部測試接墊BTP。

下部訊號接墊BSP可設置於裝置區DR上。下部訊號接墊BSP可設置於第二訊號佈線圖案SWP2的底表面上。下部訊號接墊BSP可電性連接至半導體元件222。舉例而言，如圖2所示，在裝置區DR上，下部訊號接墊BSP可耦合至包括於裝置佈線部224中的第二訊號佈線圖案SWP2的底表面。第二訊號佈線圖案SWP2可位於下部訊號接墊BSP的接墊之下。第二訊號佈線圖案SWP2可將半導體元件222電性連接至下部訊號接墊BSP。下部訊號接墊BSP可具有板形狀，例如以具有實質上平坦的上表面及下表面。根據一些實施例，下部訊號接墊BSP可各自具有包括通孔部及位於通孔部上的接墊部的T形橫截面，所述通孔部與接墊部連接成單個整體件。下部訊號接墊BSP可包含金屬性材料或者由金屬性材料形成。舉例而言，下部訊號接墊BSP可包含銅（Cu）或者由銅（Cu）形成。

下部測試接墊BTP可設置於邊緣區ER上。下部測試接墊BTP可設置於第一測試佈線圖案TWP1的底表面上。當在平面圖中觀察時，下部測試接墊BTP可排列成多列及多行。下部測試接墊BTP可各自具有約2微米至約50微米的水平寬度。下部測試接墊BTP之間的間隔可介於約2微米至約50微米的範圍內。例如「約」或「近似」等用語可反映僅以相對小的方式及/或以不顯著地變更特定元件的操作、功能或結構的方式變化的量、大小、定向或佈局。舉例而言，介於「約0.1至約1」的範圍可囊括例如圍繞0.1偏差為0%至5%且圍繞1偏差為0%至5%等範圍，尤其是若此種偏差維持與所列範圍相同的效果。如圖4所示，下部測試接墊BTP可各自具有圓形平面形狀。作為另外一種選擇，下部測試接墊BTP可各自具有多邊形平面形狀，例如圖5所示的四邊形平面形狀或圖6所示的八邊形平面形狀。下部測試接墊BTP可各自具有板形狀，例如以具有實質上平坦的上表面及下表面。根據一些實施例，下部測試接墊BTP可各自具有包括通孔部及位於通孔部上的接墊部的T形橫截面，所述通孔部與接墊部連接成單個整體件。下部測試接墊BTP可包含金屬性材料或者由金屬性材料形成。舉例而言，下部測試接墊BTP可包含銅（Cu）或者由銅（Cu）形成。

第一測試佈線圖案TWP1可將二個相鄰的下部測試接墊BTP彼此電性連接。以下將進一步詳細論述第一測試佈線圖案TWP1與下部測試接墊BTP之間的連接。測試圖案可由第一測試佈線圖案TWP1及下部測試接墊BTP構成。

第二下部保護層270可設置於裝置層間介電層226上。在裝置層間介電層226的底表面上，第二下部保護層270可覆蓋第二訊號佈線圖案SWP2及第一測試佈線圖案TWP1。在裝置層間介電層226的底表面上，第二下部保護層270可環繞第二下部接墊260。第二下部接墊260可被第二下部保護層270暴露出。舉例而言，當在平面圖中觀察時，第二下部保護層270可環繞第二下部接墊260。第二下部保護層270的底表面可與第二下部接墊260的底表面共面。第二下部保護層270可包含氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者、或者由氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者形成。

重佈線層280可設置於第二半導體基板210的第二表面210b上。重佈線層280可包括第三訊號佈線圖案SWP3、第二測試佈線圖案TWP2及重佈線介電圖案282。

重佈線介電圖案282可設置於第二半導體基板210的第二表面210b上。重佈線介電圖案282可包含氮化矽（SiN）、氧化矽（SiO）及氮氧化矽（SiON）中的一者或者由氮化矽（SiN）、氧化矽（SiO）及氮氧化矽（SiON）中的一者形成。

在裝置區DR上，第三訊號佈線圖案SWP3可設置於重佈線介電圖案282中。第三訊號佈線圖案SWP3之中的一些第三訊號佈線圖案SWP3可連接至第二通孔230。舉例而言，第二通孔230可垂直地穿透第二半導體基板210以耦合至第三訊號佈線圖案SWP3的底表面。第三訊號佈線圖案SWP3不定位於邊緣區ER上。第三訊號佈線圖案SWP3可包含例如銅（Cu）或鎢（W）、或者由例如銅（Cu）或鎢（W）形成。

在邊緣區ER上，第二測試佈線圖案TWP2可設置於重佈線介電圖案282中。第二測試佈線圖案TWP2可位於與第三訊號佈線圖案SWP3的垂直水準相同的垂直水準處，並且可包含與第三訊號佈線圖案SWP3相同的材料。舉例而言，第三訊號佈線圖案SWP3與第二測試佈線圖案TWP2可為藉由對一個金屬層進行圖案化而形成的圖案，並且可在同一製程中同時被圖案化。第二測試佈線圖案TWP2可具有與第三訊號佈線圖案SWP3的厚度相同的厚度。在邊緣區ER上，第二測試佈線圖案TWP2可定位於第二半導體基板210的裝置區DR與隅角之間。第二測試佈線圖案TWP2可與第二半導體基板210的側表面間隔開。第二測試佈線圖案TWP2可與第三訊號佈線圖案SWP3間隔開，例如與裝置區DR間隔開。第二測試佈線圖案TWP2可具有板形狀，例如具有實質上平坦的上表面及下表面。第二測試佈線圖案TWP2可與任何半導體元件222及任何裝置佈線部224電性絕緣。此外，第二測試佈線圖案TWP2可與半導體封裝中的其他元件及佈線線路電性絕緣。第二測試佈線圖案TWP2中的一者可經由第二通孔230中的一者而連接至第一測試佈線圖案TWP1中的一者。舉例而言，第一測試佈線圖案TWP1及第二測試佈線圖案TWP2可電性浮置於半導體封裝中。第二測試佈線圖案TWP2可不設置於第二半導體基板210的裝置區DR上。

第三訊號佈線圖案SWP3的頂表面及第二測試佈線圖案TWP2的頂表面可暴露於重佈線介電圖案282的頂表面上。舉例而言，第三訊號佈線圖案SWP3、第二測試佈線圖案TWP2及重佈線介電圖案282可具有彼此共面的頂表面。在此種構造中，第三訊號佈線圖案SWP3、第二測試佈線圖案TWP2及重佈線介電圖案282可具有實質上平坦的頂表面。

第二上部接墊240可設置於重佈線層280上。第二上部接墊240可包括上部訊號接墊TSP及上部測試接墊TTP。

上部訊號接墊TSP可設置於裝置區DR上。上部訊號接墊TSP可設置於第三訊號佈線圖案SWP3的頂表面上。第三訊號佈線圖案SWP3可位於上部訊號接墊TSP的接墊之下。第三訊號佈線圖案SWP3可將半導體元件222電性連接至上部訊號接墊TSP。上部訊號接墊TSP可具有板形狀，例如具有實質上平坦的上表面及下表面。根據一些實施例，上部訊號接墊TSP可各自具有包括通孔部及位於通孔部上的接墊部的T形橫截面，所述通孔部與接墊部連接成單個整體件。上部訊號接墊TSP可包含金屬性材料或者由金屬性材料形成。舉例而言，上部訊號接墊TSP可包含銅（Cu）。

上部測試接墊TTP可設置於邊緣區ER上。上部測試接墊TTP可設置於第二測試佈線圖案TWP2的頂表面上。當在平面圖中觀察時，上部測試接墊TTP可排列成多列及多行。上部測試接墊TTP可各自具有約2微米至約50微米的寬度。上部測試接墊TTP之間的間隔可介於約2微米至約50微米的範圍內。上部測試接墊TTP可各自具有如圖4所示的圓形平面形狀。作為另外一種選擇，上部測試接墊TTP可各自具有多邊形平面形狀，例如圖5所示的四邊形平面形狀或圖6所示的八邊形平面形狀。上部測試接墊TTP可各自具有板形狀，例如具有實質上平坦的上表面及下表面。根據一些實施例，上部測試接墊TTP可各自具有包括通孔部及位於通孔部上的接墊部的T形橫截面，所述通孔部與接墊部連接成單個整體件。上部測試接墊TTP可包含金屬性材料或者由金屬性材料形成。舉例而言，上部測試接墊TTP可包含銅（Cu）。

第二測試佈線圖案TWP2可將二個相鄰的上部測試接墊TTP彼此電性連接。以下將進一步詳細論述第二測試佈線圖案TWP2與上部測試接墊TTP之間的連接。測試圖案可由第二測試佈線圖案TWP2及上部測試接墊TTP構成。類似地，測試圖案可由第一測試佈線圖案TWP1及下部測試接墊BTP構成。

第二上部保護層250可設置於重佈線層280上。在重佈線層280的頂表面上，第二上部保護層250可覆蓋第三訊號佈線圖案SWP3及第二測試佈線圖案TWP2。在重佈線層280的頂表面上，第二上部保護層250可環繞第二上部接墊240。第二上部接墊240可被第二上部保護層250暴露出。舉例而言，當在平面圖中觀察時，第二上部保護層250可環繞第二上部接墊240。第二上部保護層250的頂表面可與第二上部接墊240的頂表面共面。第二上部保護層250可包含高密度電漿（HDP）氧化物、未經摻雜的矽酸鹽玻璃（USG）、正矽酸四乙酯（TEOS）、氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者、或者由高密度電漿（HDP）氧化物、未經摻雜的矽酸鹽玻璃（USG）、正矽酸四乙酯（TEOS）、氮化矽（SiN）、氧化矽（SiO）、碳氧化矽（SiOC）、氮氧化矽（SiON）及碳氮化矽（SiCN）中的一者形成。第二上部保護層250可具有單層式結構或多層式結構。

中間半導體晶片202a及202b可具有與下部半導體晶片201的結構實質上相同的結構。舉例而言，中間半導體晶片202a及202b中的每一者可包括第二半導體基板210、第二電路層220、第二通孔230、第二上部接墊240、第二上部保護層250、第二下部接墊260、第二下部保護層270及重佈線層280。

上部半導體晶片203可具有與下部半導體晶片201的結構類似的結構。舉例而言，上部半導體晶片203可包括第二半導體基板210、第二電路層220、第二下部接墊260及第二下部保護層270。上部半導體晶片203可不具有第二通孔230、第二上部接墊240、第二上部保護層250及重佈線層280中的任一者。然而，本發明概念並非僅限於此。根據一些實施例，上部半導體晶片203可包括選自第二通孔230、第二上部接墊240、第二上部保護層250及重佈線層280中的至少一者。上部半導體晶片203可具有較下部半導體晶片201的厚度以及中間半導體晶片202a及202b的厚度大的厚度。

中間半導體晶片202a及202b以及上部半導體晶片203可依序安裝於下部半導體晶片201上。晶片堆疊CS的半導體晶片201、202a、202b及203可以相同的方法進行安裝。關於半導體晶片201、202a、202b及203的安裝，以下將詳細闡述晶片堆疊CS的下部半導體晶片201以及中間半導體晶片202a及202b之中的一個中間半導體晶片202a的安裝。

中間半導體晶片202a可設置於下部半導體晶片201上。下部半導體晶片201的第二上部接墊240可與中間半導體晶片202a的第二下部接墊260垂直地對齊。下部半導體晶片201與中間半導體晶片202a可彼此接觸。

在下部半導體晶片201與中間半導體晶片202a之間的介面處，下部半導體晶片201的第二上部保護層250可接合至中間半導體晶片202a的第二下部保護層270。在此種構造中，第二上部保護層250與第二下部保護層270可構成氧化物、氮化物或氮氧化物的混合接合。在本說明中，用語「混合接合（hybrid bonding）」可表示其中相同種類的二個組件在其之間的介面處合併的接合。經接合的第二上部保護層250及第二下部保護層270可具有連續的構造，並且在第二上部保護層250與第二下部保護層270之間可提供不可見的介面。舉例而言，第二上部保護層250與第二下部保護層270可由相同的材料形成，並且在其之間可能不具有介面。因此，第二上部保護層250與第二下部保護層270可以一個組件的形式提供。舉例而言，第二上部保護層250與第二下部保護層270可進行組合以構成單個整體件。然而，本發明概念並非僅限於此。第二上部保護層250與第二下部保護層270可由彼此不同的材料形成。第二上部保護層250與第二下部保護層270可不具有連續的構造，並且在其之間可能具有可見的介面。

下部半導體晶片201可連接至中間半導體晶片202a。舉例而言，下部半導體晶片201與中間半導體晶片202a可彼此接觸。在下部半導體晶片201與中間半導體晶片202a之間的介面處，下部半導體晶片201的第二上部接墊240可接合至中間半導體晶片202a的第二下部接墊260。舉例而言，下部半導體晶片201的上部訊號接墊TSP可接合至中間半導體晶片202a的下部訊號接墊BSP，且下部半導體晶片201的上部測試接墊TTP可接合至中間半導體晶片202a的下部測試接墊BTP。在此種構造中，第二上部接墊240與第二下部接墊260可在其間構成金屬間混合接合。經接合的第二上部接墊240與第二下部接墊260可具有連續的構造，並且在其間可具有不可見的介面。舉例而言，第二上部接墊240與第二下部接墊260可由相同的材料形成，並且在其間可不具有介面。因此，第二上部接墊240與第二下部接墊260可以一個組件的形式提供。舉例而言，第二上部接墊240與第二下部接墊260可進行組合以構成單個整體件。

隨著下部半導體晶片201與中間半導體晶片202a彼此接合，在邊緣區ER上，下部半導體晶片201的第二測試佈線圖案TWP2及上部測試接墊TTP可與中間半導體晶片202a的下部測試接墊BTP及第一測試佈線圖案TWP1電性連接。在此種構造中，下部半導體晶片201的第二測試佈線圖案TWP2及上部測試接墊TTP可與中間半導體晶片202a的下部測試接墊BTP及第一測試佈線圖案TWP1串聯連接。用於各種堆疊的半導體晶片的下部測試接墊BTP、第一測試佈線圖案TWP1、邊緣區中的第二通孔230、第二測試佈線圖案TWP2及上部測試接墊TTP的組合可被闡述為測試電路，並且可具有菊花鏈構造（daisy chain configuration），藉此貫穿半導體晶片自二個鄰近的半導體晶片之間的每一介面連接至二個鄰近的半導體晶片之間的下一介面。以下將詳細闡述下部半導體晶片201的第二測試佈線圖案TWP2及上部測試接墊TTP與中間半導體晶片202a的下部測試接墊BTP及第一測試佈線圖案TWP1之間的連接。

圖7至圖9為示出測試接墊之間的排列及連接關係的平面圖。

參照圖2及圖7至圖9，當在平面圖中觀察時，下部測試接墊BTP可排列成多列及多行。當在平面圖中觀察時，上部測試接墊TTP可排列成多列及多行。下部測試接墊BTP可對齊以面向對應的上部測試接墊TTP。下部測試接墊BTP可包括一個第一內接墊BTPi、一個第一外接墊BTPo及剩餘的第一連接接墊BTPw。上部測試接墊TTP可包括一個第二內接墊TTPi、一個第二外接墊TTPo及剩餘的第二連接接墊TTPw。第一內接墊BTPi可接合至第二內接墊TTPi，第一外接墊BTPo可接合至第二外接墊TTPo，並且第一連接接墊BTPw可對應地接合至第二連接接墊TTPw。第二測試佈線圖案TWP2及第一測試佈線圖案TWP1可包括多條佈線線路，且所述佈線線路中的每一者可將第一內接墊BTPi、第一外接墊BTPo及第一連接接墊BTPw中的二個相鄰的接墊彼此連接，或者可將第二內接墊TTPi、第二外接墊TTPo及第二連接接墊TTPw中的二個相鄰的接墊彼此連接。舉例而言，如圖8所示，第一測試佈線圖案TWP1的佈線線路可將第一內接墊BTPi、第一外接墊BTPo及第一連接接墊BTPw之中的一對相鄰的接墊彼此連接。第一內接墊BTPi、第一外接墊BTPo及第一連接接墊BTPw之中的所有成對的相鄰接墊可不藉由與第一測試佈線圖案TWP1的直接連接而彼此實體連接。舉例而言，一對下部測試接墊BTP可僅直接實體連接至第一測試佈線圖案TWP1的一條佈線線路。如圖9所示，第二測試佈線圖案TWP2的佈線線路可將第二內接墊TTPi、第二外接墊TTPo及第二連接接墊TTPw之中的一對相鄰的接墊彼此連接。第二內接墊TTPi、第二外接墊TTPo及第二連接接墊TTPw之中的所有成對的相鄰接墊可不藉由與第二測試佈線圖案TWP2的直接連接而彼此實體連接。舉例而言，一對上部測試接墊TTP可僅直接實體連接至第二測試佈線圖案TWP2的一條佈線線路。第一測試佈線圖案TWP1的佈線線路可不與第二測試佈線圖案TWP2的佈線線路垂直地交疊。第一測試佈線圖案TWP1、第二測試佈線圖案TWP2、第一連接接墊BTPw及第二連接接墊TTPw可構成第一內接墊BTPi（第二內接墊TTPi）與第一外接墊BTPo（第二外接墊TTPo）之間的串聯電路（例如，串聯測試電路），其中第一內接墊BTPi、第二內接墊TTPi及第一外接墊BTPo可各自被闡述為串聯電路的端部。第一內接墊BTPi（第二內接墊TTPi）及第一外接墊BTPo（第二外接墊TTPo）可為串聯測試電路的相對端部。在串聯測試電路中，上部測試接墊TTP與下部測試接墊BTP可彼此交替地連接，使得每一上部測試接墊TTP在沿著串聯電路的一個方向上連接至另一上部測試接墊TTP，並且在沿著串聯電路的相反方向上連接至下部測試接墊BTP。

第二內接墊TTPi可連接至下部半導體晶片201的第二通孔230中的一者。第一外接墊BTPo可連接至中間半導體晶片202a的第二通孔230中的一者。

中間半導體晶片202a與202b之間的接合以及上部半導體晶片203與中間半導體晶片202a及202b之中的一個中間半導體晶片202b之間的接合可相同於下部半導體晶片201與中間半導體晶片202a之間的接合。因此，串聯測試電路可由上部半導體晶片203的下部測試接墊BTP、中間半導體晶片202a及202b的上部測試接墊TTP、第二通孔230及下部測試接墊BTP以及下部半導體晶片201的上部測試接墊TTP、第二通孔230及下部測試接墊BTP構成。

晶片堆疊CS可具有堆疊的半導體晶片201、202a、202b及203，所述半導體晶片201、202a、202b及203可彼此接觸以達成混合接合。在此種構造中，半導體晶片201、202a、202b及203可容易地在距離半導體晶片201、202a、202b及203的中心最遠的邊緣區ER上彼此間隔開。根據本發明概念的一些實施例，在邊緣區ER上，半導體晶片201、202a、202b及203的下部測試接墊BTP與上部測試接墊TTP可彼此接合。因此，可容易地對邊緣區ER上的結構缺陷（例如，半導體晶片201、202a、202b及203之間的非預期間距）進行測試。此外，由於上部半導體晶片203的下部測試接墊BTP、中間半導體晶片202a及202b的上部測試接墊TTP、第二通孔230及下部測試接墊BTP、以及下部半導體晶片201的上部測試接墊TTP、第二通孔230及下部測試接墊BTP皆彼此連接以形成一個串聯電路，因此即使在對一大面積上的缺陷進行偵測時亦可具有簡化的測試電路。應注意，在本文中所述的「測試電路」是指可接收測試訊號並且可基於測試訊號用於測試半導體封裝的特性的佈線。以下將詳細論述對半導體封裝的結構缺陷進行測試的方法。

圖7至圖9繪示當在平面圖中觀察時，第一內接墊BTPi、第二內接墊TTPi、第一外接墊BTPo及第二外接墊TTPo定位於一列上，但本發明概念並非僅限於此。

圖10至圖12為示出測試接墊之間的排列及連接關係的平面圖。如圖10至圖12所示，當在平面圖中觀察時，第一內接墊BTPi與第一外接墊BTPo可定位於下部測試接墊BTP的列及行中的相對的隅角處，並且第二內接墊TTPi與第二外接墊TTPo可定位於上部測試接墊TTP的列及行中的相對的隅角處。當在平面圖中觀察時，下部測試接墊BTP、上部測試接墊TTP、第一測試佈線圖案TWP1及第二測試佈線圖案TWP2可連接以形成鋸齒形狀。圖7至圖12中示出的下部測試接墊BTP、上部測試接墊TTP、第一測試佈線圖案TWP1及第二測試佈線圖案TWP2之間的佈置及連接關係僅為本發明概念的一些實施例中的一個示例性實施例，且本發明概念並非僅限於此。下部測試接墊BTP、上部測試接墊TTP、第一測試佈線圖案TWP1及第二測試佈線圖案TWP2之間的連接關係的佈置可包括由第一內接墊BTPi（第二內接墊TTPi）、第一測試佈線圖案TWP1、第二測試佈線圖案TWP2、第一連接接墊BTPw、第二連接接墊TTPw及第一外接墊BTPo（第二外接墊TTPo）構成的串聯電路的各種佈置及連接關係。

晶片堆疊CS可安裝於第一半導體晶片100上。晶片堆疊CS可設置於第一半導體晶片100上。第一半導體晶片100的第一上部接墊140可與下部半導體晶片201的第二下部接墊260垂直地對齊。第一半導體晶片100與下部半導體晶片201可彼此接觸。

在第一半導體晶片100與下部半導體晶片201之間的介面處，第一半導體晶片100的第一上部保護層150可接合至下部半導體晶片201的第二下部保護層270。在此種構造中，第一上部保護層150與第二下部保護層270可構成氧化物、氮化物或氮氧化物的混合接合。舉例而言，第一上部保護層150與第二下部保護層270可由相同的材料形成，並且在其間可不具有介面。因此，第一上部保護層150與第二下部保護層270可以一個組件的形式提供。

第一半導體晶片100可連接至下部半導體晶片201。舉例而言，第一半導體晶片100與下部半導體晶片201可彼此接觸。在第一半導體晶片100與下部半導體晶片201之間的介面上，第一半導體晶片100的第一上部接墊140可接合至下部半導體晶片201的第二下部接墊260。在此種構造中，第一上部接墊140與第二下部接墊260可在其間構成金屬間混合接合。舉例而言，經接合的第一上部接墊140與第二下部接墊260可具有連續的構造，並且在其間可具有不可見的介面。第一上部接墊140與第二下部接墊260可以可由兩部分形成的一個組件的形式提供。

根據一些實施例，晶片堆疊CS可藉由連接端子（例如，焊料球）而安裝於第一半導體晶片100上。連接端子可設置於第一上部接墊140與第二下部接墊260之間並連接第一上部接墊140與第二下部接墊260。在此種情形中，可向晶片堆疊CS與第一半導體晶片100之間的空間提供底部填充材料，並且底部填充材料可環繞連接端子。

模製層300可設置於第一半導體晶片100上，並且模製層300可覆蓋第一半導體晶片100的頂表面。模製層300可環繞晶片堆疊CS。舉例而言，模製層300可覆蓋半導體晶片201、202a、202b及203的側表面。模製層300可保護晶片堆疊CS。模製層300可包含介電材料或者由介電材料形成。舉例而言，模製層300可包含環氧模製化合物（epoxy molding compound，EMC）。與所示結構不同，模製層300可被形成為覆蓋晶片堆疊CS。舉例而言，模製層300可覆蓋上部半導體晶片203的後表面。

在以下實施例中，為便於說明，對與參照圖1至圖12所論述的技術特徵重複的技術特徵不再予以贅述，並且將詳細論述其不同之處。根據本發明概念的一些實施例，可為與上述半導體封裝的組件相同的組件分配相同的參考編號。

圖13示出半導體晶片之間的接合。

參照圖1及圖13，在半導體封裝中的晶片堆疊CS的半導體晶片201、202a、202b及203中可能不包括重佈線層280。

第二上部接墊240可設置於第二半導體基板210的第二表面210b上。第二上部接墊240可包括上部訊號接墊TSP及上部測試接墊TTP。上部訊號接墊TSP之中的一些上部訊號接墊TSP可連接至第二通孔230。上部測試接墊TTP中的一者可藉由第二通孔230中的一者而連接至第一測試佈線圖案TWP1中的一者。

第二上部保護層250可設置於第二半導體基板210的第二表面210b上。在第二半導體基板210的第二表面210b上，第二上部保護層250可環繞第二上部接墊240。

第二電路層220可不包括第一測試佈線圖案TWP1。因此，下部測試接墊BTP可不經由第二電路層220中的佈線線路而電性連接。

中間半導體晶片202a及202b可安裝於下部半導體晶片201上，且上部半導體晶片203可安裝於中間半導體晶片202a及202b上。晶片堆疊CS的半導體晶片201、202a、202b及203可以相同的方法進行安裝。關於半導體晶片201、202a、202b及203的安裝，以下將詳細闡述晶片堆疊CS的下部半導體晶片201以及中間半導體晶片202a及202b之中的一個中間半導體晶片202a的安裝。

下部半導體晶片201可連接至中間半導體晶片202a。舉例而言，下部半導體晶片201與中間半導體晶片202a可彼此接觸。在下部半導體晶片201與中間半導體晶片202a之間的介面處，下部半導體晶片201的第二上部接墊240可接合至中間半導體晶片202a的第二下部接墊260。舉例而言，下部半導體晶片201的上部訊號接墊TSP可接合至中間半導體晶片202a的下部訊號接墊BSP，且下部半導體晶片201的上部測試接墊TTP可接合至中間半導體晶片202a的下部測試接墊BTP。在此種構造中，第二上部接墊240與第二下部接墊260可在其間構成金屬間混合接合。

在邊緣區ER上，下部半導體晶片201的上部測試接墊TTP可電性連接至中間半導體晶片202a的下部測試接墊BTP。下部半導體晶片201的上部測試接墊TTP可串聯連接至中間半導體晶片202a的下部測試接墊BTP。以下將詳細闡述下部半導體晶片201的上部測試接墊TTP與中間半導體晶片202a的下部測試接墊BTP之間的連接。

圖14至圖16為示出測試接墊之間的排列及連接關係的平面圖。

參照圖13至圖16，當在平面圖中觀察時，下部測試接墊BTP可排列成多列及多行。當在平面圖中觀察時，上部測試接墊TTP可排列成多列及多行。舉例而言，上部測試接墊TTP的列及行可不同於下部測試接墊BTP的列及行，並且在上部測試接墊TTP的列及行圖案中可形成一些間隙，使得當在平面圖中觀察時，上部測試接墊TTP看起來以不規則圖案進行排列，所述不規則圖案包括位於下部測試接墊BTP的接墊之間的接墊。此外，儘管自平面圖來看下部測試接墊BTP被示出為處於列及行中且在其間存在上部測試接墊TTP，但亦可能存在相反的情況，使得自平面圖來看上部測試接墊TTP處於列及行中且在其間存在下部測試接墊BTP。下部測試接墊BTP中的每一者可與上部測試接墊TTP之中的二個相鄰的上部測試接墊TTP交疊。上部測試接墊TTP中的每一者可與下部測試接墊BTP之中的二個相鄰的下部測試接墊BTP交疊。上部測試接墊TTP中的每一者可接合至第一內接墊BTPi及一個第一連接接墊BTPw、第一連接接墊BTPw之中的二個相鄰的第一連接接墊BTPw、或者第一外接墊BTPo及一個第一連接接墊BTPw。舉例而言，如圖15所示，第一內接墊BTPi、第一外接墊BTPo及第一連接接墊BTPw可排列成多列及多行。如圖14至圖16所示，上部測試接墊TTP可定位於第一內接墊BTPi、第一連接接墊BTPw及第一外接墊BTPo之間並彼此連接。串聯測試電路可由第一內接墊BTPi、第一連接接墊BTPw、第一外接墊BTPo、以及位於其間的上部測試接墊TTP構成。在串聯測試電路中，上部測試接墊TTP與下部測試接墊BTP可彼此交替地連接。第一內接墊BTPi與第一外接墊BTPo可為串聯測試電路的相對端部。

圖17至圖19為測試接墊之間的佈置及連接關係的平面圖，其示出上部測試接墊TTP與下部測試接墊BTP之間的佈置及連接關係的實施例。當在如圖17至圖19所示的平面圖中觀察時，第一內接墊BTPi與第一外接墊BTPo可定位於下部測試接墊BTP的列及行中的相對的隅角上。當在平面圖中觀察時，第一內接墊BTPi、第一連接接墊BTPw、第一外接墊BTPo、以及位於其間的上部測試接墊TTP可連接以形成鋸齒形狀。圖14至圖19所示的下部測試接墊BTP與上部測試接墊TTP之間的佈置及連接關係僅為本發明概念的一些實施例中的一個示例性實施例，且本發明概念並非僅限於此。下部測試接墊BTP與上部測試接墊TTP之間的連接關係的佈置可包括由第一內接墊BTPi、第一連接接墊BTPw、第一外接墊BTPo及位於其間的上部測試接墊TTP構成的串聯電路的各種佈置及連接關係。

圖20至圖22為示出根據本發明概念的一些實施例，對半導體封裝中半導體晶片之間的接合進行測試的方法的剖視圖。圖20對應於半導體封裝的剖視圖。圖21與示出彼此接合的下部半導體晶片與中間半導體晶片的詳細構造的剖視圖的一部分對應。圖22與示出上部測試接墊及下部測試接墊的佈置的平面圖的一部分對應。

參照圖20，上部半導體晶片203的下部測試接墊BTP、中間半導體晶片202a及202b的上部測試接墊TTP、第二通孔230及下部測試接墊BTP、以及下部半導體晶片201的上部測試接墊TTP、第二通孔230及下部測試接墊BTP皆彼此連接以形成一個串聯電路（其例如以菊花鏈構造形成並且可被闡述為測試電路），並且可向第一半導體晶片100提供沿著圖20所示的箭頭流動的電性訊號。可藉由第一下部接墊160及位於第一下部接墊160上的外部端子（圖中未示出）而自外部感測被提供至第一半導體晶片100的電性訊號。舉例而言，當上部測試接墊TTP與下部測試接墊BTP由於在半導體晶片201、202a、202b及203之間不存在間隔而正常接合時，包括上部半導體晶片203的下部測試接墊BTP、中間半導體晶片202a及202b的上部測試接墊TTP、第二通孔230及下部測試接墊BTP、以及下部半導體晶片201的上部測試接墊TTP、第二通孔230及下部測試接墊BTP的一個串聯電路未被斷開連接，且可藉由上部測試接墊TTP、下部測試接墊BTP及第二通孔230而自第一下部接墊160偵測電性訊號。

圖21及圖22示出其中在半導體封裝的半導體晶片201、202a、202b及203之間（例如，在下部半導體晶片201與中間半導體晶片202a之間）生成間距的實例。如圖21及圖22所示，在下部半導體晶片201與中間半導體晶片202a之間可形成有空氣隙AG。在此種情形中，空氣隙AG可導致在下部半導體晶片201中的上部測試接墊TTP中的一者與中間半導體晶片202a中的下部測試接墊BTP中的一者之間不存在接合。在此種情形中，在由下部半導體晶片201的第二測試佈線圖案TWP2及上部測試接墊TTP以及中間半導體晶片202a的下部測試接墊BTP及第一測試佈線圖案TWP1構成的串聯電路中可產生開路。可能無法自第一下部接墊160偵測到電性訊號。

上部半導體晶片203的下部測試接墊BTP、中間半導體晶片202a及202b的上部測試接墊TTP、第二通孔230及下部測試接墊BTP、以及下部半導體晶片201的上部測試接墊TTP、第二通孔230及下部測試接墊BTP皆可彼此連接以形成一個串聯電路，並且由於測試訊號相較於測試訊號的預期形式或強度的差異，無論空氣隙AG是形成於邊緣區ER上的任何位置上還是形成於半導體晶片201、202a、202b及203之間的任何位置上，皆可偵測到半導體封裝的結構缺陷。應注意，空氣隙AG可包含大氣或其他氣體，或者可處於真空或接近真空的狀態。

根據本發明概念的一些實施例，半導體封裝可被配置成對寬度大於邊緣區ER上的上部測試接墊TTP之間的間隔或者邊緣區ER上的下部測試接墊BTP之間的間隔的空氣隙AG進行檢查。在面積為大的區中可偵測到小尺寸的空氣隙AG。此外，可使用一個串聯電路來偵測位於一大面積中的空氣隙AG及/或位於多個半導體晶片201、202a、202b及203之間的空氣隙AG。

圖23為示出根據本發明概念的一些實施例的半導體封裝的剖視圖。

參照圖23，半導體模組可為例如記憶體模組，所述記憶體模組包括模組基板910、安裝於模組基板910上的晶片堆疊封裝930及圖形處理單元（graphic processing unit，GPU）940、以及覆蓋晶片堆疊封裝930及圖形處理單元940的外模製層950。半導體模組可更包括設置於模組基板910上的中介層920。

可設置模組基板910。模組基板910可包括在其頂表面上具有訊號圖案的印刷電路板（PCB）。

模組基板910可在其下方設置有模組端子912。模組基板910可包括焊料球或焊料凸塊，並且基於模組基板910的類型，半導體模組可設置成球柵陣列（ball grid array，BGA）型、精細球柵陣列（fine ball-grid array，FBGA）型及地柵陣列（land grid array，LGA）型中的一者的形狀。

中介層920可設置於模組基板910上。中介層920可包括暴露於中介層920的頂表面上的第一基板接墊922、以及暴露於中介層920的底表面上的第二基板接墊924。中介層920可對晶片堆疊封裝930及圖形處理單元940進行重佈線。中介層920可覆晶安裝於模組基板910上。舉例而言，中介層920可藉由設置於第二基板接墊924上的基板端子926而安裝於模組基板910上。基板端子926可包含焊料球或焊料凸塊。在模組基板910與中介層920之間可設置有第一底部填充層928。

晶片堆疊封裝930可設置於中介層920上。晶片堆疊封裝930可具有與參照圖1至圖19所述的半導體封裝的結構相同或類似的結構。

晶片堆疊封裝930可安裝於中介層920上。舉例而言，晶片堆疊封裝930可藉由第一半導體晶片100的外部端子180而耦合至中介層920的第一基板接墊922。在晶片堆疊封裝930與中介層920之間可設置有第二底部填充層938。第二底部填充層932可對中介層920與第一半導體晶片100之間的空間進行填充，並且可環繞第一半導體晶片100的外部端子180。

圖形處理單元940可設置於中介層920上。圖形處理單元940可與晶片堆疊封裝930間隔開設置。圖形處理單元940可具有較晶片堆疊封裝930的半導體晶片100、201、202a、202b及203的厚度大的厚度。圖形處理單元940可包括邏輯電路。舉例而言，圖形處理單元940可為邏輯晶片。圖形處理單元940可在其底表面上設置有凸塊942。舉例而言，圖形處理單元940可藉由凸塊942而耦合至中介層920的第一基板接墊922。在中介層920與圖形處理單元940之間可設置有第三底部填充層944。第三底部填充層944可環繞凸塊942，同時對中介層920與圖形處理單元940之間的空間進行填充。

外模製層950可設置於中介層920上。外模製層950可覆蓋中介層920的頂表面。外模製層950可對晶片堆疊封裝930及圖形處理單元940進行包封。外模製層950可具有處於與晶片堆疊封裝930的頂表面的水準相同的水準處的頂表面。外模製層950可包含介電材料。舉例而言，外模製層950可包含環氧模製化合物（EMC）。由於外模製層950可對整個裝置進行包封，因此圖23的半導體模組可為記憶體封裝。

根據本發明概念的一些實施例的半導體封裝可被配置成易於對邊緣區上的結構缺陷（例如，半導體晶片之間的間距）進行測試。根據本文中的各種實施例，由於可使用多列及多行測試接墊，因此可在不同的水平方向上偵測到空隙、間隙或翹曲。可在例如由所述多列及多行測試接墊覆蓋的大的面積中偵測到小尺寸的空氣隙，並且可使用一個串聯電路或佈線圖案來偵測位於面積為大的區中的空氣隙及/或位於多個半導體晶片之間的空氣隙。此外，由於半導體晶片的下部測試接墊、上部測試接墊及通孔皆進行連接以形成一個串聯電路或佈線圖案，因此即使在對一大面積上的缺陷進行偵測時亦可實現簡化的測試電路。

儘管已結合附圖中所示的本發明概念的一些實施例闡述了本發明概念，然而此項技術中具有通常知識者將理解，可在不背離本發明概念的精神及本質特徵的條件下對其進行形式及細節上的變化。因此，以上揭露的實施例應被認為是例示性的而並非限制性的。

100:第一半導體晶片/基礎基板/半導體晶片 110:第一半導體基板 130:第一通孔 140:第一上部接墊 150:第一上部保護層 160:第一下部接墊 170:第一下部保護層 180:外部端子 201:下部半導體晶片/第二半導體晶片/半導體晶片 202a、202b:第二半導體晶片/半導體晶片/中間半導體晶片 203:上部半導體晶片/第二半導體晶片/半導體晶片 210:第二半導體基板 210a:第一表面/前表面 210b:第二表面/後表面 220:第二電路層 222:半導體元件 224:裝置佈線部 226:裝置層間介電層 230:第二通孔 240:第二上部接墊 250:第二上部保護層 260:第二下部接墊 270:第二下部保護層 280:重佈線層 282:重佈線介電圖案 300:模製層 910:模組基板 912:模組端子 920:中介層 922:第一基板接墊 924:第二基板接墊 926:基板端子 928:第一底部填充層 930:晶片堆疊封裝 932:第二底部填充層 940:圖形處理單元（GPU） 942:凸塊 944:第三底部填充層 950:外模製層 AG:空氣隙 BSP:下部訊號接墊 BTP:下部測試接墊 BTPi:第一內接墊 BTPo:第一外接墊 BTPw:第一連接接墊 CS:晶片堆疊 DR:裝置區 ER:邊緣區 SWP1:第一訊號佈線圖案 SWP2:第二訊號佈線圖案 SWP3:第三訊號佈線圖案 TR:電晶體 TSP:上部訊號接墊 TTP:上部測試接墊 TTPi:第二內接墊 TTPo:第二外接墊 TTPw:第二連接接墊 TWP1:第一測試佈線圖案 TWP2:第二測試佈線圖案 WCT1:第一連接接觸件 WCT2:第二連接接觸件

圖1為示出根據本發明概念的一些實施例的半導體封裝的剖視圖。 圖2為示出半導體晶片之間的接合的剖視圖。 圖3為示出根據本發明概念的一些實施例的半導體封裝的半導體晶片的平面圖。 圖4至圖6為示出測試接墊的平面形狀的圖式。 圖7至圖12為示出測試接墊之間的排列及連接關係的平面圖。 圖13為示出半導體晶片之間的接合的剖視圖。 圖14至圖19為示出測試接墊之間的排列及連接關係的平面圖。 圖20至圖22為示出根據本發明概念的一些實施例，對半導體封裝中半導體晶片之間的接合進行測試的方法的剖視圖。 圖23為示出根據本發明概念的一些實施例的半導體模組的剖視圖。

100:第一半導體晶片/基礎基板/半導體晶片

110:第一半導體基板

130:第一通孔

140:第一上部接墊

150:第一上部保護層

160:第一下部接墊

170:第一下部保護層

180:外部端子

201:下部半導體晶片/第二半導體晶片/半導體晶片

202a、202b:第二半導體晶片/半導體晶片/中間半導體晶片

203:上部半導體晶片/第二半導體晶片/半導體晶片

210:第二半導體基板

230:第二通孔

240:第二上部接墊

250:第二上部保護層

260:第二下部接墊

270:第二下部保護層

300:模製層

CS:晶片堆疊

DR:裝置區

ER:邊緣區

TR:電晶體

Claims (20)

1. 一種半導體封裝，包括： 基板； 第一半導體晶片，位於所述基板上，所述第一半導體晶片包括第一半導體基板以及位於所述第一半導體基板的第一表面上的第一測試圖案；以及 第二半導體晶片，位於所述第一半導體晶片上，所述第二半導體晶片包括第二半導體基板以及位於所述第二半導體基板的第二表面上的第二測試圖案， 其中所述第二半導體晶片與所述第一半導體晶片彼此接合以使得所述第一測試圖案能夠面向所述第二測試圖案， 其中所述第一測試圖案包括排列成多列及多行的第一內接墊、第一連接接墊及第一外接墊， 其中所述第二測試圖案包括接合至所述第一內接墊的第二內接墊、接合至所述第一外接墊的第二外接墊、以及接合至所述第一連接接墊的第二連接接墊，並且 其中所述第一連接接墊與所述第二連接接墊串聯連接以彼此交替地連接並形成串聯佈線圖案，使得每一第一連接接墊在沿著所述串聯佈線圖案的一個方向上連接至另一第一連接接墊、並且在沿著所述串聯佈線圖案的相反方向上連接至所述第二連接接墊。
2. 如請求項1所述的半導體封裝，其中： 所述第一連接接墊中的每一者與所述第二連接接墊中的一者垂直地對齊並接合至所述第二連接接墊中的所述一者， 所述第一測試圖案更包括將所述第一連接接墊之中二個相鄰的第一連接接墊彼此連接的第一佈線圖案，且 所述第二測試圖案更包括將所述第二內接墊、所述第二連接接墊及所述第二外接墊之中的相鄰二者彼此連接的第二佈線圖案。
3. 如請求項1所述的半導體封裝，其中所述第一連接接墊中的每一者被設置成同時與所述第二連接接墊之中的二個相鄰的第二連接接墊交疊，所述第一連接接墊中的所述每一者被接合至所述第二連接接墊之中的所述二個相鄰的第二連接接墊。
4. 如請求項1所述的半導體封裝，其中： 所述第二內接墊電性連接至所述第二連接接墊中的一者，並且 所述第二外接墊電性連接至所述第二連接接墊中的另一者。
5. 如請求項1所述的半導體封裝，其中所述第一連接接墊及所述第二連接接墊中的每一者具有圓形平面形狀、四邊形平面形狀或多邊形平面形狀。
6. 如請求項1所述的半導體封裝，其中： 在所述第一半導體基板的所述第一表面上，所述第一測試圖案鄰近於所述第一半導體基板的隅角，並且 在所述第二半導體基板的所述第二表面上，所述第二測試圖案鄰近於所述第二半導體基板的隅角。
7. 如請求項1所述的半導體封裝，其中： 所述第二內接墊、所述第二連接接墊及所述第二外接墊中的每一者具有為約2微米至約50微米的寬度。
8. 如請求項1所述的半導體封裝，其中： 所述第一半導體晶片更包括垂直地穿透所述第一半導體基板的第一貫穿孔，所述第一貫穿孔連接至所述第一外接墊，並且 所述第二半導體晶片更包括垂直地穿透所述第二半導體基板的第二貫穿孔，所述第二貫穿孔連接至所述第二內接墊。
9. 如請求項1所述的半導體封裝，其中： 所述第一半導體晶片更包括位於所述第一半導體基板的底表面處的第一半導體元件，所述第一測試圖案與所述第一半導體元件電性絕緣，並且 所述第二半導體晶片更包括位於所述第二半導體基板的所述第二表面處的第二半導體元件，所述第二測試圖案與所述第二半導體元件電性絕緣。
10. 如請求項1所述的半導體封裝，其中： 所述第一內接墊與所述第二內接墊彼此接合，所述第一內接墊與所述第二內接墊構成由相同的材料形成的單個整體件， 所述第一外接墊與所述第二外接墊彼此接合，所述第一外接墊與所述第二外接墊構成由相同的材料形成的單個整體件，並且 所述第一連接接墊與所述第二連接接墊彼此接合，每一第一連接接墊與對應的第二連接接墊構成由相同的材料形成的單個整體件。
11. 如請求項1所述的半導體封裝，其中 所述第一半導體晶片的所述第一表面是平坦的並且與所述第一測試圖案的頂表面共面，並且 所述第二半導體晶片的所述第二表面是平坦的並且與所述第二測試圖案的底表面共面。
12. 一種半導體封裝，包括： 基板； 第一半導體晶片，位於所述基板上；以及 第二半導體晶片，位於所述第一半導體晶片上， 其中所述第一半導體晶片包括： 第一半導體基板； 第一電路層，位於所述第一半導體基板的底表面上； 第一測試接墊，位於所述第一半導體基板的頂表面上並鄰近於所述第一半導體基板的隅角；以及 第一貫穿孔，垂直地穿透所述第一半導體基板，所述第一貫穿孔電性連接至所述第一電路層， 其中所述第二半導體晶片包括： 第二半導體基板；以及 第二電路層，位於所述第二半導體基板的底表面上，所述第二電路層包括鄰近於所述第二半導體基板的隅角的第二測試接墊， 其中自平面圖來看，所述第二測試接墊中的每一者與所述第一測試接墊之中的二個相鄰的第一測試接墊接合並同時與所述第一測試接墊之中的所述二個相鄰的第一測試接墊交疊，所述第一測試接墊與所述第二測試接墊構成串聯電路。
13. 如請求項12所述的半導體封裝，其中所述第一半導體晶片更包括位於所述第一半導體基板的所述頂表面上的保護層，所述保護層環繞所述第一測試接墊， 其中所述保護層接合至所述第二電路層。
14. 如請求項13所述的半導體封裝，其中所述保護層的頂表面與所述第一測試接墊的頂表面共面。
15. 如請求項12所述的半導體封裝，其中所述第一貫穿孔中的一者連接至所述第一測試接墊中的一者，所述第一測試接墊中的所述一者位於所述串聯電路的一端上。
16. 如請求項15所述的半導體封裝，其中所述第一半導體晶片更包括位於所述第一半導體基板的所述頂表面上且位於所述第一半導體基板的中心部分上的第一訊號接墊， 其中所述第一貫穿孔之中其餘的第一貫穿孔將所述第一訊號接墊連接至形成於所述第一半導體基板的所述底表面上的相應第一半導體元件。
17. 如請求項16所述的半導體封裝，其中所述第二半導體晶片的所述第二電路層更包括位於所述第二半導體基板的中心部分上的第二訊號接墊，所述第二訊號接墊連接至位於所述第二半導體基板的所述底表面上的相應的第二半導體元件， 其中每一第二訊號接墊與相應的第一訊號接墊接合以構成單個整體件。
18. 如請求項17所述的半導體封裝，其中： 所述第一測試接墊與所述第一半導體元件電性絕緣，並且 所述第二測試接墊與所述第二半導體元件電性絕緣。
19. 如請求項12所述的半導體封裝，其中： 所述第一半導體晶片與所述第二半導體晶片彼此接合，並且 所述第一測試接墊與所述第二測試接墊構成由相同的材料形成的單個整體件。
20. 一種半導體封裝，包括： 基板； 半導體晶片，堆疊於所述基板上；以及 模製層，位於所述基板上，所述模製層環繞所述半導體晶片， 其中所述半導體晶片中的每一者包括： 半導體基板，具有彼此相對的第一表面與第二表面； 半導體元件，位於所述半導體基板的所述第一表面上； 第一訊號接墊及第一測試接墊，位於所述半導體基板的所述第一表面上； 第二訊號接墊及第二測試接墊，位於所述半導體基板的所述第二表面上； 第一通孔，垂直地穿透所述半導體基板，所述第一通孔將所述第一訊號接墊連接至所述第二訊號接墊；以及 第二通孔，垂直地穿透所述半導體基板，所述第二通孔將所述第一測試接墊之中相應的第一測試接墊連接至所述第二測試接墊之中的相應第二測試接墊， 其中所述半導體晶片之中的二個相鄰的半導體晶片彼此接合，所述第一訊號接墊與所述第二訊號接墊彼此接觸，並且所述第一測試接墊與所述第二測試接墊彼此接觸， 其中所述第一訊號接墊及所述第二訊號接墊位於所述半導體基板的中心區上， 其中所述第一測試接墊及所述第二測試接墊位於測試區上，所述測試區位於所述半導體基板的所述中心區與隅角之間，並且 其中所述第一測試接墊與所述第二測試接墊串聯連接並且彼此交替地連接。

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