KR20240022157A - 반도체 장치 - Google Patents

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semiconductor
semiconductor device
pad
semiconductor substrate
pattern
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KR1020220100481A
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장애니
김지훈
백승덕
이혁재
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08123—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting directly to at least two bonding areas
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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Abstract

기판, 상기 기판 상의 하부 다이, 및 상기 하부 다이 상의 상부 다이를 포함하는 반도체 장치를 제공하되, 상기 하부 다이는 제 1 소자 영역과 제 1 가장자리 영역을 포함하는 제 1 반도체 기판, 상기 제 1 반도체 기판의 상기 제 1 소자 영역에 제공되는 제 1 반도체 소자, 상기 제 1 소자 영역에서, 상기 제 1 반도체 소자 상에 배치되는 제 1 패드, 및 상기 제 1 반도체 소자와 상기 제 1 패드를 연결하는 제 1 배선부를 포함하고, 상기 제 1 배선부는 상기 제 1 소자 영역 상에서, 상기 제 1 반도체 소자와 연결되는 제 1 신호 패턴, 상기 제 1 소자 영역 상에서, 상기 제 1 패드와 직접 연결되는 제 2 신호 패턴, 및 상기 제 2 신호 패턴과 동일한 레벨에 제공되고, 상기 제 1 가장자리 영역 상에 배치되는 제 1 더미 패턴을 포함하고, 상기 하부 다이의 상기 제 1 패드와 상기 상부 다이의 제 2 패드가 서로 접하도록, 상기 상부 다이와 상기 하부 다이가 서로 접합될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 직접 본딩된 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 장치 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
반도체 패키지는 집적회로 칩을 전자 제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량 발생이 적은 반도체 장치의 제조 방법 및 그를 통해 제조된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 전기적 특성 및 구동 안정성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판 상의 하부 다이, 및 상기 하부 다이 상의 상부 다이를 포함할 수 있다. 상기 하부 다이는 제 1 소자 영역과 제 1 가장자리 영역을 포함하는 제 1 반도체 기판, 상기 제 1 반도체 기판의 상기 제 1 소자 영역에 제공되는 제 1 반도체 소자, 상기 제 1 소자 영역에서, 상기 제 1 반도체 소자 상에 배치되는 제 1 패드, 및 상기 제 1 반도체 소자와 상기 제 1 패드를 연결하는 제 1 배선부를 포함할 수 있다. 상기 제 1 배선부는 상기 제 1 소자 영역 상에서, 상기 제 1 반도체 소자와 연결되는 제 1 신호 패턴, 상기 제 1 소자 영역 상에서, 상기 제 1 패드와 직접 연결되는 제 2 신호 패턴, 및 상기 제 2 신호 패턴과 동일한 레벨에 제공되고, 상기 제 1 가장자리 영역 상에 배치되는 제 1 더미 패턴을 포함할 수 있다. 상기 하부 다이의 상기 제 1 패드와 상기 상부 다이의 제 2 패드가 서로 접하도록, 상기 상부 다이와 상기 하부 다이가 서로 접합될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 적층되는 반도체 다이들, 및 상기 기판 상에서 상기 다이들을 둘러싸는 몰딩막을 포함할 수 있다. 상기 다이들 각각은 서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판, 상기 반도체 기판의 상기 제 1 면 상에 제공되는 반도체 소자, 상기 반도체 소자 상의 제 1 패드, 상기 반도체 소자와 상기 제 1 패드를 연결하는 배선 패턴, 상기 반도체 기판의 상기 제 1 면 상에 제공되고, 상기 배선 패턴에 비해 상기 반도체 기판의 측면에 보다 인접하게 배치되는 가드 링 구조체, 상기 가드 링 구조체 상에 배치되는 더미 패턴, 및 상기 반도체 기판의 상기 제 2 면 상에 제공되는 제 2 패드를 포함할 수 있다. 상하로 인접한 상기 다이들은 서로 직접 접하도록 접합될 수 있다. 상기 배선 패턴은 최상부면은 상기 더미 패턴의 상부면과 동일한 레벨에 배치될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 하부 구조체, 및 상기 하부 구조체 상의 상부 구조체를 포함할 수 있다. 상기 하부 구조체는 제 1 소자 영역과 제 1 가장자리 영역을 갖는 제 1 반도체 기판, 상기 제 1 반도체 기판 상에 제공되는 제 1 반도체 소자, 상기 제 1 반도체 소자 상에 배치되는 제 1 패드, 상기 제 1 패드의 하부면에 직접 연결되는 제 1 신호 패턴, 및 상기 제 1 신호 패턴의 일측에 배치되는 제 1 더미 패턴을 포함할 수 있다. 상기 제 1 반도체 소자 및 상기 제 1 신호 패턴은 상기 제 1 소자 영역 상에 배치되고, 상기 제 1 더미 패턴은 상기 제 1 가장자리 영역 상에 배치될 수 있다. 상기 상부 구조체와 상기 하부 구조체가 서로 접합되되, 상기 하부 구조체의 상기 제 1 패드와 상기 상부 구조체의 제 2 패드가 서로 접하여 일체를 이룰 수 있다. 상기 제 1 반도체 소자 및 상기 제 1 신호 패턴은 상기 제 1 가장자리 영역으로부터 이격될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 반도체 기판의 가장자리 영역 상에서 더미 패턴들이 제공될 수 있다. 반도체 장치의 일측으로부터 반도체 소자를 향하여 충격 또는 스트레스가 인가되는 경우, 더미 패턴들은 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스로부터 반도체 소자를 보호할 수 있다. 더하여, 더미 패턴들이 하부 구조체가 휘어지는 등의 변형을 방지할 수 있으며, 하부 구조체의 상부면은 실질적으로 평탄하게 제공될 수 있다. 이에 따라, 하부 구조체와 상부 구조체 간의 접합에서, 하부 구조체의 표면 위상에 따른 하부 구조체와 상부 구조체 간의 이격이 적을 수 있다. 즉, 하부 구조체와 상부 구조체가 그들 사이의 공극이 없이 전면적으로 접합될 수 있다. 이에 따라, 하부 구조체와 상부 구조체가 서로 강하게 접합될 수 있으며, 반도체 장치의 구조적 안정성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 21은 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하여, 반도체 장치(1)는 하부 구조체(LS) 및 상부 구조체(US)를 가질 수 있다.
하부 구조체(LS)는 제 1 반도체 기판(10) 및 제 1 반도체 기판(10) 상에 배치되는 회로 구조체를 포함할 수 있다. 즉, 하부 구조체(LS)는 하나의 반도체 다이에 해당할 수 있다.
제 1 반도체 기판(10)이 제공될 수 있다. 제 1 반도체 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 반도체 기판(10)은 실리콘(Si) 단결정 기판일 수 있다.
제 1 반도체 기판(10)은 소자 영역(DR) 및 가장자리 영역(ER)을 가질 수 있다. 평면적 관점에서, 소자 영역(DR)은 제 1 반도체 기판(10)의 중심부에 위치할 수 있으며, 가장자리 영역(ER)은 소자 영역(DR)을 둘러쌀 수 있다. 제 1 반도체 기판(10)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 가질 수 있다. 제 1 반도체 기판(10)의 제 1 면(10a)은 제 1 반도체 기판(10)의 전면이고, 제 2 면(10b)은 제 1 반도체 기판(10)의 후면일 수 있다. 여기서, 제 1 반도체 기판(10)의 전면(10a)이라 함은 제 1 반도체 기판(10)에서 반도체 소자들이 실장되거나, 또는 배선, 패드 등이 형성되는 측의 일면으로 정의되고, 제 1 반도체 기판(10)의 후면(10b)이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다
제 1 반도체 기판(10) 상에 상기 회로 구조체가 배치될 수 있다. 상기 회로 구조체는 제 1 반도체 기판(10)의 제 1 면(10a) 상에 차례로 적층되는 소자층(DL) 및 보호막(45)을 포함할 수 있다.
소자층(DL)은 반도체 소자(20) 및 소자 배선부(30)를 포함할 수 있다.
반도체 소자(20)는 제 1 반도체 기판(10)의 소자 영역(DR)에서 제 1 면(10a)에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 예를 들어, 트랜지스터들(TR)은 제 1 반도체 기판(10)의 상부에 형성된 소오스(source) 및 드레인(drain), 제 1 반도체 기판(10)의 제 1 면(10a) 상에 배치되는 게이트(gate) 전극, 및 제 1 반도체 기판(10)과 상기 게이트 전극 사이에 개재되는 게이트 절연막을 포함할 수 있다. 도 1에서는 하나의 트랜지스터(TR)가 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 반도체 소자(20)는 복수의 트랜지스터들(TR)을 포함할 수 있다. 일 예로, 반도체 소자(20)는, 도시하지는 않았지만, 소자 영역(DR)에서 제 1 면(10a) 상에는 얕은 소자 분리 패턴, 로직 셀(logic cell) 또는 복수의 메모리 셀(memory cell) 등으로 구성될 수 있다. 이와는 다르게, 반도체 소자(20)는 커패시터(capacitor) 등과 같은 수동 소자를 포함할 수 있다. 반도체 소자(20)는 제 1 반도체 기판(10)의 가장자리 영역(ER) 상에는 배치되지 않을 수 있다.
제 1 반도체 기판(10)의 제 1 면(10a)은 소자 층간 절연막(25)으로 덮일 수 있다. 소자 층간 절연막(25)은 소자 영역(DR) 상에서 반도체 소자(20)를 매립할 수 있다. 이때, 소자 층간 절연막(25)은 반도체 소자(20)를 위에서부터 덮을 수 있다. 즉, 반도체 소자(20)는 소자 층간 절연막(25)에 의해 노출되지 않을 수 있다. 소자 층간 절연막(25)의 측면(25a)은 제 1 반도체 기판(10)의 측면(10c)과 정렬될 수 있다. 예를 들어, 소자 층간 절연막(25)의 측면(25a)은 제 1 반도체 기판(10)의 측면(10c)과 공면(coplanar)을 이룰 수 있다. 소자 층간 절연막(25)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 및 실리콘 산화질화물(SiON) 중 적어도 하나를 포함할 수 있다. 또는, 소자 층간 절연막(25)은 저유전(low-k) 물질을 가질 수 있다. 소자 층간 절연막(25)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다. 소자 층간 절연막(25)이 상기 다중막(multi-layer) 구조로 제공되는 경우, 후술되는 배선층들이 각각 하나의 절연막 내에 제공될 수 있으며, 상기 절연막들 사이에 식각 저지막이 개재될 수 있다. 예를 들어, 상기 식각 저지막은 상기 절연막들의 하부면 상에 제공될 수 있다. 상기 식각 저지막은, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다.
소자 영역(DR) 상에서 소자 층간 절연막(25) 내에는 트랜지스터들(TR)과 연결되는 소자 배선부(30)가 제공될 수 있다.
소자 배선부(30)는 소자 층간 절연막(25) 내에 매립되는 제 1 신호 배선 패턴들(32) 및 제 1 신호 배선 패턴들(32) 상에 위치하는 제 2 신호 배선 패턴들(34)을 포함할 수 있다. 제 1 신호 배선 패턴들(32) 및 제 2 신호 배선 패턴들(34)은 수평 배선을 위한 패턴들일 수 있다. 제 1 신호 배선 패턴들(32)은 소자 층간 절연막(25)의 상부면과 하부면 사이에 위치할 수 있다. 제 2 신호 배선 패턴들(34)은 소자 층간 절연막(25)의 상부에 배치될 수 있다. 예를 들어, 제 2 신호 배선 패턴들(34)의 상부면은 소자 층간 절연막(25)의 상부면으로 노출될 수 있다. 즉, 제 2 신호 배선 패턴들(34)은 소자 층간 절연막(25) 내에 제공되는 소자 배선부(30) 중 최상단에 제공되는 배선 패턴일 수 있다. 제 2 신호 배선 패턴들(34)의 두께는 제 1 신호 배선 패턴들(32)의 두께보다 두꺼울 수 있다. 예를 들어, 제 2 신호 배선 패턴들(34)의 상기 두께는 1um 내지 10um일 수 있다. 제 1 신호 배선 패턴들(32) 및 제 2 신호 배선 패턴들(34)은 가장자리 영역(ER) 상에 위치하지 않을 수 있다. 제 1 신호 배선 패턴들(32) 및 제 2 신호 배선 패턴들(34)은, 예를 들어, 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다.
소자 배선부(30)는 제 1 신호 배선 패턴들(32)과 반도체 소자(20) 또는 제 1 신호 배선 패턴들(32)과 제 1 반도체 기판(10)을 연결하는 제 1 연결 콘택들(36) 및 제 1 신호 배선 패턴들(32)과 제 2 신호 배선 패턴들(34)을 연결하는 제 2 연결 콘택들(38)을 더 포함할 수 있다. 제 1 연결 콘택들(36) 및 제 2 연결 콘택들(38)은 수직 배선을 위한 패턴들일 수 있다. 제 1 연결 콘택들(36)은 소자 층간 절연막(25)을 수직으로 관통하여 트랜지스터들(TR)의 소오스(source) 전극, 드레인(drain) 전극 또는 게이트(gate) 전극 중 어느 하나에 연결될 수 있다. 또는, 제 1 연결 콘택들(36)은 반도체 소자(20)의 다양한 소자들과 연결될 수 있다. 제 1 연결 콘택들(36)은 소자 층간 절연막(25)을 수직으로 관통하여 제 1 신호 배선 패턴들(32)의 하부면에 접속될 수 있다. 제 2 연결 콘택들(38)은 소자 층간 절연막(25)을 수직으로 관통하여 제 1 신호 배선 패턴들(32)의 상부면 및 제 2 신호 배선 패턴들(34)의 하부면에 접속될 수 있다. 제 1 연결 콘택들(36) 및 제 2 연결 콘택들(38)는, 예를 들어, 텅스텐(W)을 포함할 수 있다.
도 1에서는 제 1 반도체 기판(10)과 제 2 신호 배선 패턴들(34) 사이에 한 개의 배선층, 즉 제 1 신호 배선 패턴들(32)이 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 반도체 기판(10)과 제 2 신호 배선 패턴들(34) 사이에 복수의 배선층들이 제공될 수 있다. 예를 들어, 제 1 신호 배선 패턴들(32)과 제 2 신호 배선 패턴들(34) 사이 또는 제 1 신호 배선 패턴들(32)과 제 1 반도체 기판(10) 사이에 다른 배선 패턴들이 제공될 수 있다. 이 경우, 상기 배선 패턴들, 제 1 신호 배선 패턴들(32) 및 제 2 신호 배선 패턴들(34)은 연결 콘택들을 이용하여 전기적으로 연결될 수 있다. 이하, 도 1의 실시예를 기준으로 계속 설명하도록 한다.
소자 배선부(30)는 제 1 반도체 기판(10)과 제 2 신호 배선 패턴들(34)을 연결하는 관통 전극(35)을 더 포함할 수 있다. 관통 전극(35)은 수직 배선을 위한 패턴들일 수 있다. 관통 전극(35)은 소자 층간 절연막(25)을 수직으로 관통하여 트랜지스터들(TR)의 소오스(source) 전극, 드레인(drain) 전극 또는 게이트(gate) 전극 중 어느 하나에 연결될 수 있다. 또는, 관통 전극(35)은 반도체 소자(20)의 다양한 소자들과 연결될 수 있다. 관통 전극(35)은 소자 층간 절연막(25)을 수직으로 관통하여 제 2 신호 배선 패턴들(34)의 하부면에 접속될 수 있다. 관통 전극(35)은, 예를 들어, 텅스텐(W)을 포함할 수 있다. 다른 실시예들에 따르면, 관통 전극(35)은 소자 층간 절연막(25) 및 제 1 반도체 기판(10)을 수직으로 관통하여 제 1 반도체 기판(10)의 하부면 상으로 노출될 수 있다.
도시하지는 않았지만, 제 1 연결 콘택들(36), 제 2 연결 콘택들(38) 및 관통 전극(35)은 그들의 측면과 바닥면에 시드막 또는 베리어막이 제공될 수 있다. 상기 시드막 또는 상기 베리어막은 제 1 연결 콘택들(36), 제 2 연결 콘택들(38) 및 관통 전극(35)과 소자 층간 절연막(25) 사이에 개재될 수 있다. 상기 시드막은, 예를 들어, 금(Au)을 포함할 수 있다. 상기 베리어막은, 예를 들어, 타이타늄(Ti), 타이타늄 질화물(TiN), 탄탈럼(Ta), 탄탈럼 질화물(TaN) 또는 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 가드 링 구조체(GRS)가 제공될 수 있다. 가드 링 구조체(GRS)는 제 1 신호 배선 패턴들(32)과 동일한 레벨에 제공될 수 있으며, 제 1 신호 배선 패턴들(32)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 신호 배선 패턴들(32)과 가드 링 구조체(GRS)는 하나의 금속층을 패터닝하여 형성된 패턴들일 수 있다. 가드 링 구조체(GRS)는 평면적 관점에서 소자 영역(DR)을 둘러싸는 고리 형태를 가질 수 있다. 가드 링 구조체(GRS)는 반도체 소자(20) 및 제 1 소자 배선부(30)와 전기적으로 절연될 수 있다. 또한, 가드 링 구조체(GRS)는 반도체 장치(1) 내의 다른 소자들, 배선들 등과 전기적으로 절연될 수 있다. 즉, 가드 링 구조체(GRS)는 반도체 장치(1) 내에서 플로팅(floating)되어 있을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가드 링 구조체(GRS)는 반도체 장치(1)의 접지 회로 등에 연결될 수 있다. 가드 링 구조체(GRS)는 제 1 반도체 기판(10)의 소자 영역(DR) 상에는 배치되지 않을 수 있다. 가드 링 구조체(GRS)는 소자 영역(DR) 상의 반도체 소자(20) 및 소자 배선부(30)를 습기나 물리적 크랙으로부터 보호하는 역할을 할 수 있다.
가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 더미 패턴(DMP)이 제공될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 더미 패턴(DMP)은 복수로 제공될 수 있으며, 이때 더미 패턴들(DMP) 각각은 제 2 신호 배선 패턴들(34)의 측면들 중 하나 상에 위치할 수 있다. 이하, 더미 패턴들(DMP) 중 하나를 기준으로 더미 패턴들(DMP)에 대해 설명하도록 한다.
더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)과 동일한 레벨에 제공될 수 있으며, 제 2 신호 배선 패턴들(34)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 신호 배선 패턴들(34)과 더미 패턴(DMP)은 하나의 금속층을 패터닝하여 형성된 패턴들일 수 있다. 더미 패턴(DMP)의 두께는 제 2 신호 배선 패턴들(34)의 두께와 동일할 수 있다. 예를 들어, 더미 패턴(DMP)의 상기 두께는 1um 내지 10um일 수 있다. 더미 패턴(DMP)의 상부면은 소자 층간 절연막(25)의 상부면 상으로 노출될 수 있다. 즉, 더미 패턴(DMP)의 상기 상부면과 소자 층간 절연막(25)의 상기 상부면은 공면(coplanar)을 이룰 수 있다. 이때, 더미 패턴(DMP)의 상기 상부면과 소자 층간 절연막(25)의 상기 상부면은 실질적으로 평탄(flat)할 수 있다. 더미 패턴(DMP)은 가드 링 구조체(GRS)보다 높은 레벨에 위치할 수 있다. 더미 패턴(DMP)은 가드 링 구조체(GRS) 상방에 위치할 수 있다. 더미 패턴(DMP)은 가장자리 영역(ER) 상에서 제 2 신호 배선 패턴들(34)과 제 1 반도체 기판(10)의 측면(10c) 사이에 위치할 수 있다. 더미 패턴(DMP)은 제 1 반도체 기판(10)의 측면(10c)으로부터 제 1 반도체 기판(10)의 내측을 향하는 방향에 위치할 수 있다. 즉, 더미 패턴(DMP)은 제 1 반도체 기판(10)의 측면(10c)으로부터 이격될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)으로부터, 보다 바람직하게는 소자 영역(DR)으로부터 이격될 수 있다. 더미 패턴(DMP)은 평판(plate) 형상을 가질 수 있다. 더미 패턴(DMP)은 반도체 소자(20) 및 소자 배선부(30)과 전기적으로 절연될 수 있다. 또한, 더미 패턴(DMP)은 반도체 장치(1) 내의 다른 소자들, 배선들 등과 전기적으로 절연될 수 있다. 즉, 더미 패턴(DMP)은 반도체 장치(1) 내에서 플로팅(floating)되어 있을 수 있다. 더미 패턴(DMP)은 제 1 반도체 기판(10)의 소자 영역(DR) 상에는 배치되지 않을 수 있다.
본 발명의 실시예들에 따르면, 제 1 반도체 기판(10)의 가장자리 영역(ER) 상에서 더미 패턴들(DMP)이 제공될 수 있다. 반도체 장치(1)의 일측으로부터 반도체 소자(20)를 향하여 충격 또는 스트레스가 인가되는 경우, 더미 패턴들(DMP)은 상기 충격 또는 스트레스를 완화시키는 격벽의 역할을 할 수 있으며, 상기 충격 또는 스트레스로부터 반도체 소자(20)를 보호할 수 있다. 더하여, 넓은 면적의 평판(plate) 형태를 갖는 더미 패턴들(DMP)은 반도체 장치(1)의 제조 공정 시 가장자리 영역(ER)에서 반도체 장치(1)가 휘어지는 등의 변형을 방지할 수 있으며, 구조적 안정성이 향상된 반도체 장치(1)가 제공될 수 있다. 더미 패턴들(DMP)이 반도체 장치(1)의 변형을 방지하는 것에 대해서는 뒤에서 반도체 장치(1)의 제조 방법과 함께 보다 상세히 설명하도록 한다.
반도체 소자(20)와 반도체 소자(20)의 트랜지스터들(TR), 소자 층간 절연막(25) 및 소자 배선부(30)는 소자층(DL)을 구성할 수 있다.
소자 층간 절연막(25) 상에 제 1 패드들(40)이 배치될 수 있다. 제 1 패드들(40)은 제 2 신호 배선 패턴들(34)의 상부면 상에 배치될 수 있다. 제 1 패드들(40)은 제 2 신호 배선 패턴들(34)의 상기 상부면이 직접 접할 수 있다. 제 1 패드들(40)의 폭은 제 1 반도체 기판(10)을 향할수록 작아질 수 있다. 또는, 도 1에 도시된 바와는 다르게, 제 1 패드들(40)의 폭은 제 1 반도체 기판(10)으로부터의 거리에 따라 일정할 수 있다. 제 1 패드들(40)의 두께는 실질적으로 균일할 수 있다. 즉, 제 1 패드들(40)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 제 1 패드들(40)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 제 1 패드들(40)의 평면 형상은 사각형 또는 원형일 수 있다. 또는, 제 1 패드들(40)의 상기 평면 형상은 타원형 또는 다각형일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제 1 패드들(40)의 상기 평면 형상은 필요에 따라 다양한 형태를 가질 수 있다. 제 1 패드들(40)은 금속 물질을 포함할 수 있다. 일 예로, 제 1 패드들(40)은 구리(Cu)를 포함할 수 있다.
제 1 패드들(40)은 반도체 소자(20)와 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 패드들(40)은 소자 영역(DR) 상에서 소자 배선부(30)의 제 2 신호 배선 패턴들(34)의 상부면에 접속될 수 있다. 즉, 제 2 신호 배선 패턴들(34)은 소자 층간 절연막(25) 내에 제공되는 언더 패드(under pad) 패턴일 수 있다. 소자 배선부(30)는 소자 층간 절연막(25) 내에서 수직으로 연장되어 제 1 패드들(40)에 접속될 수 있다. 제 2 신호 배선 패턴들(34)은 반도체 소자(20)와 제 1 패드들(40)을 전기적으로 연결할 수 있다.
소자 층간 절연막(25) 상에 제 1 보호막(45)이 배치될 수 있다. 제 1 보호막(45)은 소자 층간 절연막(25)의 상부면 상에서 제 2 신호 배선 패턴들(34)과 더미 패턴들(DMP)을 덮을 수 있다. 제 1 보호막(45)은 소자 층간 절연막(25)의 상부면 상에서 제 1 패드들(40)을 둘러쌀 수 있다. 제 1 패드들(40)의 제 1 보호막(45)에 의해 노출될 수 있다. 예를 들어, 제 1 보호막(45)은 평면적 관점에서 제 1 패드들(40)을 둘러싸되, 제 1 패드들(40)을 덮지 않을 수 있다. 제 1 보호막(45)의 상부면은 제 1 패드들(40)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 보호막(45)은 HDP(High Density Plasma) 산화물, USG(Undoped Silicate Glass), 테트라에틸 오소실리케이트(Tetraethyl orthosilicate: TEOS), 실리콘 질화물(SiN), 실리콘 산화물(SiO), 실리콘 산화탄화물(SiOC), 실리콘 산화질화물(SiON) 및 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 제 1 보호막(45)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
제 1 패드들(40)은 제 1 보호막(45) 내에서 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 패드들(40) 각각은 제 1 패드들(40)의 측면들 및 하부면들을 덮는 시드/배리어 패턴들을 더 포함할 수 있다. 상기 시드/배리어 패턴들은 제 1 패드들(40)의 측면들 및 하부면들을 컨포멀(conformal)하게 덮을 수 있다. 상기 시드/배리어 패턴들은 제 1 패드들(40)과 제 1 보호막(45) 사이 및 제 1 패드들(40)과 제 2 신호 배선 패턴들(34) 사이에 개재될 수 있다. 상기 시드/배리어 패턴들이 시드 패턴으로 이용되는 경우, 상기 시드/배리어 패턴들은 금(Au)과 같은 금속을 포함할 수 있다. 상기 시드/배리어 패턴들이 배리어 패턴으로 이용되는 경우, 상기 시드/배리어 패턴들은 타이타늄(Ti) 및 탄탈럼(Ta)과 같은 금속을 포함하거나, 또는 타이타늄 질화물(TiN) 및 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 제공될 수 있다. 상부 구조체(US)는 제 2 반도체 기판(50), 제 2 보호막(85) 및 제 2 패드들(80)을 포함할 수 있다. 상부 구조체(US)는 하나의 반도체 다이에 해당할 수 있다.
제 2 반도체 기판(50)이 제공될 수 있다. 제 2 반도체 기판(50)은 반도체 웨이퍼와 같은 반도체 기판일 수 있다. 제 2 반도체 기판(50)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(SOI) 기판, 게르마늄(Ge) 기판, 게르마늄-온-인슐레이터(GOI) 기판, 실리콘-게르마늄(Si-Ge) 기판, 또는 선택적 에피택시얼 성장(SEG)을 수행하여 획득한 에피택시얼(epitaxial) 박막의 기판일 수 있다. 제 2 반도체 기판(50)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 이와는 다르게, 제 2 반도체 기판(50)은 인쇄 회로 기판(printed circuit board: PCB)과 같은 절연성 기판일 수 있다.
도시하지는 않았으나, 제 2 반도체 기판(50)에 트랜지스터와 같은 반도체 소자가 제공될 수 있다. 이 경우, 상기 반도체 소자는 제 2 반도체 기판(50) 상에서 소자 층간 분리막에 의해 덮일 수 있다.
제 2 반도체 기판(50) 상에 제 2 패드들(80)이 배치될 수 있다. 제 2 패드들(80)은 하부 구조체(LS)를 향하는 제 2 반도체 기판(50)의 하부면 상에 배치될 수 있다. 제 2 패드들(80)의 폭은 제 2 반도체 기판(50)을 향할수록 작아질 수 있다. 또는, 도 1에 도시된 바와는 다르게, 제 2 패드들(80)의 폭은 제 2 반도체 기판(50)으로부터의 거리에 따라 일정할 수 있다. 제 2 패드들(80)의 두께는 실질적으로 균일할 수 있다. 즉, 제 2 패드들(80)은 평판 형상을 가질 수 있다. 다른 실시예들에 따르면, 제 2 패드들(80)은 서로 일체형으로 연결된 비아 부분 및 상기 비아 부분 상의 패드 부분을 포함하는 T 형상의 단면을 가질 수 있다. 제 2 패드들(80)의 평면 형상은 사각형 또는 원형일 수 있다. 또는, 제 2 패드들(80)의 상기 평면 형상은 타원형 또는 다각형일 수 있다. 제 2 패드들(80)을 구성하는 물질은 제 1 패드들(40)을 구성하는 물질과 동일할 수 있다. 제 2 패드들(80)은 금속 물질을 포함할 수 있다. 일 예로, 제 2 패드들(80)은 구리(Cu)를 포함할 수 있다.
제 2 반도체 기판(50) 상에 제 2 보호막(85)이 배치될 수 있다. 제 2 보호막(85)은 제 2 반도체 기판(50)의 하부면 상에서 제 2 패드들(80)을 둘러쌀 수 있다. 제 2 패드들(80)의 하부면들은 제 2 보호막(85)에 의해 노출될 수 있다. 예를 들어, 제 2 보호막(85)은 평면적 관점에서 제 2 패드들(80)을 둘러싸되, 제 2 패드들(80)을 덮지 않을 수 있다. 제 2 보호막(85)의 하부면과 제 2 패드들(80)의 상기 하부면들은 공면(coplanar)을 이룰 수 있다. 제 2 보호막(85)은 제 2 반도체 기판(50)을 구성하는 물질의 산화물, 질화물 또는 산화질화물을 포함할 수 있다. 제 2 보호막(85)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON) 또는 실리콘 탄화질화물(SiCN)과 같은 절연 물질을 포함할 수 있다. 보다 바람직하게는, 제 2 보호막(85)은 실리콘 산화물(SiO)을 포함할 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 배치될 수 있다. 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)은 수직으로 정렬될 수 있다. 하부 구조체(LS)와 상부 구조체(US)는 서로 접할 수 있다.
하부 구조체(LS)와 상부 구조체(US)의 계면 상에서, 하부 구조체(LS)의 제 1 보호막(45)과 상부 구조체(US)의 제 2 보호막(85)이 접합될 수 있다. 이때, 제 1 보호막(45)과 제 2 보호막(85)은 산화물, 질화물 또는 산화질화물의 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 본 명세서에서, 하이브리드 본딩이란 동종 물질을 포함하는 두 구성물이 그들의 계면에서 융합하는 본딩을 의미한다. 예를 들어, 서로 접합된 제 1 보호막(45)과 제 2 보호막(85)은 연속적인 구성을 가질 수 있고, 제 1 보호막(45)과 제 2 보호막(85) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 보호막(45)과 제 2 보호막(85)은 동일한 물질로 구성되어, 제 1 보호막(45)과 제 2 보호막(85) 사이에 계면이 없을 수 있다. 즉, 제 1 보호막(45)과 제 2 보호막(85)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 1 보호막(45)과 제 2 보호막(85)과 결합하여 일체를 형성할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 1 보호막(45)과 제 2 보호막(85)은 서로 다른 물질로 구성될 수 있다. 제 1 보호막(45)과 제 2 보호막(85)은 연속적인 구성을 갖지 않을 수 있고, 제 1 보호막(45)과 제 2 보호막(85) 사이의 경계면이 시각적으로 보일 수 있다. 제 1 보호막(45)과 제 2 보호막(85)은 서로 결합되지 아니하고, 제 1 보호막(45)과 제 2 보호막(85) 각각이 개별 구성 요소로 제공될 수 있다. 이하, 도 1 및 도 2의 실시예를 기준으로 계속 설명하도록 한다.
상부 구조체(US)는 하부 구조체(LS)와 연결될 수 있다. 구체적으로는, 상부 구조체(US)는 하부 구조체(LS)가 서로 접할 수 있다. 상부 구조체(US)는 하부 구조체(LS)의 계면 상에서, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)이 접합될 수 있다. 이때, 제 1 패드들(40)과 제 2 패드들(80)은 금속간 하이브리드 본딩(hybrid bonding)을 이룰 수 있다. 예를 들어, 서로 접합된 제 1 패드(40)와 제 2 패드(80)는 연속적인 구성을 가질 수 있고, 제 1 패드들(40)과 제 2 패드들(80) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 예를 들어, 제 1 패드들(40)과 제 2 패드들(80)은 동일한 물질로 구성되어, 제 1 패드들(40)과 제 2 패드들(80) 사이에 계면이 없을 수 있다. 즉, 제 1 패드들(40)과 제 2 패드들(80)은 하나의 구성 요소로 제공될 수 있다. 예를 들어, 제 1 패드들(40)은 제 2 패드들(80)과 결합하여 일체를 형성할 수 있다.
본 발명의 실시예들에 따르면, 더미 패턴들(DMP)이 하부 구조체(LS)가 휘어지는 등의 변형을 방지할 수 있으며, 하부 구조체(LS)의 상부면은 실질적으로 평탄(flat)하게 제공될 수 있다. 이에 따라, 하부 구조체(LS)와 상부 구조체(US) 간의 접합에서, 하부 구조체(LS)의 표면 위상(surface Topology)에 따른 하부 구조체(LS)와 상부 구조체(US) 간의 이격이 적을 수 있다. 즉, 하부 구조체(LS)와 상부 구조체(US)가 그들 사이의 공극이 없이 전면적으로 접합될 수 있다. 이에 따라, 하부 구조체(LS)와 상부 구조체(US)가 서로 강하게 접합될 수 있으며, 반도체 장치(1)의 구조적 안정성이 향상될 수 있다.
이하의 실시예들에서는, 설명의 편의를 위하여 앞서 도 1 및 도 2를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 패키지와 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치(2)를 설명하기 위한 단면도이다. 도 4는 본 발명의 실시예들에 따른 반도체 장치(2)를 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하여, 가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 더미 패턴(DMP)이 제공될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 더미 패턴(DMP)은 복수의 서브 패턴들을 가질 수 있다. 상기 서브 패턴들은 제 1 반도체 기판(10)에 평행한 제 1 방향 및 제 2 방향으로 배열될 수 있다. 즉, 더미 패턴(DMP)은 상기 제 1 방향 및 상기 제 2 방향을 따라 제공되는 도트(dot) 패턴일 수 있다. 상기 서브 패턴들 각각의 평면 형상은 도 4에 도시된 바와 같이 사각형일 수 있다. 이와는 다르게, 상기 서브 패턴들 각각의 평면 형상은 원형, 다각형 십자형 또는 필요에 따라 다양한 형태로 제공될 수 있다. 이때, 상기 서브 패턴들은 서로 동일한 형상을 가질 수 있다. 예를 들어, 상기 서브 패턴들의 간격, 폭 주기 및 평면 형상 등은 서로 동일할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 서브 패턴들의 간격, 폭, 주기 및 평면 형상 등은 필요에 따라 서로 다르게 제공될 수 있다.
도 4에 도시된 바와는 다르게, 상기 서브 패턴들은 제 1 반도체 기판(10)에 평행한 제 1 방향으로 연장될 수 있고, 제 1 반도체 기판(10)에 평행하고 상기 제 1 방향과 교차하는 제 2 방향으로 나열될 수 있다. 즉, 더미 패턴(DMP)은 상기 제 1 방향으로 연장되는 스트라이프(stripe) 패턴일 수 있다. 이때, 상기 서브 패턴들은 서로 동일한 형상을 가질 수 있다. 예를 들어, 상기 서브 패턴들의 간격, 폭 및 길이 등은 서로 동일할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 상기 서브 패턴들의 간격, 폭 및 길이 등은 필요에 따라 서로 다르게 제공될 수 있다.
이와는 또 다르게, 더미 패턴(DMP)은 제 1 반도체 기판(10)에 평행한 제 1 방향 및 제 2 방향으로 각각 연장되는 제 1 서브 패턴들 및 제 2 서브 패턴들을 가질 수 있다. 상기 제 1 서브 패턴들과 상기 제 2 서브 패턴들은 서로 교차할 수 있다. 즉, 더미 패턴(DMP)은 상기 제 1 방향 및 상기 제 2 방향에 따라 제공되는 그리드(grid) 패턴일 수 있다.
본 발명의 실시예들에 따르면, 더미 패턴(DMP)이 복수의 서브 패턴들을 가질 수 있다. 도트 형상, 라인 형상 또는 그리드 형상을 갖는 더미 패턴(DMP)의 일부는 쉽게 부서짐으로써, 반도체 소자에 인가되는 스트레스 및 충격을 흡수할 수 있다. 즉, 상기 스트레스 및 충격은 더미 패턴(DMP)을 부서뜨리는 데에 소모되며, 이를 통해 크랙의 발생을 방지할 수 있다. 즉, 구조적 안정성이 향상된 반도체 장치(2)가 제공될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치(3)를 설명하기 위한 단면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 장치(3)를 설명하기 위한 평면도이다.
도 5 및 도 6을 참조하여, 가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 더미 패턴(DMP)이 제공될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 더미 패턴(DMP)은 복수로 제공될 수 있으며, 이때 더미 패턴들(DMP) 각각은 제 2 신호 배선 패턴들(34)의 측면들 중 하나 상에 위치할 수 있다.
더미 패턴들(DMP) 각각은 가장자리 영역(ER) 상에서 소자 영역(DR)으로 연장될 수 있다. 더미 패턴들(DMP)은 소자 영역(DR) 상에서 인접한 제 2 신호 배선 패턴들(34)의 하나와 연결될 수 있다. 더미 패턴들(DMP)과 제 2 신호 배선 패턴들(34)은 그들 사이에 계면이 없는 하나의 패턴, 즉 일체로 제공될 수 있다. 이와는 다르게, 더미 패턴들(DMP)과 제 2 신호 배선 패턴들(34)은 그들 사이에 계면이 제공되는 별개의 구성으로 제공될 수 있다.
본 발명의 실시예들에 따르면, 더미 패턴(DMP)이 제 2 신호 배선 패턴들(34)의 일부를 구성할 수 있다. 제 2 신호 배선 패턴들(34)의 면적이 넓을 수 있으며, 제 2 신호 배선 패턴들(34)의 전기 저항이 낮을 수 있다. 즉, 전기적 특성이 향상된 반도체 장치(3)가 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치(4)를 설명하기 위한 단면도이다. 도 8은 본 발명의 실시예들에 따른 반도체 장치(4)를 설명하기 위한 평면도이다.
도 7 및 도 8을 참조하여, 가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 더미 패턴(DMP)이 제공될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 더미 패턴(DMP)은 복수로 제공될 수 있으며, 이때 더미 패턴들(DMP) 각각은 제 2 신호 배선 패턴들(34)의 측면들 중 하나 상에 위치할 수 있다. 더미 패턴(DMP)은 평판(plate) 형상을 가질 수 있다.
더미 패턴들(DMP) 각각은 가장자리 영역(ER) 상에서 소자 영역(DR)으로 연장될 수 있다. 도 5 및 도 6의 실시예에 따른 반도체 장치(3)와는 다르게, 반도체 장치(4)의 더미 패턴들(DMP)은 제 2 신호 배선 패턴들(34)과 연결되지 않을 수 있다. 더미 패턴들(DMP)의 일부가 소자 영역(DR) 상에서 인접한 제 2 신호 배선 패턴들(34)을 향하여 연장되되, 제 2 신호 배선 패턴들(34)과는 수평으로 이격될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치(5)를 설명하기 위한 단면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 장치(5)를 설명하기 위한 평면도이다.
도 9 및 도 10을 참조하여, 가장자리 영역(ER) 상에서 소자 층간 절연막(25) 내에는 더미 패턴(DMP)이 제공될 수 있다. 더미 패턴(DMP)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 더미 패턴(DMP)은 복수로 제공될 수 있으며, 이때 더미 패턴들(DMP) 각각은 제 2 신호 배선 패턴들(34)의 측면들 중 하나 상에 위치할 수 있다.
더미 패턴(DMP)은 복수의 서브 패턴들을 가질 수 있다. 상기 서브 패턴들은 가장자리 영역(ER) 상에 위치할 수 있다. 이때, 상기 서브 패턴들의 일부는 소자 영역(DR) 상에 위치할 수 있다. 즉, 상기 서브 패턴들은 가장자리 영역(ER)과 가장자리 영역(ER)에 인접한 소자 영역(DR)의 일부 상에 제공될 수 있다. 상기 서브 패턴들은 제 1 반도체 기판(10)에 평행한 제 1 방향 및 제 2 방향으로 배열될 수 있다. 즉, 더미 패턴(DMP)은 상기 제 1 방향 및 상기 제 2 방향을 따라 제공되는 도트(dot) 패턴일 수 있다. 또는, 더미 패턴(DMP)은 일 방향으로 연장되는 스트라이프(stripe) 패턴 또는 상기 제 1 방향 및 상기 제 2 방향에 따라 제공되는 그리드(grid) 패턴일 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 장치(6)를 설명하기 위한 단면도이다.
도 11을 참조하여, 하부 구조체(LS)가 제공될 수 있다. 하부 구조체(LS)는 도 1 내지 도 10을 참조하여 설명한 바와 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 하부 구조체(LS)는 제 1 반도체 기판(10) 및 제 1 반도체 기판(10) 상에 배치되는 회로 구조체를 포함할 수 있다. 제 1 반도체 기판(10)은 소자 영역(DR) 및 가장자리 영역(ER)을 가질 수 있다. 제 1 반도체 기판(10) 상에 상기 회로 구조체가 배치될 수 있다. 상기 회로 구조체는 제 1 반도체 기판(10)의 전면 상에 제공되는 제 1 반도체 소자(20), 제 1 소자 배선부(30) 및 제 1 보호막(45)을 포함할 수 있다. 제 1 반도체 소자(20)는 제 1 반도체 기판(10)의 소자 영역(DR)에서 상기 전면에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 제 1 소자 층간 절연막(25)은 소자 영역(DR) 상에서 제 1 반도체 소자(20)를 매립할 수 있다. 소자 영역(DR) 상에서 제 1 소자 층간 절연막(25) 내에는 제 1 반도체 소자(20)와 연결되는 제 1 소자 배선부(30)가 제공될 수 있다. 제 1 소자 배선부(30)는 제 1 소자 층간 절연막(25) 내에 매립되는 제 1 신호 배선 패턴들(32) 및 제 1 신호 배선 패턴들(32) 상에 위치하는 제 2 신호 배선 패턴들(34)을 포함할 수 있다. 제 1 소자 배선부(30)는 제 1 신호 배선 패턴들(32)과 반도체 소자(20) 또는 제 1 신호 배선 패턴들(32)과 제 1 반도체 기판(10)을 연결하는 제 1 연결 콘택들(36) 및 제 1 신호 배선 패턴들(32)과 제 2 신호 배선 패턴들(34)을 연결하는 제 2 연결 콘택들(38)을 더 포함할 수 있다. 제 1 소자 배선부(30)는 제 1 반도체 기판(10)과 제 2 신호 배선 패턴들(34)을 연결하는 제 1 관통 전극(35)을 더 포함할 수 있다. 가장자리 영역(ER) 상에서 제 1 소자 층간 절연막(25) 내에는 제 1 가드 링 구조체(GRS1)가 제공될 수 있다. 가장자리 영역(ER) 상에서 제 1 소자 층간 절연막(25) 내에는 제 1 더미 패턴(DMP1)이 제공될 수 있다. 제 1 더미 패턴(DMP1)은 제 2 신호 배선 패턴들(34)의 일측에 배치될 수 있다. 제 1 소자 층간 절연막(25) 상에 제 1 패드들(40)이 배치될 수 있다. 제 1 소자 층간 절연막(25) 상에 제 1 패드들(40)을 둘러싸는 제 1 보호막(45)이 배치될 수 있다.
이에 더하여, 하부 구조체(LS)는 제 1 반도체 기판(10)의 후면은 제 1 후면 보호막(12)으로 덮일 수 있다. 제 1 후면 보호막(12)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 탄화질화물(SiCN) 중 하나를 포함할 수 있다. 제 1 후면 보호막(12)은 단일막(mono-layer) 또는 다중막(multi-layer) 구조를 가질 수 있다.
소자 영역(DR)에서 제 1 소자 층간 절연막(25), 제 1 반도체 기판(10) 및 제 1 후면 보호막(12)은 제 1 관통 전극(35)에 의해 관통될 수 있다. 제 1 관통 전극(35)은 제 2 신호 배선 패턴(34)의 일부와 접할 수 있다. 제 1 관통 전극(35)은, 예를 들어, 텅스텐(W) 또는 구리(Cu)와 같은 금속을 포함할 수 있다. 제 1 관통 전극(35)과 제 1 반도체 기판(10) 사이에는 관통 절연막이 개재될 수 있다. 상기 관통 절연막은, 예를 들어, 실리콘 산화물(SiO)일 수 있다.
제 1 후면 보호막(12)의 내에는 제 1 후면 패드들(14)이 배치될 수 있다. 제 1 후면 패드들(14)은 제 1 후면 보호막(12)의 하부면 상에서 제 1 관통 전극(35)과 접할 수 있다. 제 1 후면 패드들(14)은 구리(Cu), 금(Au), 니켈(Ni) 또는 알루미늄(Al)과 같은 금속을 포함할 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 제공될 수 있다. 상부 구조체(US)의 구성은 하부 구조체(LS)의 구성과 실질적으로 동일 또는 유사할 수 있다. 예를 들어, 상부 구조체(US)는 제 2 반도체 기판(50) 및 제 2 반도체 기판(50) 상에 배치되는 회로 구조체를 포함할 수 있다. 상기 회로 구조체는 제 2 반도체 기판(50)의 전면 상에 제공되는 제 2 반도체 소자(60), 제 2 소자 배선부(70) 및 제 2 보호막(85)을 포함할 수 있다. 제 2 반도체 소자(60)는 제 2 반도체 기판(50)의 소자 영역(DR)에서 상기 전면에 제공되는 트랜지스터들(TR)을 포함할 수 있다. 제 2 소자 층간 절연막(65)은 소자 영역(DR) 상에서 제 2 반도체 소자(60)를 매립할 수 있다. 소자 영역(DR) 상에서 제 2 소자 층간 절연막(65) 내에는 제 2 반도체 소자(60)와 연결되는 제 2 소자 배선부(70)가 제공될 수 있다. 제 2 소자 배선부(70)는 제 2 소자 층간 절연막(65) 내에 매립되는 제 3 신호 배선 패턴들(72) 및 제 3 신호 배선 패턴들(72) 상에 위치하는 제 4 신호 배선 패턴들(74)을 포함할 수 있다. 제 2 소자 배선부(70)는 제 3 신호 배선 패턴들(72)과 반도체 소자(60) 또는 제 3 신호 배선 패턴들(72)과 제 2 반도체 기판(50)을 연결하는 제 3 연결 콘택들(76) 및 제 3 신호 배선 패턴들(72)과 제 4 신호 배선 패턴들(74)을 연결하는 제 4 연결 콘택들(78)을 더 포함할 수 있다. 제 2 소자 배선부(70)는 제 2 반도체 기판(50)과 제 4 신호 배선 패턴들(74)을 연결하는 제 2 관통 전극(75)을 더 포함할 수 있다. 가장자리 영역(ER) 상에서 제 2 소자 층간 절연막(65) 내에는 제 2 가드 링 구조체(GRS2)가 제공될 수 있다. 가장자리 영역(ER) 상에서 제 2 소자 층간 절연막(65) 내에는 제 2 더미 패턴(DMP2)이 제공될 수 있다. 제 2 더미 패턴(DMP2)은 제 4 신호 배선 패턴들(74)의 일측에 배치될 수 있다. 제 2 소자 층간 절연막(65) 상에 제 2 패드들(80)이 배치될 수 있다. 제 2 소자 층간 절연막(65) 상에 제 2 패드들(80)을 둘러싸는 제 2 보호막(85)이 배치될 수 있다. 제 2 반도체 기판(50)의 후면은 제 2 후면 보호막(52)으로 덮일 수 있다. 소자 영역(DR)에서 제 2 소자 층간 절연막(65), 제 2 반도체 기판(50) 및 제 2 후면 보호막(52)은 제 2 관통 전극(75)에 의해 관통될 수 있다. 제 2 후면 보호막(52)의 내에는 제 2 후면 패드들(54)이 배치될 수 있다. 제 2 후면 패드들(54)은 제 2 후면 보호막(52)의 상부면 상에서 제 2 관통 전극(75)과 접할 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 배치될 수 있다. 하부 구조체(LS)의 제 1 반도체 기판(10)의 전면은 상부 구조체(US)의 제 2 반도체 기판(50)의 전면과 마주할 수 있다. 이에 따라, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)은 수직으로 정렬될 수 있다. 하부 구조체(LS)와 상부 구조체(US)는 서로 접할 수 있다.
하부 구조체(LS)와 상부 구조체(US)의 계면 상에서, 하부 구조체(LS)의 제 1 보호막(45)과 상부 구조체(US)의 제 2 보호막(85)이 접합될 수 있다. 상부 구조체(US)는 하부 구조체(LS)의 상기 계면 상에서, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)이 접합될 수 있다.
본 발명의 실시예들에 따르면, 하부 구조체(LS)와 상부 구조체(US) 모두 그들의 계면에 인접한 위치에 표면 위상을 줄이기 위한 더미 패턴들(DMP1, DMP2)이 제공됨에 따라, 상부 구조체(US)는 하부 구조체(LS)의 상기 계면이 평탄할 수 있으며, 상부 구조체(US)와 하부 구조체(LS)가 그들 사이의 공극이 없이 전면적으로 접합될 수 있다. 이에 따라, 하부 구조체(LS)와 상부 구조체(US)가 서로 강하게 접합될 수 있으며, 반도체 장치(6)의 구조적 안정성이 향상될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 장치(7)를 설명하기 위한 단면도이다.
도 12를 참조하여, 반도체 장치(7)는 도 11을 참조하여 설명한 반도체 장치(6)와 유사할 수 있다. 다만, 반도체 장치(7)의 상부 구조체(US)는 제 2 반도체 기판(50)의 후면이 제 1 반도체 기판(10)의 전면을 향하도록 배치될 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 배치될 수 있다. 하부 구조체(LS)의 제 1 반도체 기판(10)의 전면은 상부 구조체(US)의 제 2 반도체 기판(50)의 후면과 마주할 수 있다. 이에 따라, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 후면 패드들(54)은 수직으로 정렬될 수 있다. 하부 구조체(LS)와 상부 구조체(US)는 서로 접할 수 있다.
하부 구조체(LS)와 상부 구조체(US)의 계면 상에서, 하부 구조체(LS)의 제 1 보호막(45)과 상부 구조체(US)의 제 2 후면 보호막(52))이 접합될 수 있다. 상부 구조체(US)는 하부 구조체(LS)의 상기 계면 상에서, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 후면 패드들(54)이 접합될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치(8)를 설명하기 위한 단면도이다.
도 13을 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 인쇄 회로 기판(PCB)와 같은 패키지용 기판 또는 패키지 내에 제공되는 인터포저(interposer) 기판일 수 있다. 또는, 기판(100)은 반도체 장치들이 형성 또는 집적되는 반도체 기판일 수 있다. 기판(100)은 기판 베이스층(110), 기판 베이스층(110) 상에 형성되는 기판 배선층(120)을 포함할 수 있다.
기판 배선층(120)은 기판 베이스층(110)의 상부면 상으로 노출되는 제 1 기판 패드들(122) 및 기판 베이스층(110)을 덮고 제 1 기판 패드들(122)을 둘러싸는 기판 보호막(124)을 포함할 수 있다. 이와는 다르게, 제 1 기판 패드들(122)의 상부면은 기판 보호막(124)의 상부면과 공면(coplanar)을 이룰 수 있다.
기판 베이스층(110)의 하부면 상으로 노출되는 제 2 기판 패드들(130)이 제공될 수 있다. 기판(100)은 후술되는 칩 스택(CS)을 재배선할 수 있다. 예를 들어, 제 1 기판 패드들(122) 및 제 2 기판 패드들(130)은 기판 베이스층(110) 내의 회로 배선에 의해 전기적으로 연결되며, 상기 회로 배선과 함께 재배선 회로를 구성할 수 있다. 제 1 기판 패드들(122) 및 제 2 기판 패드들(130)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 패드들(122) 및 제 2 기판 패드들(130)은 구리(Cu)를 포함할 수 있다. 기판 보호막(124)은 기판 베이스층(110)을 구성하는 물질의 산화물, 질화물 또는 산화질화물과 같은 절연 물질을 포함할 수 있다. 예를 들어, 기판 보호막(124)은 실리콘 산화물(SiO)을 포함할 수 있다.
기판(100)의 하부면 상에 기판 연결 단자들(140)이 배치될 수 있다. 기판 연결 단자들(140)은 기판(100)의 제 2 기판 패드들(130) 상에 제공될 수 있다. 기판 연결 단자들(140)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump) 등을 포함할 수 있다. 기판 연결 단자들(140)의 종류 및 배치에 따라 반도체 장치(8)는 볼 그리드 어레이(BGA), 파인 볼 그리드 어레이(FBGA) 또는 랜드 그리드 어레이(LGA) 형태로 제공될 수 있다.
기판(100) 상에 칩 스택(CS)이 배치될 수 있다. 칩 스택(CS)은 기판(100) 상에 적층되는 적어도 하나의 반도체 칩들(200, 200')을 포함할 수 있다. 반도체 칩들(200, 200') 각각은 DRAM, SRAM, MRAM, 또는 플래시 메모리와 같은 메모리 칩일 수 있다. 또는, 반도체 칩들(200, 200') 각각은 로직 칩일 수 있다. 도 13에서는 하나의 칩 스택(CS)이 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 칩 스택이 복수로 제공되는 경우, 상기 칩 스택들은 기판(100) 상에서 서로 이격될 수 있다.
하나의 반도체 칩(200)이 기판(100) 상에 실장될 수 있다. 반도체 칩(200)은 실리콘(Si)과 같은 반도체 물질을 포함할 수 있다. 반도체 칩(200)은 칩 베이스층(210), 칩 베이스층(210)로부터 반도체 칩(200)의 전면 측에 배치되는 제 1 칩 배선층(220), 및 칩 베이스층(210)으로부터 반도체 칩(200)의 후면 측에 배치되는 제 2 칩 배선층(240)을 포함할 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다.
제 1 칩 배선층(220)은 칩 베이스층(210) 상의 제 1 칩 패드들(222) 및 칩 베이스층(210) 상에서 제 1 칩 패드들(222)을 둘러싸는 제 1 칩 보호막(224)을 포함할 수 있다. 제 1 칩 패드들(222)은 도 1 내지 도 12를 참조하여 설명한 제 1 패드들(40)에 대응될 수 있다. 예를 들어, 칩 베이스층(210)은 트랜지스터들이 형성되는 소자 영역(DR)을 가질 수 있고, 소자 영역(DR)에서 상기 트랜지스터들과 연결되고 칩 베이스층(210)의 하부면으로 노출되는 신호 배선 패턴(230)을 가질 수 있다. 제 1 칩 패드들(222)은 소자 영역(DR) 상에서 신호 배선 패턴(230)들에 연결될 수 있다. 소자 영역(DR)의 외측의 가장자리 영역에서 칩 베이스층(210) 내에 더미 패턴들(DMP)이 제공될 수 있다. 더미 패턴들(DMP)은 칩 베이스층(210)의 하부면 상으로 노출될 수 있다. 제 1 칩 보호막(224)은 칩 베이스층(210)의 하부면 및 더미 패턴들(DMP)의 하부면을 덮을 수 있으며, 제 1 칩 패드들(222)을 둘러쌀 수 있다. 제 1 칩 패드들(222)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 칩 패드들(222)은 구리(Cu)를 포함할 수 있다. 제 1 칩 보호막(224)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 칩 보호막(224)은 실리콘 산화물(SiO)을 포함할 수 있다.
제 2 칩 배선층(240)은 칩 베이스층(210) 상의 제 2 칩 패드들(242) 및 칩 베이스층(210) 상에서 제 2 칩 패드들(242)을 둘러싸는 제 2 칩 보호막(244)을 포함할 수 있다. 제 2 칩 패드들(242)은 도 11 및 도 12를 참조하여 설명한 제 1 후면 패드들(14)에 대응될 수 있다. 예를 들어, 제 2 칩 패드들(242)의 상부면은 제 2 칩 보호막(244)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 2 칩 패드들(242)은 제 1 칩 배선층(220)과 전기적으로 연결될 수 있다. 실시예들에 따르면, 제 2 칩 패드들(242)은 칩 베이스층(210)을 수직으로 관통하는 관통 전극들(250)을 통해 제 1 칩 배선층(220)의 신호 배선 패턴(230)에 접속될 수 있다. 제 2 칩 패드들(242)은 금속과 같은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 칩 패드들(242)은 구리(Cu)를 포함할 수 있다. 제 2 칩 보호막(244)은 절연 물질을 포함할 수 있다. 예를 들어, 제 2 칩 보호막(244)은 실리콘 산화물(SiO)을 포함할 수 있다.
반도체 칩(200)은 기판(100) 상에 실장될 수 있다. 도 13에 도시된 바와 같이, 반도체 칩(200)은 그의 전면이 기판(100)을 향할 수 있으며, 반도체 칩(200)은 기판(100)에 전기적으로 연결될 수 있다. 이때, 반도체 칩(200)의 상기 전면, 즉 제 1 칩 배선층(220)의 하부면은 기판(100)의 상부면에 접할 수 있다. 예를 들어, 제 1 칩 보호막(224)은 기판(100)의 기판 보호막(124)과 접할 수 있다. 반도체 칩(200)의 제 1 칩 패드들(222)은 기판(100)의 제 1 기판 패드들(122)에 대응되도록 배치될 수 있다. 반도체 칩(200)의 제 1 칩 패드들(222)과 기판(100)의 제 1 기판 패드들(122)은 서로 접합될 수 있다.
반도체 칩(200)은 복수로 제공될 수 있다. 예를 들어, 상기 하나의 반도체 칩(200) 상에 다른 반도체 칩(200)이 실장될 수 있다. 상기 다른 반도체 칩(200)은 그의 전면이 상기 하나의 반도체 칩(200)을 향할 수 있다. 이때, 상기 다른 반도체 칩(200)의 전면은 상기 하나의 반도체 칩(200)의 후면과 접할 수 있다. 예를 들어, 상기 다른 반도체 칩(200)의 제 1 칩 배선층(220)과 상기 하나의 반도체 칩(200)의 제 2 칩 배선층(240)이 서로 접할 수 있다. 보다 상세하게는, 반도체 칩들(200)은 제 1 칩 보호막(224)과 제 2 칩 보호막(244)이 서로 접하도록 서로 적층될 수 있다.
반도체 칩(200)의 제 1 칩 패드들(222)은 그 위에 위치하는 다른 반도체 칩(200)의 제 2 칩 패드들(242)에 대응되도록 배치될 수 있다. 서로 인접한 반도체 칩들(200)의 제 1 칩 패드들(222)과 제 2 칩 패드들(242)은 서로 접합될 수 있다. 제 1 칩 패드들(222)과 제 2 칩 패드들(242)을 통해 반도체 칩들(200)은 서로 전기적으로 연결될 수 있다. 상기와 같이 기판(100) 상에 복수의 반도체 칩들(200, 200')이 적층될 수 있다.
칩 스택(CS)의 반도체 칩들(200, 200') 중 최상단에 제공되는 반도체 칩(200')의 구성은 나머지 반도체 칩들(200)의 구성과 일부 차이가 있을 수 있다. 일 예로, 최상단의 반도체 칩(200')은 제 2 칩 배선층(240) 및 관통 전극들(250)을 갖지 않을 수 있다.
기판(100) 상에 몰딩막(300)이 제공될 수 있다 몰딩막(300)은 기판(100)의 상부면을 덮을 수 있다. 몰딩막(300)은 칩 스택(CS)을 둘러쌀 수 있다. 즉, 몰딩막(300)은 반도체 칩들(200)의 측면을 덮을 수 있다. 몰딩막(300)은 칩 스택(CS)을 보호할 수 있다. 몰딩막(300)은 절연성 물질을 포함할 수 있다. 예를 들어, 몰딩막(300)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 도시된 바와는 다르게, 몰딩막(300)은 칩 스택(CS)을 덮도록 형성될 수 있다. 즉, 몰딩막(300)은 최상단의 반도체 칩(200')의 후면을 덮을 수 있다.
반도체 칩들(200)이 기판(100) 상에 실장되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 반도체 칩들(200)은 베이스 반도체 칩 상에 실장될 수 있다. 상기 베이스 반도체 칩은 실리콘 반도체로 만들어진 웨이퍼 레벨의 반도체 기판일 수 있다. 상기 베이스 반도체 칩은 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로, 로직 회로 또는 이들의 조합일 수 있다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14를 참조하여, 웨이퍼가 제공될 수 있다. 웨이퍼는 도 14의 제 1 반도체 기판(10)에 대응될 수 있다. 제 1 반도체 기판(10)에는 복수의 소자 영역들(DR)이 배열될 수 있다. 소자 영역들(DR)은 각각 '칩 영역'으로도 명명될 수 있다. 소자 영역들(DR) 사이에 스크라이브 레인(scribe lane) 영역(SR)이 배치될 수 있다.
제 1 반도체 기판(10)의 전면 상에 통상의 과정을 통해 제 1 반도체 소자들(20)이 형성될 수 있다. 예를 들어, 소자 영역들(DR) 상에서, 제 1 반도체 기판(10)의 상부에 소오스 및 드레인을 형성하고, 상기 소오스와 상기 드레인 사이에 게이트 절연막과 게이트 전극을 형성하여 랜지스터들(TR)이 형성될 수 있다.
제 1 반도체 기판(10) 상에 제 1 소자 층간 절연막(25) 및 제 1 소자 배선부(30)가 형성될 수 있다. 예를 들어, 제 1 반도체 기판(10)의 상기 전면 상에 절연 물질을 증착하여 제 1 소자 층간 절연막(25)의 하부가 형성될 수 있다. 제 1 소자 층간 절연막(25)의 상기 하부를 관통하여 제 1 반도체 기판(10)에 연결되는 제 1 연결 콘택들(36) 및 상기 하부 상의 제 1 신호 배선 패턴들(32)이 형성될 수 있다. 제 1 신호 배선 패턴들(32)의 형성 시 스크라이브 레인 영역(SR) 상에 제 1 가드 링 구조체들(GRS1)이 함께 형성될 수 있다. 제 1 소자 층간 절연막(25)의 상기 하부 상에 절연 물질을 증착하여 제 1 소자 층간 절연막(25)의 상부가 형성될 수 있다. 제 1 소자 층간 절연막(25)을 관통하여 제 1 신호 배선 패턴(32)과 연결되는 제 2 연결 콘택들(38) 및 제 1 소자 층간 절연막(25) 상부의 제 2 신호 배선 패턴들(34)이 형성될 수 있다. 제 1 신호 배선 패턴들(32)의 형성 시 스크라이브 레인 영역(SR) 상에 제 1 더미 패턴들(DMP1)이 함께 형성될 수 있다. 제 1 소자 층간 절연막(25)의 상기 상부와 상기 하부 및 제 1 반도체 기판(10)을 수직으로 관통하는 제 1 관통 전극(35)이 형성될 수 있다. 제 1 소자 층간 절연막(25)의 상부에 절연 물질을 증착하여 제 1 소자 층간 절연막(25)이 형성될 수 있다.
제 1 소자 층간 절연막(25) 상에 제 1 보호막(45)이 형성될 수 있다. 이때, 소자 영역들(DR) 상에는 제 1 패드들(40)이 형성될 수 있고, 제 1 보호막(45)은 제 1 패드들(40)을 둘러쌀 수 있다.
제 1 반도체 기판(10)의 후면 상에 제 1 후면 보호막(12)이 형성될 수 있다. 이때, 소자 영역들(DR) 상에는 제 1 후면 패드들(14)이 형성될 수 있고, 제 1 후면 보호막(12)은 제 1 후면 패드들(14)을 둘러쌀 수 있다.
상기와 같이 하부 구조체(LS)가 형성될 수 있다.
도 15를 참조하여, 상부 구조체(US)가 형성될 수 있다. 상부 구조체(US)의 형성 공정은 하부 구조체(LS)의 형성 공정과 실질적으로 동일 도는 유사할 수 있다. 예를 들어, 웨이퍼로 제공되는 제 2 반도체 기판(50) 상에 제 2 반도체 소자들(60)을 형성하고, 제 2 반도체 기판(50) 상에 제 2 소자 층간 절연막(65), 제 2 소자 배선부(70), 제 2 가드 링 구조체들(GRS2), 제 2 관통 전극(75) 및 제 2 더미 패턴들(DMP2)을 형성하고, 제 2 소자 층간 절연막(65) 상에 제 2 보호막(85) 및 제 2 패드들(80)이 형성하고, 제 2 반도체 기판(50)의 후면 상에 제 2 후면 보호막(52) 및 제 2 후면 패드들(54)이 형성될 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 배치될 수 있다. 하부 구조체(LS)의 제 1 반도체 기판(10)의 전면은 상부 구조체(US)의 제 2 반도체 기판(50)의 전면과 마주할 수 있다. 이에 따라, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)은 수직으로 정렬될 수 있다. 제 1 보호막(45)의 상부면과 제 2 보호막(85)의 하부면이 서로 접하고, 제 1 패드들(40)의 상부면과 제 2 패드들(80)의 하부면이 서로 접할 수 있다.
도 16을 참조하여, 하부 구조체(LS)와 상부 구조체(US)는 서로 접합될 수 있다. 하부 구조체(LS)와 상부 구조체(US) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해 제 1 패드들(40)과 제 2 패드들(80)이 접합될 수 있다. 예를 들어, 제 1 패드들(40)은 제 2 패드들(80)과 결합하여 일체를 형성할 수 있다. 제 1 패드들(40)과 제 2 패드들(80)의 결합은 자연적으로 진행될 수 있다. 상세하게는, 제 1 패드들(40)과 제 2 패드들(80)은 동일한 물질(일 예로, 구리(Cu) 등)로 구성될 수 있으며, 서로 접촉된 제 1 패드들(40)과 제 2 패드들(80)의 경계면에서 표면 활성화(surface activation)에 의한 금속간 하이브리드 본딩 프로세스에 의해, 제 1 패드들(40)과 제 2 패드들(80)이 결합될 수 있다. 상기 열처리 공정에 의해 제 1 보호막(45)과 제 2 패드들(80)이 접합될 수 있다.
상기 열처리 공정 중, 하부 구조체(LS) 및 상부 구조체(US) 내의 물질층 및 구성들 간의 열팽창률 차이에 의해 하부 구조체(LS) 및 상부 구조체(US) 내에서 응력이 발생할 수 있다. 본 발명의 실시예들에 따르면, 하부 구조체(LS)와 상부 구조체(US) 모두 그들의 계면에 인접한 위치에 금속으로 구성되는 더미 패턴들(DMP1, DMP2)이 제공됨에 따라, 스크라이브 레인 영역(SR) 상에서 상부 구조체(US) 및 하부 구조체(LS)에 휘어짐이 발생하지 않을 수 있다. 이에 따라, 상부 구조체(US) 및 하부 구조체(LS)의 계면이 평탄할 수 있으며, 상부 구조체(US)와 하부 구조체(LS)가 그들 사이의 공극이 없이 전면적으로 접합될 수 있다. 즉, 하부 구조체(LS)와 상부 구조체(US)가 서로 강하게 접합될 수 있으며, 반도체 장치의 구조적 안정성이 향상될 수 있다.
도 17을 참조하여, 레이저를 이용하여 쏘잉 공정을 스크라이브 레인 영역(SR)의 일부가 제거될 수 있고, 개별의 반도체 장치들(1)이 서로 분리될 수 있다. 보다 상세하게는, 절단선(SL)을 따라 상기 레이저가 조사될 수 있으며, 상기 레이저에 의해 스크라이브 레인 영역(SR)의 상기 일부 상의 제 1 반도체 기판(10), 제 1 소자 층간 절연막(25), 제 1 보호막(45), 제 2 보호막(85), 제 2 소자 층간 절연막(65) 및 제 2 반도체 기판(50)이 제거될 수 있다. 스크라이브 레인 영역(SR) 상에는 절단선(SL)이 설정될 수 있다. 절단선(SL)은 소자 영역들(DR) 사이를 가로지르는 방향으로 연장될 수 있다. 절단선(SL)은 스크라이브 레인 영역(SR)의 중간에 위치할 수 있다. 예를 들어, 소자 영역들(DR) 각각으로부터 절단선(SL)까지의 거리들은 실질적으로 동일 또는 유사할 수 있다. 상기 쏘잉 공정 후에 스크라이브 레인 영역(SR)에서 제거된 일부를 제외한 나머지 영역이 반도체 장치들(1)의 가장자리 영역(ER)이 될 수 있다.
도 18 내지 도 21은 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하여, 하부 구조체(LS)가 형성될 수 있다. 도 18의 하부 구조체(LS)는 스크라이브 레인 영역(SR) 상에 제 1 더미 패턴들(DMP1)이 형성되지 않을 수 있다.
도 19를 참조하여, 상부 구조체(US)가 형성될 수 있다. 도 19의 상부 구조체(US)는 스크라이브 레인 영역(SR) 상에 제 2 더미 패턴들(DMP2)이 형성되지 않을 수 있다.
하부 구조체(LS) 상에 상부 구조체(US)가 배치될 수 있다. 하부 구조체(LS)의 제 1 반도체 기판(10)의 전면은 상부 구조체(US)의 제 2 반도체 기판(50)의 전면과 마주할 수 있다. 이에 따라, 하부 구조체(LS)의 제 1 패드들(40)과 상부 구조체(US)의 제 2 패드들(80)은 수직으로 정렬될 수 있다. 제 1 보호막(45)의 상부면과 제 2 보호막(85)의 하부면이 서로 접하고, 제 1 패드들(40)의 상부면과 제 2 패드들(80)의 하부면이 서로 접할 수 있다.
도 20을 참조하여, 하부 구조체(LS)와 상부 구조체(US)는 서로 접합될 수 있다. 하부 구조체(LS)와 상부 구조체(US) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해 제 1 패드들(40)과 제 2 패드들(80)이 접합될 수 있다. 상기 열처리 공정에 의해 제 1 보호막(45)과 제 2 패드들(80)이 접합될 수 있다. 상기 열처리 공정 중, 하부 구조체(LS) 및 상부 구조체(US) 내의 물질층 및 구성들 간의 열팽창률 차이에 의해 하부 구조체(LS) 및 상부 구조체(US) 내에서 응력이 발생할 수 있다. 도 20에서와 같이, 스크라이브 레인 영역(SR)에서 상부 구조체(US) 및 하부 구조체(LS)에 더미 패턴들(DMP1, DMP2)이 제공되지 않는 경우, 스크라이브 레인 영역(SR) 상의 상부 구조체(US) 및 하부 구조체(LS)의 일부에 변형이 일어날 수 있다. 예를 들어, 상부 구조체(US) 및 하부 구조체(LS)는 스크라이브 레인 영역(SR)에서 휘어짐(warpage)가 발생할 수 있다. 이에 따라, 스크라이브 레인 영역(SR)에서 상부 구조체(US)와 하부 구조체(LS)가 서로 이격될 수 있으며, 상부 구조체(US) 및 하부 구조체(LS) 사이에 갭(GAP)이 발생할 수 있다.
도 21을 참조하여, 레이저를 이용하여 쏘잉 공정을 스크라이브 레인 영역(SR)의 일부가 제거될 수 있고, 개별의 반도체 장치들이 서로 분리될 수 있다. 보다 상세하게는, 절단선(SL)을 따라 상기 레이저가 조사될 수 있으며, 상기 레이저에 의해 스크라이브 레인 영역(SR)의 상기 일부 상의 제 1 반도체 기판(10), 제 1 소자 층간 절연막(25), 제 1 보호막(45), 제 2 보호막(85), 제 2 소자 층간 절연막(65) 및 제 2 반도체 기판(50)이 제거될 수 있다. 상기 쏘잉 공정 후에 스크라이브 레인 영역(SR)에서 제거된 일부를 제외한 나머지 영역이 반도체 장치들의 가장자리 영역(ER)이 될 수 있다.
도 20 및 도 21에서와 같이, 스크라이브 레인 영역(SR)에서 상부 구조체(US) 및 하부 구조체(LS) 사이에 갭(GAP)이 형성되는 경우, 제조된 반도체 장치의 가장자리 영역(ER)에서 상기 반도체 장치의 상부 구조체(US)와 하부 구조체(LS)가 이격될 수 있다. 이와 같은 상부 구조체(US) 및 하부 구조체(LS) 사이의 이격은 상부 구조체(US)와 하부 구조체(LS) 간의 박리를 유발하는 결함으로 작용할 수 있다.
본 발명의 실시예들에 따르면, 스크레이브 레인 영역(SR)에서 상부 구조체(US) 및 하부 구조체(LS)가 서로 이격되지 않도록 상부 구조체(US) 및 하부 구조체(LS)에 더미 패턴들(DMP1, DMP2)을 제공함에 따라, 제조되는 반도체 장치에 결함이 없을 수 있으며, 구조적 안정성이 향상된 반도체 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
LS: 하부 구조체
10: 제 1 반도체 기판 20: 제 1 반도체 소자
25: 제 1 소자 층간 절연막 30: 제 1 소자 배선부
40: 제 1 패드 45: 제 1 보호막
GRS1: 제 1 가드 링 구조체 DMP1: 제 1 더미 패턴
US: 상부 구조체
50: 제 2 반도체 기판 60: 제 2 반도체 소자
65: 제 2 소자 층간 절연막 70: 제 2 소자 배선부
80: 제 2 패드 85: 제 2 보호막
GRS2: 제 2 가드 링 구조체 DMP2: 제 2 더미 패턴

Claims (20)

  1. 기판;
    상기 기판 상의 하부 다이; 및
    상기 하부 다이 상의 상부 다이를 포함하되,
    상기 하부 다이는:
    제 1 소자 영역과 제 1 가장자리 영역을 포함하는 제 1 반도체 기판;
    상기 제 1 반도체 기판의 상기 제 1 소자 영역에 제공되는 제 1 반도체 소자;
    상기 제 1 소자 영역에서, 상기 제 1 반도체 소자 상에 배치되는 제 1 패드; 및
    상기 제 1 반도체 소자와 상기 제 1 패드를 연결하는 제 1 배선부를 포함하고,
    상기 제 1 배선부는:
    상기 제 1 소자 영역 상에서, 상기 제 1 반도체 소자와 연결되는 제 1 신호 패턴;
    상기 제 1 소자 영역 상에서, 상기 제 1 패드와 직접 연결되는 제 2 신호 패턴; 및
    상기 제 2 신호 패턴과 동일한 레벨에 제공되고, 상기 제 1 가장자리 영역 상에 배치되는 제 1 더미 패턴을 포함하고,
    상기 하부 다이의 상기 제 1 패드와 상기 상부 다이의 제 2 패드가 서로 접하도록, 상기 상부 다이와 상기 하부 다이가 서로 접합되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 더미 패턴은 상기 제 1 소자 영역 상으로 연장되어 상기 제 2 신호 패턴과 연결되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 더미 패턴과 상기 제 2 신호 패턴은 서로 이격되되,
    상기 제 1 더미 패턴은 상기 제 1 반도체 소자와는 전기적으로 플로팅(floating)되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 신호 패턴 및 상기 제 2 신호 패턴은 상기 제 1 가장자리 영역 상에는 제공되지 않는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 신호 패턴과 상기 제 1 더미 패턴은 서로 동일한 두께를 갖되,
    상기 제 2 신호 패턴의 두께 및 상기 제 1 더미 패턴의 두께는 1um 내지 10um인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 기판 상에서 상기 제 1 반도체 소자를 덮는 제 1 층간 절연막; 및
    상기 제 1 층간 절연막 상에 배치되고, 상기 제 1 패드의 상부면을 노출시키는 제 1 보호막을 더 포함하되,
    상기 제 1 배선부는 상기 제 1 층간 절연막 내에 배치되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 2 신호 패턴의 상부면과 상기 제 1 더미 패턴의 상부면은 상기 제 1 층간 절연막의 상부면과 공면(coplanar)을 이루는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 반도체 기판의 상기 제 1 가장자리 영역에 제공되는 가드 링 구조체를 더 포함하되,
    상기 가드 링 구조체는 상기 제 1 더미 패턴의 하방에 위치하고,
    상기 가드 링 구조체는 상기 제 1 반도체 소자와 전기적으로 절연되어 있는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 상부 다이는:
    제 2 소자 영역과 제 2 가장자리 영역을 포함하는 제 2 반도체 기판;
    상기 제 2 반도체 기판의 상기 제 2 소자 영역에 제공되는 제 2 반도체 소자;
    상기 제 2 소자 영역에서, 상기 제 2 반도체 소자 상에 배치되는 상기 제 2 패드; 및
    상기 제 2 반도체 소자와 상기 제 2 패드를 연결하는 제 2 배선부를 포함하고,
    상기 제 2 배선부는:
    상기 제 2 소자 영역 상에서, 상기 제 2 반도체 소자와 연결되는 제 3 신호 패턴;
    상기 제 2 소자 영역 상에서, 상기 제 2 패드와 직접 연결되는 제 4 신호 패턴; 및
    상기 제 4 신호 패턴과 동일한 레벨에 제공되고, 상기 제 2 가장자리 영역 상에 배치되는 제 2 더미 패턴을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 상부 다이는:
    서로 대향하는 제 1 면 및 제 2 면을 갖는 제 3 반도체 기판;
    상기 제 3 반도체 기판의 상기 제 1 면 상에 제 3 반도체 소자; 및
    상기 제 3 반도체 기판의 상기 제 2 면 상에 배치되는 상기 제 2 패드를 포함하는 반도체 장치.
  11. 기판;
    상기 기판 상에 적층되는 반도체 다이들; 및
    상기 기판 상에서 상기 다이들을 둘러싸는 몰딩막을 포함하되,
    상기 다이들 각각은:
    서로 대향하는 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제 1 면 상에 제공되는 반도체 소자;
    상기 반도체 소자 상의 제 1 패드;
    상기 반도체 소자와 상기 제 1 패드를 연결하는 배선 패턴;
    상기 반도체 기판의 상기 제 1 면 상에 제공되고, 상기 배선 패턴에 비해 상기 반도체 기판의 측면에 보다 인접하게 배치되는 가드 링 구조체;
    상기 가드 링 구조체 상에 배치되는 더미 패턴; 및
    상기 반도체 기판의 상기 제 2 면 상에 제공되는 제 2 패드를 포함하고,
    상하로 인접한 상기 다이들은 서로 직접 접하도록 접합되고,
    상기 배선 패턴은 최상부면은 상기 더미 패턴의 상부면과 동일한 레벨에 배치되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 더미 패턴은 상기 배선 패턴에 비해 상기 반도체 기판의 상기 측면에 보다 인접하게 배치되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 반도체 기판은 소자 영역 및 가장자리 영역을 포함하고,
    상기 반도체 소자 및 상기 배선 패턴은 상기 소자 영역 상에 배치되고,
    상기 더미 패턴 및 상기 가드 링 구조체는 상기 가장자리 영역 상에 배치되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 소자 및 상기 배선 패턴은 상기 가장자리 영역 상에 제공되지 않는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 배선 패턴의 상기 최상부면의 적어도 일부는 상기 제 1 패드에 직접 접하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 배선 패턴은:
    상기 반도체 소자와 연결되는 제 1 신호 패턴; 및
    상기 제 1 신호 패턴 상에서, 상기 제 1 패드와 직접 연결되는 제 2 신호 패턴을 포함하고,
    상기 더미 패턴은 상기 제 1 신호 패턴과 동일한 레벨에 제공되는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 다이들 각각의 제 1 패드는 인접한 다른 다이의 상기 제 2 패드와 접하여 일체를 구성하는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 다이들 중 서로 인접한 두 다이들의 제 1 패드들은 서로 접하는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 반도체 기판 상에서 상기 반도체 소자를 덮는 층간 절연막; 및
    상기 층간 절연막 상에 배치되고, 상기 제 1 패드의 상부면을 노출시키는 보호막을 더 포함하되,
    상기 배선 패턴은 상기 층간 절연막 내에 배치되는 반도체 장치.
  20. 하부 구조체; 및
    상기 하부 구조체 상의 상부 구조체를 포함하되,
    상기 하부 구조체는:
    제 1 소자 영역과 제 1 가장자리 영역을 갖는 제 1 반도체 기판;
    상기 제 1 반도체 기판 상에 제공되는 제 1 반도체 소자;
    상기 제 1 반도체 소자 상에 배치되는 제 1 패드;
    상기 제 1 패드의 하부면에 직접 연결되는 제 1 신호 패턴; 및
    상기 제 1 신호 패턴의 일측에 배치되는 제 1 더미 패턴을 포함하고,
    상기 제 1 반도체 소자 및 상기 제 1 신호 패턴은 상기 제 1 소자 영역 상에 배치되고, 상기 제 1 더미 패턴은 상기 제 1 가장자리 영역 상에 배치되고,
    상기 상부 구조체와 상기 하부 구조체가 서로 접합되되, 상기 하부 구조체의 상기 제 1 패드와 상기 상부 구조체의 제 2 패드가 서로 접하여 일체를 이루고,
    상기 제 1 반도체 소자 및 상기 제 1 신호 패턴은 상기 제 1 가장자리 영역으로부터 이격되는 반도체 장치.
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