KR102593085B1 - 반도체 장치, 반도체 패키지 및 이의 제조 방법 - Google Patents

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이대석
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Abstract

반도체 패키지는, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 비아 홀을 갖는 기판, 상기 기판 상에 구비되고 외측면에 제1 접속 패드를 가지며 상기 제1 비아 홀과 연통되며 상기 제1 접속 패드를 노출시키는 제2 비아 홀을 갖는 층간 절연막, 및 상기 제1 및 제2 비아 홀들 내에 상기 제1 접속 패드와 접속되는 플러그 구조물을 포함한다. 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 기판 표면으로부터 노출된 상기 플러그 구조물과 접합되는 제2 접속 패드를 포함한다.

Description

반도체 장치, 반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치, 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는, 웨이퍼 대 웨이퍼 본딩에 의해 접합되는 반도체 장치들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
멀티 칩 패키지를 제조하기 위하여, 비아 라스트 제조 방법(via last scheme)이 사용될 수 있다. 그러나, 층간 절연막을 형성한 후에 실리콘 관통 비아(TSV)를 형성할 때, 상기 관통 실리콘 비아가 상기 층간 절연막의 금속 배선(M1 금속)에 랜딩됨으로써, CMP 연마 공정에 따른 전체 두께 편차(total thickness variation, TTV)에 기인한 구리 펀치 쓰루(Cu punch-through)가 발생하는 문제점이 있다.
본 발명의 일 과제는 실리콘 관통 비아의 공정 마진을 확보할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 장치를 포함하는 반도체 패키지를 제공하는 데 있다.
본 발명의 또 다른 과제는 상술한 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 비아 홀을 갖는 기판, 상기 기판 상에 구비되고 외측면에 제1 접속 패드를 가지며 상기 제1 비아 홀과 연통되며 상기 제1 접속 패드를 노출시키는 제2 비아 홀을 갖는 층간 절연막, 및 상기 제1 및 제2 비아 홀들 내에 상기 제1 접속 패드와 접속되는 플러그 구조물을 포함한다. 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 기판 표면으로부터 노출된 상기 플러그 구조물과 접합되는 제2 접속 패드를 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되는 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 제1 면 상에 구비되고 제1 접속 패드가 형성된 최외각 절연층을 갖는 층간 절연막, 및 상기 제2 면으로부터 상기 기판 및 상기 층간 절연막을 관통하여 상기 제1 접속 패드까지 연장하는 플러그 구조물을 포함한다. 상기 제2 반도체 칩은 상기 제2 면으로부터 노출된 상기 플러그 구조물과 접합되는 제2 접속 패드를 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판의 상기 제1 면 상에 구비되고 접속 패드가 형성된 최외각 절연층을 갖는 층간 절연막, 및 상기 기판의 상기 제2 면으로부터 상기 기판 및 상기 층간 절연막을 관통하여 상기 접속 패드까지 연장하는 플러그 구조물을 포함한다.
상기 본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판의 제1 면 상에, 제1 접속 패드가 형성된 최외각 절연층을 갖는 층간 절연막을 형성한다. 상기 기판의 상기 제1 면에 반대하는 제2 면으로부터 상기 기판 및 상기 층간 절연막을 관통하여 상기 제1 접속 패드를 노출시키는 비아 홀을 형성한다. 상기 비아 홀 내에 상기 제1 접속 패드와 전기적으로 연결되는 플러그 구조물을 형성한다.
예시적인 실시예들에 따르면, 반도체 패키지는 적어도 2개의 적층된 제1 및 제2 반도체 칩들을 포함할 수 있다. 상기 제1 반도체 칩의 상부면에 노출된 관통 실리콘 비아는 상기 제2 반도체 칩의 하부면의 접속 패드와 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 또한, 상기 제1 반도체 칩의 기판을 관통하는 상기 관통 실리콘 비아는 상기 제1 반도체 칩의 하부면의 접속 패드와 접촉할 수 있다.
따라서, 적층된 제1 및 제2 반도체 칩들은 구리-구리 하이브리드 본딩 구조를 가질 수 있다. 또한, 상기 제1 반도체 칩의 형성 과정에 있어서, 상기 층간 절연막을 형성한 후에 상기 실리콘 관통 비아 콘택을 형성할 때(비아 라스트(via last) 형성 방법)에 있어서, 상기 관통 실리콘 비아가 상기 층간 절연막의 금속 배선(M1 금속)이 아닌 상기 접속 패드 상으로 랜딩됨으로써, CMP 연마 공정에 따른 전체 두께 편차(total thickness variation, TTV)에 기인한 구리 펀치 쓰루(Cu punch-through)가 발생하는 것을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 16은 도 15의 B 부분을 나타내는 확대 단면도이다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 18은 도 17의 C 부분을 나타내는 확대 단면도이다.
도 19 내지 도 34는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 패키지 기판(500), 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 및 몰딩 부재(700)를 포함할 수 있다. 또한, 반도체 패키지(10)는 도전성 범프들(600) 및 외부 접속 단자들(800)을 더 포함할 수 있다.
패키지 기판(500)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(500)의 상부면에는 기판 패드들이 구비되고, 패키지 기판(500)의 하부면에는 솔더 볼과 같은 외부 접속 단자들(800)이 구비될 수 있다.
복수 개의 반도체 칩들이 패키지 기판(500)의 상기 상부면 상에 적층될 수 있다. 본 실시예에서, 제1 반도체 칩(100)은 도 2에 도시된 제1 반도체 칩(100)의 구조와 실질적으로 동일한 구조를 가질 수 있다. 제2 내지 제4 반도체 칩들(200, 300, 400)은 도 2에 도시된 제1 반도체 칩(100)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 패키지 기판(500) 상에 적층될 수 있다. 본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 4개의 적층된 반도체 칩들(100, 200, 300, 400)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
도전성 범프들(600)는 패키지 기판(500)과 제1 반도체 칩(100) 사이에 개재될 수 있다. 도전성 범프(600)는 패키지 기판(500)의 기판 패드와 제1 반도체 칩(100)의 접속 패드(136)를 전기적으로 연결시킬 수 있다.
제1 반도체 칩(100)은 기판(110), 층간 절연막(130), 제1 접속 패드(136), 제2 접속 패드(182), 및 관통 실리콘 비아(162)를 포함할 수 있다.
기판(110)은 서로 마주하는 제1 면(112) 및 제2 면(114)을 가질 수 있다. 제1 면(112)은 활성면이고, 제2 면(114)은 비활성면일 수 있다. 기판(110)의 제1 면(112) 상에는 회로 패턴(116)들이 구비될 수 있다. 예를 들면, 기판(110)은 단결정 실리콘 기판일 수 있다. 회로 패턴(116)들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(100)는 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
층간 절연막(130)은 기판(110)의 제1 면(112) 상에 형성될 수 있다. 층간 절연막(130)은 복수 개의 절연층들 및 상기 절연층들 내에 하부 배선들을 포함할 수 있다. 또한, 층간 절연막(130)의 최외각 절연층에는 제1 접속 패드(136)가 구비될 수 있다.
예를 들면, 층간 절연막(130)은 제1 층간 절연막(120) 및 제2 층간 절연막(121)을 포함할 수 있다.
제1 층간 절연막(120)은 기판(110)의 제1 면(112) 상에 회로 패턴(116)들을 커버할 수 있다. 제1 층간 절연막(120)은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다. 제1 층간 절연막(120)은 내부에 하부 배선들(118)을 포함할 수 있다.
제2 층간 절연막(121)은 복수 개의 서로 교대로 형성된 버퍼막들(122a, 122b, 122c, 122d, 122e) 및 절연막들(124a, 124b, 124c, 124d, 124e)을 포함할 수 있다. 예를 들면, 제1 내지 제5 버퍼막들(122a, 122b, 122c, 122d, 122e)은 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등으로 형성할 수 있다. 제1 내지 제5 절연막들(124a, 124b, 124c, 124d, 124e)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다.
제2 층간 절연막(121)은 내부에 복수 개의 금속 배선들을 포함할 수 있다. 예를 들면, 제2 층간 절연막(121)는 제1 및 제2 금속 배선들(132a, 132b)을 포함할 수 있다. 층간 절연막(130)의 최외곽 절연층에는 패드 배리어 패턴(136a) 및 패드 도전 패턴(136b)으로 이루어지는 제1 접속 패드(136)가 구비될 수 있다. 제1 접속 패드(136)는 층간 절연막(130)의 하부면을 통해 노출될 수 있다.
따라서, 회로 패턴(116)은 상기 하부 배선들 및 상기 금속 배선들에 의해 제1 접속 패드(136)와 전기적으로 연결될 수 있다.
제2 층간 절연막(121)은 2개의 금속 배선층들을 포함하도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. BEOL(Back End Of Line) 금속 배선층으로서의 제2 층간 절연막(121)은 3개 이상의 금속 배선층들을 포함할 수 있다.
관통 실리콘 비아(162), 즉, 플러그 구조물은 제1 반도체 칩(100)의 비아 홀(152) 내에 구비될 수 있다. 플러그 구조물(162)은 기판(110)의 제2 면(114)으로부터 기판(110) 및 층간 절연막(130)을 수직 관통하여 제1 접속 패드(136)와 접촉할 수 있다.
비아 홀(152)은 서로 연통된 제1 비아 홀(152a) 및 제2 비아 홀(152b)을 포함할 수 있다. 기판(110)은 기판(110)의 제2 면(114)으로부터 제1 면(112)까지 수직하게 연장하는 제1 비아 홀(152a)을 가질 수 있다. 층간 절연막(130)은 기판(110)의 제1 면(112)으로부터 수직 관통하여 제1 접속 패드(136)의 패드 도전 패턴(136b)를 노출시키는 제2 비아 홀(152b)을 가질 수 있다.
플러그 구조물(162)은 배리어 패턴(156a) 및 도전 패턴(160a)을 포함할 수 있다. 배리어 패턴(156a)은 비아 홀(152)의 내면에 형성될 수 있다. 도전 패턴(160a)은 배리어 패턴(156a) 상에 비아 홀(152)을 채우도록 형성될 수 있다. 배리어 패턴(156a)은 제2 비아 홀(152b)을 통해 노출된 패드 도전 패턴(136b)와 접촉할 수 있다. 배리어 패턴(156a)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 및/또는 티타늄, 탄탈륨 등의 금속을 포함할 수 있다. 도전 패턴(160a)은 구리를 포함할 수 있다.
따라서, 플러그 구조물(162)의 하부면은 제1 접속 패드(136)의 패드 도전 패턴(136b)과 접촉할 수 있다. 플러그 구조물(162)의 상부면은 기판(110)의 제2 면(114)으로부터 노출될 수 있다. 플러그 구조물(162)의 상부면은 기판(110)의 제2 면(114)과 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)은 기판(110)의 제2 면(114) 상에 연마 정지막(140)을 더 포함할 수 있다. 이 경우에 있어서, 상기 플러그 구조물의 상부면은 연마 정지막(140)의 상부면과 동일한 평면에 위치할 수 있다.
기판(110)의 제2 면(114) 상에는 제2 접속 패드(182)를 갖는 절연막(180)이 배치될 수 있다. 제2 접속 패드(182)는 플러그 구조물(162)의 노출된 상부면 상에 배치될 수 있다. 제2 접속 패드(182)는 패드 배리어 패턴(182a) 및 패드 도전 패턴(182b)을 포함할 수 있다. 절연막(180)은 연마 정지막(140) 상에 구비될 수 있다. 유사하게, 제2 반도체 칩(200)은 기판(210), 층간 절연막(230), 제1 접속 패드(236), 제2 접속 패드(282) 및 플러그 구조물(262)을 포함할 수 있다.
제2 반도체 칩(200)의 제1 접속 패드(236)는 제1 반도체 칩(100)의 제2 접속 패드(182)를 향하도록 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 배치될 수 있다.
제1 반도체 칩(100)의 제2 접속 패드(182)와 제2 반도체 칩(200)의 제1 접속 패드(236)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
이와 유사하게, 제2 반도체 칩(200)의 제2 접속 패드(282)와 제3 반도체 칩(300)의 제1 접속 패드(336)은 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다. 제3 반도체 칩(300)의 제2 접속 패드(382)와 제4 반도체 칩(400)의 제1 접속 패드(436)은 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다.
따라서, 적층된 반도체 패키지는 구리-대-구리 하이브리드 연결 구조(C2C hybrid bonding)를 가질 수 있다.
몰딩 부재(700)은 패키지 기판(500) 상에 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 덮도록 제공될 수 있다. 몰딩 부재(700)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
상술한 바와 같이, 멀티-칩 패키지는 적어도 2개의 적층된 제1 및 제2 반도체 칩들(100, 200)을 포함할 수 있다. 제1 반도체 칩(100)의 제2 접속 패드(182)의 패드 도전 패턴(182b)는 제2 반도체 칩(200)의 제1 접속 패드(236)의 패드 도전 패턴(236b)와 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 또한, 제1 반도체 칩(100)의 기판(110)을 관통하는 플러그 구조물(162)은 제1 반도체 칩(100)의 하부면의 제1 접속 패드(136)와 접촉할 수 있다.
따라서, 적층된 제1 및 제2 반도체 칩들(100, 200)은 구리-구리 하이브리드 본딩 구조를 가질 수 있다. 또한, 제1 반도체 칩(100)이 비아 라스트(via last) 구조를 가질 때, 플러그 구조물(162)이 층간 절연막(130)의 금속 배선(M1 금속)이 아닌 제1 접속 패드(136) 상으로 랜딩됨으로써, CMP 연마 공정에 따른 전체 두께 편차(total thickness variation, TTV)에 기인한 구리 펀치 쓰루(Cu punch-through)가 발생하는 것을 방지할 수 있다.
이하에서는, 도 1 및 도 2의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3 및 도 4를 참조하면, 제1 웨이퍼의 기판(110)의 제1 면(112) 상에 제1 접속 패드(136)를 갖는 층간 절연막(130)을 형성할 수 있다.
먼저, 도 3에 도시된 바와 같이, 기판(110)의 제1 면(112) 상에 회로 패턴(116)을 형성한 후, 기판(110)의 제1 면(112) 상에 회로 패턴(116)들을 덮는 제1 층간 절연막(120)을 형성할 수 있다. 제1 층간 절연막(120) 내에 콘택들을 포함하는 하부 배선들(118)을 형성할 수 있다. 하부 배선들(118) 중 일부는 상부면이 제1 층간 절연막(120) 표면에 노출될 수 있다. 기판(110)은 서로 마주하는 제1 면(112) 및 제2 면(114)을 가질 수 있다. 제1 면(112)은 활성면이고, 제2 면(114)은 비활성면일 수 있다.
예를 들면, 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(110)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다. 제1 층간 절연막(120)은 예를 들어, 실리콘 산화물 또는 저유전 물질을 포함하도록 형성될 수 있다.
도 4에 도시된 바와 같이, 제1 층간 절연막(120) 상에 제2 층간 절연막(121)을 형성할 수 있다.
제1 층간 절연막(120) 상에 제1 버퍼막(122a) 및 제1 절연막(124a)을 형성한 후, 제1 절연막(124a)의 일부분을 식각하여 하부 배선(116)을 노출시키는 제1 트렌치를 형성하고 상기 제1 트렌치 내에 제1 금속 배선(132a)을 형성할 수 있다. 제1 버퍼막(122a)은 식각 저지막으로 사용될 수 있다.
제1 절연막(124a) 상에 제2 버퍼막(122b) 및 제2 절연막(124b)를 형성한 후, 제2 절연막(124b)의 일부분을 식각하여 제1 금속 배선(132a)의 일부분을 노출시키는 제1 콘택 홀을 형성하고 상기 제1 콘택 홀 내에 제1 콘택(134a)을 형성할 수 있다. 제2 버퍼막(122b)은 식각 저지막으로 사용될 수 있다.
제2 절연막(124b) 상에 제3 버퍼막(122c) 및 제3 절연막(124c)을 형성한 후, 제3 절연막(124c)의 일부분을 식각하여 제1 콘택(134a)을 노출시키는 제2 트렌치를 형성하고 상기 제2 트렌치 내에 제2 금속 배선(132b)을 형성할 수 있다.
제3 절연막(124c) 상에 제4 버퍼막(122d) 및 제4 절연막(124d)를 형성한 후, 제4 절연막(124d)의 일부분을 식각하여 제2 금속 배선(132b)의 일부분을 노출시키는 제2 콘택 홀을 형성하고 상기 제2 콘택 홀 내에 제2 콘택(134b)을 형성할 수 있다.
제4 절연막(124d) 상에 제5 버퍼막(122e) 및 제5 절연막(124e)을 형성한 후, 제5 절연막(124e)의 일부분을 식각하여 제2 콘택(134b)을 노출시키는 제3 트렌치를 형성하고 상기 제3 트렌치 내에 제1 접속 패드(136)를 형성할 수 있다. 상기 제3 트렌치 내에는 패드 배리어 패턴(136a) 및 패드 도전 패턴(136b)를 형성할 수 있다. 패드 도전 패턴(136b)은 패드 배리어 패턴(136a) 상에 상기 제3 트렌치를 채우도록 형성될 수 있다.
패드 배리어 패턴(136a)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 및/또는 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있다. 패드 도전 패턴(136b)은 구리, 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있으며, 이들은 단독으로 형성되는 것이 바람직하지만 2 이상을 포함할 수 있다. 이들 중, 반도체 소자의 제조 공정에서 가장 적합한 재료로는 구리이며, 본 실시예에서, 패드 도전 패턴(136b)은 구리로 이루어지는 것으로 설명한다. 즉, 층간 절연막(130)의 최외곽 절연층에는 패드 배리어 패턴(136a) 및 패드 도전 패턴(136b)으로 이루어지는 제1 접속 패드(136)가 구비될 수 있다. 제1 접속 패드(136)는 층간 절연막(130)의 외측면을 통해 노출될 수 있다. 여기서, 층간 절연막(130)의 상기 최외각 절연층은 재배선층일 수 있다.
예를 들면, 제1 내지 제5 버퍼막들(122a, 122b, 122c, 122d, 122e)은 실리콘 질화물, 실리콘 탄소 질화물(SiCN), SiCON 등으로 형성할 수 있다. 제1 내지 제5 절연막들(124a, 124b, 124c, 124d, 124e)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다.
제2 층간 절연막(121)은 2개의 금속 배선층들을 포함하지만, 이에 제한되지 않음을 이해할 수 있을 것이다. BEOL(Back End Of Line) 금속 배선층으로서의 제2 층간 절연막(121)은 3개 이상의 금속 배선층들을 포함할 수 있다.
상기 최외각 절연층의 제1 접속 패드(136)의 두께는 상기 금속 배선층의 제1 금속 배선(132)의 두께보다 더 클 수 있다.
도 5를 참조하면, 기판(110)의 제2 면(114)을 연마한 후, 기판(110)의 연마된 제2 면(114) 상에 식각 공정을 위한 제1 포토레지스트 패턴(142)을 형성할 수 있다.
기판(110)의 제2 면(114)을 연마하여 기판(110)의 두께를 조절할 수 있다. 예를 들면, 기판(110)의 제2 면(114)을 그라인딩 공정을 통해 제거할 수 있다. 기판(110)의 제거되는 두께는 이후에 형성될 관통 실리콘 비아의 두께, 즉, 관통 전극의 두께, 적층 패키지의 두께 등을 고려하여 선택될 수 있다.
예시적인 실시예들에 있어서, 기판(110)의 연마된 제2 면(114) 상에 연마 정지막(140)을 형성할 수 있다. 연마 정지막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등으로 형성할 수 있다.
연마 정지막(140) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 제1 포토레지스트 패턴(142)을 형성할 수 있다.
도 6을 참조하면, 기판(110)에 대하여 제1 식각 공정을 수행하여 제1 개구부(150)를 형성할 수 있다.
제1 포토레지스트 패턴(142)을 식각 마스크로 사용하여 연마 정지막(140) 및 기판(110)의 일부를 식각하여 층간 절연막(130)을 노출시킬 수 있다. 즉, 상기 제1 식각 공정은 층간 절연막(130)이 노출될 때까지 수행될 수 있다. 따라서, 제1 개구부(150)는 기판(110)의 제2 면(114)으로부터 제1 면(112)까지 연장할 수 있다.
상기 제1 식각 공정은 제1 식각 장치의 챔버 내에서 수행될 수 있다. 제1 공정 가스가 상기 제1 식각 장치의 상기 챔버 내로 공급될 수 있다. 예를 들면, 상기 제1 공정 가스는 플루오르 가스를 포함할 수 있다.
도 7 내지 도 9를 참조하면, 층간 절연막(130)의 일부를 식각하여 제1 접속 패드(136)를 노출시키는 비아 홀을 형성할 수 있다.
예시적인 실시예들에 있어서, 도 7에 도시된 바와 같이, 먼저, 층간 절연막(130)에 대하여 제2 식각 공정을 수행하여 제2 개구부(151)를 형성할 수 있다. 제1 포토레지스트 패턴(142)을 식각 마스크로 사용하여 제1 층간 절연막(120) 및 제2 층간 절연막(121)의 일부를 식각하여 제2 개구부(151)를 형성할 수 있다.
제2 개구부(151)는 제1 접속 패드(136)가 형성된 최외각 절연층을 제외한 상기 복수 개의 버퍼막들 및 절연막들을 관통하도록 형성될 수 있다. 예를 들면, 제2 개구부(151)는 제2 층간 절연막(121)의 상기 최외각 절연층 아래의 제5 버퍼막(122e)을 노출시킬 수 있다. 이와 다르게, 제2 개구부(151)는 제2 층간 절연막(121)의 제4 절연막(124d)의 일부분을 노출시킬 수 있다.
상기 제2 식각 공정은 제2 식각 장치의 챔버 내에서 수행될 수 있다. 상기 제1 공정 가스와 다른 제2 공정 가스가 상기 제2 식각 장치의 상기 챔버 내로 공급될 수 있다. 예를 들면, 상기 제2 공정 가스는 CF 계열의 가스를 포함할 수 있다.
상기 제2 식각 공정 수행한 후에, 제1 포토레지스트 패턴(142)을 기판(110)으로부터 제거할 수 있다.
이어서, 도 8에 도시된 바와 같이, 제2 개구부(151)의 측벽, 저면 및 연마 정지막(140) 상부면의 프로파일을 따라 라이너 막(154)을 형성할 수 있다. 제2 개구부(151) 내에 형성된 라이너 막(154)은 상기 비아 홀 내의 도전 물질을 절연시킬 수 있다. 라이너 막(154)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다.
도 9를 참조하면, 라이너 막(154)에 대하여 제3 식각 공정을 수행하여 비아 홀(152)을 형성할 수 있다. 비아 홀(152)은 기판(110) 및 층간 절연막(130)을 수직하게 관통하여 제1 접속 패드(136)를 노출시킬 수 있다. 비아 홀(152)은 기판(110)을 관통하는 제1 비아 홀(152a) 및 층간 절연막(130)을 관통하여 제1 접속 패드(136)를 노출시키는 제2 비아 홀(152b)을 포함할 수 있다.
제2 포토레지스트 패턴(144)을 식각 마스크로 사용하여 라이너 막(154) 및 제2 층간 절연막(121)의 나머지 절연층들을 식각하여 비아 홀(152)을 형성할 수 있다. 즉, 상기 제3 식각 공정은 최외각 절연층의 제1 접속 패드(136)가 노출될 때까지 수행될 수 있다.
상기 제3 식각 공정에 의해 제1 접속 패드(136)의 패드 배리어 패턴(136a)의 일부가 제거될 수 있다. 따라서, 비아 홀(152)은 제1 접속 패드(136)의 패드 도전 패턴(136b)을 노출시킬 수 있다.
상기 제3 식각 공정 수행한 후에, 제2 포토레지스트 패턴(144)을 기판(110)으로부터 제거할 수 있다. 상기 제3 식각 공정은 제2 포토레지스트 패턴(144) 없이 수행될 수 있다.
도 10 내지 도 12를 참조하면, 비아 홀(152) 내에 제1 접속 패드(136)와 접촉하는 관통 실리콘 비아, 즉, 플러그 구조물을 형성할 수 있다.
도 10에 도시된 바와 같이, 먼저, 라이너 막(154) 상에 배리어 금속막(156)을 형성할 수 있다. 배리어 금속막(156)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 및/또는 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있다.
이어서, 배리어 금속막(156) 상에 시드막(도시되지 않음)을 형성할 수 있다. 상기 시드막은 후속의 도전막(156)을 형성하기 위한 도금 공정에서 전극으로 사용되는 막이다. 일 예로, 상기 시드막은 물리 기상 증착(PVD) 공정을 수행하여 구리를 증착시켜 형성할 수 있다.
도 11에 도시된 바와 같이, 상기 시드막 상에 비아 홀(152) 내부를 채우도록 도전막(160)을 형성할 수 있다. 도전막(160)은 저저항의 금속 물질로 형성된다. 본 실시예에서, 도전막(160)은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리 기상 증착법 등에 의해 구리를 증착시켜 형성할 수 있다. 도전막(160)을 형성하고 난 다음, 도전막(160)을 열처리하는 공정을 더 수행할 수도 있다.
이와는 다른 예로, 도전막(160)은 구리 이외에도 저저항을 갖는 다른 금속들을 증착시켜 형성할 수도 있다. 상기 도전막은 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수도 있다. 그러나, 상기 도전막은 후속하는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding) 공정에 적합하고 저저항을 갖는 구리로 형성하는 것이 바람직하다.
도 12에 도시된 바와 같이, 도전막(160), 배리어 금속막(156) 및 라이너 막(154)을 화학기계적 연마 공정을 통해 연마하여 상기 관통 실리콘 비아(상기 플러그 구조물)를 형성할 수 있다. 상기 플러그 구조물은 배리어 패턴(156a) 및 도전 패턴(160a)을 포함할 수 있다. 이 때, 연마 정지막(140)은 일부 남아있을 수도 있다. 상기 플러그 구조물의 배리어 패턴(156a)은 제1 접속 패드(136)의 패드 도전 패턴(136b)과 직접 접촉할 수 있다.
따라서, 상기 관통 실리콘 비아는 최외각의 제1 접속 패드(136)와 직접 접촉할 수 있다.
도 13을 참조하면, 기판(110)의 제2 면(114) 상에 제2 접속 패드(182)를 갖는 절연막(180)을 형성할 수 있다. 제2 접속 패드(182)는 상기 플러그 구조물의 상부면 상에 형성될 수 있다.
기판(110)의 제2 면(114) 상에 절연막(180)을 형성한 후, 절연막(180)의 일부분을 식각하여 상기 플러그 구조물의 상부면을 노출시키는 제4 트렌치를 형성하고 상기 제4 트렌치 내에 제2 접속 패드(182)를 형성할 수 있다. 상기 제4 트렌치 내에는 패드 배리어 패턴(182a) 및 패드 도전 패턴(182b)을 형성할 수 있다. 패드 도전 패턴(182b)은 패드 배리어 패턴(182a) 상에 상기 제4 트렌치를 채우도록 형성될 수 있다.
패드 도전 패턴(182b)은 구리, 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수 있으며, 이들은 단독으로 형성되는 것이 바람직하지만 2 이상을 포함할 수 있다. 이들 중, 반도체 소자의 제조 공정에서 가장 적합한 재료로는 구리이며, 본 실시예에서, 패드 도전 패턴(182b)은 구리로 이루어지는 것으로 설명한다. 예를 들면, 절연막(180)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), SiCON 등으로 형성할 수 있다.
도 14를 참조하면, 상기 제1 웨이퍼 상에 제2 웨이퍼를 본딩하여 상기 제1 웨이퍼의 제1 반도체 칩(100) 상에 상기 제2 웨이퍼의 제2 반도체 칩(200)을 적층할 수 있다. 이어서, 이와 유사하게, 상기 제2 웨이퍼의 제2 반도체 칩(200) 상에 제3 및 제4 웨이퍼들의 제3 및 제4 반도체 칩들(300, 400)을 순차적으로 적층한 후 적층된 웨이퍼들을 소잉하여 도 1의 적층형 반도체 장치로서의 반도체 패키지(10)를 완성할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)의 최외각 절연층의 제2 접속 패드(182)와 제2 반도체 칩(200)의 최외각 절연층의 제1 접속 패드(236)를 서로 접합시킬 수 있다.
제1 반도체 칩(100)의 제2 접속 패드(182)와 제2 반도체 칩(200)의 제1 접속 패드(236)는 구리-구리 하이브리드 본딩 공정에 의해 서로 접합될 수 있다. 이 때, 열처리 공정이 수반될 수 있다. 상기 열처리 공정 수행 시, 제1 반도체 칩(100)의 제2 접속 패드(182)의 패드 도전 패턴(182b) 및 제2 반도체 칩(200)의 제1 접속 패드(236)의 패드 도전 패턴(236b)은 열적으로 팽창하여 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)을 포함하는 상기 제1 웨이퍼와 제2 반도체 칩(200)을 포함하는 상기 제2 웨이퍼가 웨이퍼-대-웨이퍼 본딩에 의해 서로 접합될 때, 제1 반도체 칩(100)의 제2 접속 패드(182)와 제2 반도체 칩(200)의 제1 접속 패드(236)는 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다.
상기 금속 배선층을 형성한 후에 상기 관통 실리콘 비아를 형성할 때(비아 라스트(via last) 공정), 상기 관통 실리콘 비아는 층간 절연막(130)의 제1 금속 배선(132a)(M1 금속)이 아닌 최외각 절연층의 접속 패드(136)에 직접 랜딩하도록 형성될 수 있다.
접속 패드(136)는 제1 금속 배선(132)보다 더 두꺼운 두께를 가지고 있으므로, CMP 연마 공정에 따른 전체 두께 편차(total thickness variation, TTV)에 기인한 구리 펀치 쓰루(Cu punch-through)가 발생하는 것을 방지할 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 16은 도 15의 B 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 반도체 장치들의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 15 및 도 16을 참조하면, 반도체 패키지(11)는 패키지 기판(500) 상에 적층된 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다.
제1 반도체 칩(100)은 기판(110), 층간 절연막(130), 접속 패드(136) 및 플러그 구조물(162)를 포함할 수 있다. 유사하게, 제2 반도체 칩(200)은 기판(210), 층간 절연막(230), 접속 패드(236) 및 플러그 구조물(262)을 포함할 수 있다.
제2 반도체 칩(200)의 접속 패드(236)가 제1 반도체 칩(100)의 노출된 플러그 구조물(162)의 상부면을 향하도록 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 배치될 수 있다.
제1 반도체 칩(100)의 플러그 구조물(162)의 도전 패턴(160a)과 제2 반도체 칩(200)의 접속 패드(236)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
이와 유사하게, 제2 반도체 칩(200)의 플러그 구조물(262)과 제3 반도체 칩(300)의 접속 패드(336)는 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다. 제3 반도체 칩(300)의 플러그 구조물(360)과 제4 반도체 칩(400)의 접속 패드(436)는 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다.
따라서, 적층된 반도체 장치들은 패드-대-TSV 연결 구조(pad to TSV interconnection)를 가질 수 있다.
이하에서는, 도 15의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
먼저, 도 3 내지 도 12를 참조하여 설명한 공정들을 수행하여 제1 웨이퍼의 기판(110)의 제1 면(112) 상에 층간 절연막(130)을 형성하고, 기판(110)의 제2 면(114)으로부터 연장하여 층간 절연막(130)의 최외각 접속 패드(136)와 접촉하는 관통 실리콘 비아를 형성할 수 있다.
이어서, 상기 제1 웨이퍼 상에 제2 웨이퍼를 본딩하여 상기 제1 웨이퍼의 제1 반도체 칩(100) 상에 상기 제2 웨이퍼의 제2 반도체 칩(200)을 적층할 수 있다. 이어서, 이와 유사하게, 상기 제2 웨이퍼의 제2 반도체 칩(200) 상에 제3 및 제4 웨이퍼들의 제3 및 제4 반도체 칩들(300, 400)을 순차적으로 적층한 후 적층된 웨이퍼들을 소잉하여 도 15의 적층형 반도체 장치로서의 반도체 패키지(11)를 완성할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)의 상기 플러그 구조물의 도전 패턴(160a)과 제2 반도체 칩(200)의 최외각 절연층의 접속 패드(236)를 서로 접합시킬 수 있다.
제1 반도체 칩(100)의 플러그 구조물(162)과 제2 반도체 칩(200)의 접속 패드(236)는 구리-구리 하이브리드 본딩 공정에 의해 서로 접합될 수 있다. 이 때, 열처리 공정이 수반될 수 있다. 상기 열처리 공정 수행 시, 제1 반도체 칩(100)의 도전 패턴(160a) 및 제2 반도체 칩(200)의 패드 도전 패턴(236a)은 열적으로 팽창하여 서로 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)을 포함하는 제1 웨이퍼와 제2 반도체 칩(200)을 포함하는 제2 웨이퍼가 웨이퍼-대-웨이퍼 본딩에 의해 서로 접합될 때, 제1 반도체 칩(100)의 상기 관통 실리콘 비아와 제2 반도체 칩(200)의 접속 패드(236)는 구리-구리 하이브리드 본딩에 의해 서로 접합될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 18은 도 17의 C 부분을 나타내는 확대 단면도이다. 상기 반도체 패키지는 반도체 장치들의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 17 및 도 18을 참조하면, 반도체 패키지(12)는 적층된 복수 개의 반도체 칩들을 포함할 수 있다. 반도체 패키지(12)는 고대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(12)는 순차적으로 적층된 버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1200, 1300, 1400)을 포함할 수 있다. 버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1200, 1300, 1400)은 실리콘 관통 비아들(TSVs)에 의해 전기적으로 연결될 수 있다. 버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1200, 1300, 1400)은 상기 실리콘 관통 비아들을 통해 데이터 신호 및 제어 신호를 통신할 수 있다. 본 실시예에서는, 고대역폭 메모리 장치로서 4개의 적층된 다이들(칩들)을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
버퍼 다이(1100)는 기판(1110), 층간 절연막(1130), 제1 접속 패드(1136), 제2 접속 패드(1182) 및 관통 실리콘 비아, 즉, 플러그 구조물(1152)을 포함할 수 있다. 층간 절연막(1130)은 기판(1110)의 제1 면, 즉, 활성면 상에 형성될 수 있다. 층간 절연막(1130)의 최외각 절연층에는 제1 접속 패드(1136)가 구비될 수 있다. 플러그 구조물(1152)은 기판(1110)을 관통하도록 구비될 수 있다. 플러그 구조물(1152)의 하부면은 층간 절연막(1130)의 제1 금속 배선과 접촉할 수 있다. 플러그 구조물(1152)은 층간 절연막(1130) 내의 상기 제1 금속 배선을 포함한 배선 구조물에 의해 접속 패드(1136)와 전기적으로 연결될 수 있다.
제1 메모리 다이(1200)는 기판(1210), 층간 절연막(1230), 제1 접속 패드(1236), 제2 접속 패드(1282) 및 관통 실리콘 비아, 즉, 플러그 구조물(1262)을 포함할 수 있다. 층간 절연막(1230)은 기판(1210)의 제1 면, 즉, 활성면 상에 형성될 수 있다. 층간 절연막(1230)의 최외각 절연층에는 제1 접속 패드(1236)가 구비될 수 있다. 플러그 구조물(1262)은 기판(1210)을 관통하도록 구비될 수 있다. 플러그 구조물(1262)의 상부면은 층간 절연막(1230)의 제1 접속 패드(1236)와 접촉할 수 있다. 플러그 구조물(1262)의 하부면은 제2 접속 패드(1282)와 접촉할 수 있다.
제2 메모리 다이(1300)는 기판(1310), 층간 절연막(1330), 제1 접속 패드(1336), 제2 접속 패드(1382) 및 관통 실리콘 비아, 즉, 플러그 구조물(1352)을 포함할 수 있다. 층간 절연막(1330)은 기판(1310)의 제1 면, 즉, 활성면 상에 형성될 수 있다. 층간 절연막(1330)의 최외각 절연층에는 제1 접속 패드(1336)가 구비될 수 있다. 플러그 구조물(1352)은 기판(1310)을 관통하도록 구비될 수 있다. 플러그 구조물(1352)의 상부면은 층간 절연막(1330)의 제1 금속 배선과 접촉할 수 있다. 플러그 구조물(1352)의 하부면은 제2 접속 패드(1382)와 접촉할 수 있다. 플러그 구조물(1352)은 층간 절연막(1330) 내의 상기 제1 금속 배선을 포함한 배선 구조물에 의해 제1 접속 패드(1336)와 전기적으로 연결될 수 있다.
제3 메모리 다이(1400)는 기판(1410), 층간 절연막(1430) 및 접속 패드(1436)을 포함할 수 있다. 층간 절연막(1430)은 기판(1410)의 제1 면, 즉, 활성면 상에 형성될 수 있다. 층간 절연막(1430)의 최외각 절연층에는 접속 패드(1436)가 구비될 수 있다.
도전성 범프들(1600)는 패키지 기판(1500)과 버퍼 다이(1100) 사이에 개재될 수 있다. 도전성 범프(1600)는 패키지 기판(1500)의 기판 패드와 버퍼 다이(1100)의 제1 접속 패드(1136) 사이에 개재되어 이들을 전기적으로 연결시킬 수 있다.
도전성 범프들(1190)은 버퍼 다이(1100)와 제1 메모리 다이(1200) 사이에 개재될 수 있다. 도전성 범프(1190)는 버퍼 다이(1100)의 제2 접속 패드(1182)와 제1 메모리 다이(1200)의 제2 접속 패드(1282) 사이에 개재되어 이들을 전기적으로 연결시킬 수 있다.
제1 메모리 다이(1200)의 제1 접속 패드(1236)와 제2 메모리 다이(1300)의 제2 접속 패드(1382)는 서로 접촉할 수 있다. 제1 메모리 다이(1200)의 제1 접속 패드(1236)와 제2 메모리 다이(1300)의 제2 접속 패드(1382)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
도전성 범프들(1390)은 제2 메모리 다이(1300)와 제3 메모리 다이(1400) 사이에 개재될 수 있다. 도전성 범프(1390)는 제2 메모리 다이(1300)의 제1 접속 패드(1336)와 제3 메모리 다이(1400)의 제1 접속 패드(1436) 사이에 개재되어 이들을 전기적으로 연결시킬 수 있다.
몰딩 부재(1700)은 패키지 기판(1500) 상에 버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1100, 1200, 1300, 1400)을 덮도록 제공될 수 있다. 몰딩 부재(1700)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
상술한 바와 같이, HBM 메모리 장치는 적어도 2개의 적층된 다이들(1100, 1200, 1300, 1400)을 포함할 수 있다. 제1 메모리 다이(1200)의 제2 접속 패드(1282)은 제2 메모리 다이(1300)의 제2 접속 패드(1382)와 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다. 또한, 제1 메모리 다이(1200)의 기판(1210)을 관통하는 플러그 구조물(1260)은 제1 메모리 다이(1200)의 하부면의 제1 접속 패드(1236)와 접촉할 수 있다.
이하에서는, 도 17의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 19 내지 도 34는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다. 도 23은 도 22의 D 부분을 나타내는 확대 단면도이다. 도 25는 도 24의 E 부분을 나타내는 확대 단면도이다. 도 27은 도 26의 F 부분을 나타내는 확대 단면도이다. 도 29는 도 28의 G 부분을 나타내는 확대 단면도이다. 도 31은 도 30의 H 부분을 나타내는 확대 단면도이다.
도 19 및 도 20을 참조하면, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)를 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제1 캐리어 기판(C1) 상에 제1 웨이퍼(W)를 배치시킨 후, 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)를 적층시킬 수 있다.
제1 웨이퍼(W1)는 기판(1410), 층간 절연막(1430) 및 접속 패드(1436)를 포함할 수 있다. 층간 절연막(1430)은 기판(1410)의 제1 면 상에 구비될 수 있다. 접속 패드(1436)는 층간 절연막(1430)의 최외각 절연층에 구비될 수 있다. 기판(1410)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 및 기판(1410)은 제1 웨이퍼(W1)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 개별화될 수 있다.
제2 웨이퍼(W2)는 기판(1310), 층간 절연막(1330), 제1 접속 패드(1346), 제2 접속 패드(1382) 및 플러그 구조물(1352)을 포함할 수 있다. 층간 절연막(1330)은 기판(1310)의 제1 면 상에 구비될 수 있다. 제1 접속 패드(1346)는 층간 절연막(1330)의 최외각 절연층에 구비될 수 있다. 제2 접속 패드(1382)는 기판(1310)의 상기 제1 면에 반대하는 제2 면 상에 형성된 절연막(1380)에 구비될 수 있다.
제2 웨이퍼(W2)의 기판(1310)의 상기 제1 면, 즉, 활성면이 제1 웨이퍼(W1)의 기판(1410)의 상기 제1 면, 즉, 활성면을 향하도록 적층될 수 있다. 제2 웨이퍼(W2)는 비도전성 필름(non conductive film)과 같은 접착 필름(1392)을 이용하여 제1 웨이퍼(W1)에 부착될 수 있다. 도전성 범프들(1390)을 제1 웨이퍼(W1)와 제2 웨이퍼(W2) 사이에 개재하여 제1 웨이퍼(W1) 상에 제2 웨이퍼(W2)를 적층시킬 수 있다. 제1 웨이퍼(W1))의 접속 패드(1436)와 제2 웨이퍼(W2)의 제1 접속 패드(1336)는 도전성 범프(1390)에 의해 전기적으로 연결될 수 있다.
제1 웨이퍼(W1)는 관통 실리콘 비아를 포함하지 않을 수 있다. 제1 웨이퍼(W1)의 기판(1410)의 후면은 그라인딩되지 않을 수 있다. 제1 웨이퍼(W1)의 기판(1410)의 두께는 제2 웨이퍼(W2)의 기판(1310)의 두께보다 클 수 있다.
도 21을 참조하면, 제2 웨이퍼(W2) 상에 제3 웨이퍼(W3)를 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제3 웨이퍼(W3)는 기판(1210), 층간 절연막(1230) 및 제1 접속 패드(1236)을 포함할 수 있다. 층간 절연막(1230)은 기판(1210)의 제1 면 상에 구비될 수 있다. 제1 접속 패드(1236)는 층간 절연막(1230)의 최외각 절연층에 구비될 수 있다.
제3 웨이퍼(W3)의 기판(1210)의 상기 제1 면, 즉, 활성면이 제2 웨이퍼(W2)를 향하도록 적층될 수 있다. 제2 웨이퍼(W2))의 제2 접속 패드(1382)와 제3 웨이퍼(W3)의 제1 접속 패드(1236)는 서로 접촉할 수 있다. 제2 웨이퍼(W2)와 제3 웨이퍼(W3)가 웨이퍼-대-웨이퍼 본딩에 의해 서로 접합될 때, 제2 웨이퍼(W2)의 제2 접속 패드(1382)와 제3 웨이퍼(W3)의 제1 접속 패드(1236)는 구리-구리 하이브리드 본딩(Cu-Cu Hybrid Bonding)에 의해 서로 접합될 수 있다.
도 22 및 도 23을 참조하면, 제3 웨이퍼(W3)의 기판(1210)의 제2 면(1214) 상에 식각 공정을 위한 제1 포토레지스트 패턴(1242)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(1242)을 형성하기 전에, 기판(1210)의 제2 면(1214)을 연마하여 기판(1210)의 두께를 조절할 수 있다. 예를 들면, 기판(1210)의 제2 면(1214)을 그라인딩 공정을 통해 제거할 수 있다. 기판(1210)의 제거되는 두께는 이후에 형성될 관통 실리콘 비아의 두께, 즉, 관통 전극의 두께, 적층 패키지의 두께 등을 고려하여 선택될 수 있다.
또한, 기판(1210)의 연마된 제2 면(1214) 상에 연마 정지막(1240)을 형성할 수 있다. 연마 정지막(1240)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, SiCON 등으로 형성할 수 있다.
연마 정지막(1240) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 제1 포토레지스트 패턴(1242)을 형성할 수 있다.
도 24 및 도 25를 참조하면, 제3 웨이퍼(W3)의 기판(1210)에 대하여 제1 식각 공정을 수행하여 제1 개구부(1250)을 형성할 수 있다.
제1 포토레지스트 패턴(1242)을 식각 마스크로 사용하여 연마 정지막(1240) 및 기판(1210)의 일부를 식각하여 층간 절연막(1230)을 노출시킬 수 있다. 즉, 상기 제1 식각 공정은 층간 절연막(1230)이 노출될 때까지 수행될 수 있다. 따라서, 제1 개구부(1250)는 기판(1210)의 제2 면(1214)으로부터 제1 면(1212)까지 연장할 수 있다.
도 26 및 도 27을 참조하면, 층간 절연막(1230)의 일부를 식각하여 제1 접속 패드(1236)를 노출시키는 비아 홀(1252)을 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저, 층간 절연막(1230)에 대하여 제2 식각 공정을 수행하여 제1 접속 패드(1236)가 형성된 최외각 절연층을 제외한 복수 개의 버퍼막들 및 절연막들을 관통하도록 제2 개구부를 형성할 수 있다. 이어서, 제1 포토레지스트 패턴(1242)을 기판(1310)으로부터 제거한 후, 상기 제2 개구부의 측벽, 저면 및 연마 정지막(1240) 상부면의 프로파일을 따라 라이너 막(1254)을 형성할 수 있다. 라이너 막(1254)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물로 형성할 수 있다.
이후, 제2 포토레지스트 패턴(1244)을 식각 마스크로 사용하여 라이너 막(1254) 및 제2 층간 절연막(1221)의 나머지 절연층들을 식각하여 비아 홀(1252)을 형성할 수 있다. 즉, 상기 식각 공정은 최외각 절연층의 접속 패드(1236)가 노출될 때까지 수행될 수 있다. 상기 식각 공정 수행한 후에, 제2 포토레지스트 패턴(1244)을 기판(1210)으로부터 제거할 수 있다. 이와 다르게, 상기 식각 공정은 제2 포토레지스트 패턴(1244) 없이 수행될 수 있다.
도 28 및 도 29는 비아 홀(1252) 내에 제1 접속 패드(1236)와 접촉하는 관통 실리콘 비아, 즉, 플러그 구조물(1260)을 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저, 라이너 막(1254) 상에 배리어 금속막을 형성할 수 있다. 상기 배리어 금속막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물 및/또는 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있다.
이어서, 상기 배리어 금속막 상에 시드막(도시되지 않음)을 형성하고, 상기 시드막 상에 비아 홀(1252) 내부를 채우도록 도전막을 형성할 수 있다. 일 예로, 상기 시드막은 물리 기상 증착(PVD) 공정을 수행하여 구리를 증착시켜 형성할 수 있다. 상기 도전막은 저저항의 금속 물질로 형성된다. 본 실시예에서, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리 기상 증착법 등에 의해 구리를 증착시켜 형성할 수 있다.
이 후, 상기 배리어 금속막 및 상기 라이너 막을 화학기계적 연마 공정을 통해 연마하여 관통 실리콘 비아, 즉 플러그 구조물(1260)을 형성할 수 있다. 플러그 구조물(1260)은 배리어 패턴(1256a) 및 도전 패턴(1260a)을 포함할 수 있다. 이 때, 연마 정지막(1240)은 일부 남아있을 수도 있다. 상기 플러그 구조물의 배리어 패턴(1256a)은 제1 접속 패드(1236)의 패드 도전 패턴(1236b)과 직접 접촉할 수 있다.
따라서, 상기 관통 실리콘 비아는 최외각의 제1 접속 패드(1236)와 직접 접촉할 수 있다.
도 30 및 도 31을 참조하면, 제3 웨이퍼(W3)의 기판(1210)의 제2 면(1214) 상에 제2 접속 패드(1282)를 갖는 절연막(1280)을 형성할 수 있다. 제2 접속 패드(1282)는 플러그 구조물(1262)의 상부면 상에 형성될 수 있다.
기판(1210)의 제2 면(1214) 상에 절연막(1280)을 형성한 후, 절연막(1280)의 일부분을 식각하여 플러그 구조물(1262)의 상부면을 노출시키는 제4 트렌치를 형성하고 상기 제4 트렌치 내에 제2 접속 패드(1282)를 형성할 수 있다. 상기 제4 트렌치 내에는 패드 배리어 패턴(1282a) 및 패드 도전 패턴(1282b)을 형성할 수 있다. 패드 도전 패턴(1282b)은 패드 배리어 패턴(1282a) 상에 상기 제4 트렌치를 채우도록 형성될 수 있다.
도 32 및 도 33을 참조하면, 적층된 제1 내지 제3 웨이퍼들(W1, W2, W3)을 소잉하여 적층된 제1 내지 3 메모리 다이들(1200, 1300, 1400)을 형성한 후, 적층된 제1 내지 제3 메모리 다이들(1200, 1300, 1400)을 제4 웨이퍼(W4) 상에 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제2 캐리어 기판(C1) 상에 제4 웨이퍼(W4)를 배치시킨 후, 제4 웨이퍼(W4) 상에 적층된 제1 내지 3 메모리 다이들(1200, 1300, 1400)을 적층시킬 수 있다.
제4 웨이퍼(W4)는 기판(1110), 층간 절연막(1130), 제1 접속 패드(1136), 제2 접속 패드(1182) 및 플러그 구조물(1152)을 포함할 수 있다. 층간 절연막(1130)은 기판(1110)의 제1 면 상에 구비될 수 있다. 제1 접속 패드(1136)는 층간 절연막(1130)의 최외각 절연층에 구비될 수 있다. 제2 접속 패드(1182)는 기판(1110)의 상기 제1 면에 반대하는 제2 면 상에 형성된 절연막(1180)에 구비될 수 있다.
제1 메모리 다이(1200)의 상기 제2 면이 제4 웨이퍼(W2)의 기판(1110)의 상기 제2 면을 향하도록 적층될 수 있다. 제1 메모리 다이(1200)는 비도전성 필름(non conductive film)과 같은 접착 필름(1192)을 이용하여 제1 웨이퍼(W1)에 부착될 수 있다. 도전성 범프들(1190)을 제4 웨이퍼(W4)와 제1 메모리 다이(1200) 사이에 개재할 수 있다. 제4 웨이퍼(W4)의 제2 접속 패드(1182)와 제1 메모리 다이(1200)의 제2 접속 패드(1282)는 도전성 범프(1190)에 의해 전기적으로 연결될 수 있다.
도 34를 참조하면, 제4 웨이퍼(W4)를 소잉하여 적층 구조물(버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1200, 1300, 1400))을 형성하고, 상기 적층된 구조물을 패키지 기판(1500) 상에 실장시킬 수 있다.
도전성 범프들(1600)을 패키지 기판(1500)과 버퍼 다이(1100) 사이에 개재하여 상기 적층 구조물을 적층시킬 수 있다. 도전성 범프(1600)는 패키지 기판(1500)의 기판 패드와 버퍼 다이(1100)의 제1 접속 패드(1136) 사이에 개재되어 이들을 전기적으로 연결시킬 수 있다.
이어서, 패키지 기판(1500)의 상부면 상에 버퍼 다이(1100) 및 제1 내지 제3 메모리 다이들(1200, 1300, 1400)을 커버하는 몰딩 부재를 형성한 후, 패키지 기판(1500)의 하부면 상의 외부 접속 패드들 상에 외부 접속 부재들을 형성하여 도 17의 반도체 패키지(12)를 완성할 수 있다.
상기 반도체 장치 및 상기 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 사용될 수 있다. 상기 반도체 장치는 fin FET, DRAM, VNAND 등을 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치, 고대역폭 메모리(HBM) 장치 등과 같은 휘발성 메모리 장치, 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치, 및 씨모스 이미지 센서(CMOS Image Sensor: CIS)를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 반도체 패키지 100, 200, 300, 400: 반도체 칩
110, 210, 1110, 1210, 1310, 1410: 기판
112, 212, 1312, 1412: 제1 면
114, 1314: 제2 면 116, 216, 1316, 1416: 회로 패턴
118, 218, 1318: 하부 배선 120, 220, 1320, 1420: 제1 층간 절연막
121, 221, 1321, 1421: 제2 층간 절연막
122a, 122b, 122c, 122d, 122e: 버퍼막
124a, 124b, 124c, 124d, 124e: 절연막
130, 230, 1130, 1230, 1330, 1430: 층간 절연막
132a, 232a, 1232a: 제1 금속 배선
134a, 234a, 1234a: 제1 콘택
132b, 232b, 1232b: 제2 금속 배선
134b, 234b, 1234b: 제2 콘택
136, 182, 236, 282, 3812, 1136, 1182, 1236, 1282, 1336, 1436: 접속 패드
136a, 1236a: 패드 배리어 패턴
136b, 1236b: 패드 도전 패턴 140, 1240: 연마 정지막
142, 1242: 제1 포토레지스트 패턴 144, 1244: 제2 포토레지스트 패턴
150: 제1 개구부 151: 제1 개구부
152, 1352: 비아 홀 152a, 1352a: 제1 비아 홀
152b, 1352b: 제2 비아 홀 154, 1354: 라이너 막
156: 배리어 금속막 156a, 256a, 1356a: 배리어 패턴
160: 도전막 160a, 260a, 1260a: 도전 패턴
162, 262, 362, 462, 1152, 1262, 1352: 플러그 구조물
180, 280, 380: 절연막
500, 1500: 패키지 기판 600, 1190, 1390, 1600: 도전성 범프
700, 1700: 몰딩 부재 800, 1800: 외부 접속 부재
1110: 버퍼 다이 1210, 1310, 1410: 메모리 다이

Claims (20)

  1. 제1 비아 홀을 갖는 제1 기판, 상기 제1 기판의 제1 면 상에 구비되고 외측면에 제1 접속 패드를 가지며 상기 제1 비아 홀과 연통되며 상기 제1 접속 패드를 노출시키는 제2 비아 홀을 갖는 제1 층간 절연막, 상기 제1 및 제2 비아 홀들 내에 상기 제1 접속 패드와 접속되는 제1 플러그 구조물, 및 상기 제1 기판의 상기 제1 면과 반대하는 제2 면 상에 구비되고 상기 제1 플러그 구조물과 접속하는 제2 접속 패드가 구비되는 절연막을 포함하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되며, 제3 비아 홀을 갖는 제2 기판, 상기 제2 기판 상에 구비되고 외측면에 제3 접속 패드를 가지며 상기 제3 비아 홀과 연통되며 상기 제3 접속 패드를 노출시키는 제4 비아 홀을 갖는 제2 층간 절연막 및 상기 제3 및 제4 비아 홀들 내에 상기 제3 접속 패드와 접속되는 제2 플러그 구조물을 포함하는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩의 상기 제2 접속 패드는 상기 제2 반도체 칩의 상기 제3 접속 패드와 접촉하고,
    상기 제1 반도체 칩의 상기 절연막은 상기 제2 반도체 칩의 상기 제2 층간 절연막과 접촉하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 층간 절연막은 복수 개의 적층된 절연층들을 포함하고, 상기 절연층들 중 적어도 하나의 절연층에는 상기 제1 접속 패드와 전기적으로 연결된 금속 배선이 구비되는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제1 접속 패드의 두께는 상기 금속 배선의 두께보다 큰 반도체 패키지.
  4. 제 2 항에 있어서, 상기 제1 접속 패드는 상기 제1 층간 절연막의 최외각 절연층에 구비되는 반도체 패키지.
  5. 제 4 항에 있어서, 상기 최외각 절연층은 재배선층인 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제1 플러그 구조물은
    상기 제1 및 제2 비아 홀들의 내면에 구비된 배리어 패턴; 및
    상기 배리어 패턴 상에 상기 제1 및 제2 비아 홀들을 채우는 도전 패턴을 포함하는 반도체 패키지.
  7. 제 6 항에 있어서, 상기 제1 플러그 구조물의 상기 도전 패턴과 상기 제1 접속 패드 사이에 상기 배리어 패턴이 개재되는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 제1 반도체 칩의 상기 제2 접속 패드는 구리를 포함하고, 상기 제2 접속 패드와 접합되는 상기 제3 접속 패드는 구리를 포함하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제1 플러그 구조물은 상기 제1 접속 패드와 접촉하는 반도체 패키지.
  10. 삭제
  11. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비되고 제1 접속 패드가 형성된 최외각 절연층을 갖는 제1 층간 절연막, 상기 제2 면으로부터 상기 제1 기판 및 상기 제1 층간 절연막을 관통하여 상기 제1 접속 패드까지 연장하는 제1 플러그 구조물, 및 상기 제2 면 상에 구비되고 상기 제1 플러그 구조물과 접속하는 제2 접속 패드가 구비되는 절연막을 구비하는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층되며, 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판, 상기 제3 면 상에 구비되고 외측면에 제3 접속 패드가 형성된 최외각 절연층을 갖는 제2 층간 절연막, 및 상기 제4 면으로부터 상기 제2 기판 및 상기 제2 층간 절연막을 관통하여 상기 제3 접속 패드까지 연장하는 제2 플러그 구조물을 구비하는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩의 상기 제2 접속 패드는 상기 제2 반도체 칩의 상기 제3 접속 패드와 접촉하고,
    상기 제1 반도체 칩의 상기 절연막은 상기 제2 반도체 칩의 상기 제2 층간 절연막과 접촉하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 제1 기판은 제1 비아 홀을 가지며 상기 제1 층간 절연막은 상기 제1 비아 홀에 연통되며 상기 제1 접속 패드를 노출시키는 제2 비아 홀을 갖고, 상기 제1 플러그 구조물은 상기 제1 및 제2 비아 홀들 내에 구비되는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제1 플러그 구조물은
    상기 제1 및 제2 비아 홀들의 내면에 구비된 배리어 패턴; 및
    상기 배리어 패턴 상에 상기 제1 및 제2 비아 홀들을 채우는 도전 패턴을 포함하는 반도체 패키지.
  14. 제 13 항에 있어서, 상기 제1 플러그 구조물의 상기 도전 패턴과 상기 제1 접속 패드 사이에 상기 배리어 패턴이 개재되는 반도체 패키지.
  15. 제 11 항에 있어서, 상기 제1 층간 절연막은 복수 개의 적층된 절연층들을 포함하고, 상기 절연층들 중 적어도 하나의 절연층에는 상기 제1 접속 패드와 전기적으로 연결된 금속 배선이 구비되는 반도체 패키지.
  16. 제 15 항에 있어서, 상기 제1 접속 패드의 두께는 상기 금속 배선의 두께보다 큰 반도체 패키지.
  17. 제 11 항에 있어서, 상기 최외각 절연층은 재배선층인 반도체 패키지.
  18. 제 11 항에 있어서, 상기 제1 반도체 칩의 상기 제2 접속 패드는 구리를 포함하고, 상기 제2 접속 패드와 접합되는 상기 제2 반도체 칩의 상기 제3 접속 패드는 구리를 포함하는 반도체 패키지.
  19. 제 11 항에 있어서, 상기 제1 플러그 구조물은 상기 제1 접속 패드와 접촉하는 반도체 패키지.


  20. 삭제
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