KR20210075662A - 반도체 패키지 - Google Patents

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KR20210075662A
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semiconductor
pads
substrate
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전준호
강운병
서선경
이종호
지영근
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Abstract

반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 수직적으로 적층된 제1 기판 및 제2 기판; 상기 제2 기판의 하면 상에 형성되어 상기 제1 기판의 상면과 마주하는 반도체 소자층; 상기 제1 기판의 상기 상면 상의 상부 칩 패드들 및 상부 더미 패드; 상기 제1 기판을 관통하여 상기 상부 칩 패드들과 연결되는 관통 전극들; 상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 칩 패드들과 전기적으로 연결된 하부 칩 패드들; 및 상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 더미 패드와 전기적으로 절연된 하부 더미 패드를 포함하되, 평면적 관점에서, 상기 상부 더미 패드와 상기 하부 더미 패드 사이의 거리는 상기 하부 더미 패드의 직경보다 작을 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지의 커패시터에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화되고 있다. 소형화, 고성능화 및 대용량화된 전자기기를 제조하기 위하여, TSV 구조를 포함하는 반도체 칩 및 이를 포함하는 반도체 패키지 에 대한 연구 및 개발이 지속적으로 이루어지고 있다. 반도체 장치의 고집적을 위하여, 반도체 소자들을 적층시키는 방안이 제시되고 있다. 예를 들어, 하나의 반도체 패키지 안에 복수의 칩들이 실장되는 멀티 칩 패키지(Multi-Chip Package) 또는 적층된 이종 칩들이 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다. 반도체 장치가 고집적화 됨에 따라, 적층된 복수의 칩들을 서로 연결하는 패드들 또한 소형화 되고 있다. 패드들의 소형화에 따라 적층된 복수의 칩들 간의 정밀한 정렬이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 비파괴 검사가 가능한 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
반도체 패키지가 제공된다. 본 발명의 실시예들에 따른 반도체 패키지는 수직적으로 적층된 제1 기판 및 제2 기판; 상기 제2 기판의 하면 상에 형성되어 상기 제1 기판의 상면과 마주하는 반도체 소자층; 상기 제1 기판의 상기 상면 상의 상부 칩 패드들 및 상부 더미 패드; 상기 제1 기판을 관통하여 상기 상부 칩 패드들과 연결되는 관통 전극들; 상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 칩 패드들과 전기적으로 연결된 하부 칩 패드들; 및 상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 더미 패드와 전기적으로 절연된 하부 더미 패드를 포함하되, 평면적 관점에서, 상기 상부 더미 패드와 상기 하부 더미 패드 사이의 거리는 상기 하부 더미 패드의 직경보다 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 수직적으로 적층된 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩의 상면 상의 상부 칩 패드들; 상기 제2 반도체 칩의 하면 상에 배치되어 상기 상부 칩 패드들에 전기적으로 연결된 하부 칩 패드들; 상기 제1 반도체 칩의 상면 상의 제1 상부 더미 패드; 상기 제2 반도체 칩의 하면 상에 배치되어 상기 제1 상부 더미 패드과 인접한 제1 하부 더미패드; 상기 제1 반도체 칩의 상면 상의 제2 상부 더미 패드; 및 상기 제2 반도체 칩의 하면 상에 배치되어 상기 제2 상부 더미 패드과 인접한 제2 하부 더미패드를 포함하되, 상기 제1 상부 더미 패드는 상기 제1 하부 더미 패드로부터 제1 방향으로 이격되고, 상기 제2 상부 더미 패드는 상기 제2 하부 더미 패드로부터 상기 제1 방향의 반대 방향으로 이격될 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 수직적으로 적층된 제1 반도체 칩 및 제2 반도체 칩; 상기 제1 반도체 칩의 상면 상의 상부 칩 패드들; 상기 제2 반도체 칩의 하면 상에 배치되며, 상기 상부 칩 패드들에 전기적으로 연결되는 하부 칩 패드들; 상기 제1 반도체 칩의 상면 상의 제1 상부 더미 패드; 상기 제2 반도체 칩의 하면 상에 배치되어 상기 제1 상부 더미 패드와 인접한 제1 하부 더미패드; 상기 제1 반도체 칩의 상면 상의 제2 상부 더미 패드; 및 상기 제2 반도체 칩의 하면 상에 배치되어 상기 제2 상부 더미 패드와 인접한 제2 하부 더미패드를 포함하되, 평면적 관점에서, 상기 제1 상부 더미 패드와 상기 제1 하부 더미 패드 사이의 거리는 상기 제2 상부 더미 패드와 상기 제2 하부 더미 패드 사이의 거리에 비해 작을 수 있다.
본 발명의 실시예들에 따르면, 정렬 정확도가 개선되고, 비파괴 검사가 가능한 적층된 복수의 반도체 칩들을 포함하는 반도체 패키지가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1의 I-I'선을 따라 자른 단면도다.
도 3은 도 2의 AA부분을 확대한 확대단면도이다.
도 4는 본 발명의 실시예들에 따른 비파괴 테스트 방법을 설명하기 위한 도면으로, 도 2의 AA부분에 대응된다.
도 5a 및 도 6a는 도 1의 BB 부분을 확대한 확대 평면도들이다.
도 5b 및 도 6b는, 각각, 도 5a 및 도 5a의 I-I'선을 따라 자른 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대 단면도로 도 5a의 I-I' 선에 대응된다.
도 8a는 도 1의 BB 부분 및 CC 부분을 확대한 확대 평면도이다.
도 8B는 도 8a의 I-I'선 및 II-II'선을 따라 자른 단면도다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 10은 도 9의 DD부분을 확대한 확대단면도이다.
도 11은 도 10의의 I-I'선, II-II' 및 III~III'선을 따라 자른 단면도다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 도 12의 EE 부분을 확대한 확대단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 도 14의 FF 부분을 확대한 확대단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1의 I-I'선을 따라 자른 단면도다.
도 1 및 도 2를 참조하면, 반도체 패키지는 패키지 기판(100), 패키지 기판(100) 상에 실장된 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 및 패키지 기판(100)과 제1 반도체 칩(300) 사이의 버퍼칩(200)을 포함할 수 있다.
패키지 기판(100)은, 에컨대, 인쇄회로 기판 또는 세라믹 기판일 수 있다. 페키지 기판(100)은 절연체를 포함하는 베이스 층 및 베이스 층 내의 배선들을 포함할 수 있다. 베이스 층은 수직적으로 적층된 절연층들을 포함할 수 있고, 배선들은 상기 절연층들의 사이에 형성될 수 있다. 패키지 기판(100)은 반도체 패키지의 서포트 기판의 역할을 수행할 수 있다. 패키지 기판(100)의 베이스 층은, 예컨대, 페놀 수지, 에폭시 수지 및 폴리이미드 중 하나를 포함할 수 있다.
패키지 기판(100)의 하면 상에 단자부들(112)이 배치될 수 있다. 단자부들(112)은 패키지 기판(100) 내의 배선들과 연결될 수 있으며, 패키지 기판(100)의 하면 상에 부착될 수 있다. 단자부들(112)은 도전성 물질을 포함할 수 있다. 단자부들(112)은, 예컨대, 솔더볼 또는 범프일 수 있다. 단자부들(112)은 반도체 패키지를 외부 장치와 전기적으로 연결시킬 수 있다.
패키지 기판(100) 상에 제1 내지 제4 반도체 칩들(300, 400, 500, 600)이 제공될 수 있다. 실시예들에 따르면, 제1 내지 제4 반도체 칩들(300, 400, 500, 600)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 실시예들에 따르면, 반도체 패키지는 네 개 보다 많거나 또는 적은 반도체 칩들을 포함할 수 있다. 예컨대, 반도체 패키지는 두 개의 반도체 칩들을 포함하거나 또는 여덟 개 이상의 반도체 칩들을 포함할 수 있다. 이하, 네 개의 반도체 칩들을 포함하는 반도체 패키지가 설명되지만, 반도체 칩들의 수는 예시적인 것으로 특별하게 제한되지 않을 수 있다.
제1 반도체 칩(300)은 제1 기판(310) 및 제1 반도체 소자층(320)을 포함할 수 있다. 제2 반도체 칩(400)은 제2 기판(410) 및 제2 반도체 소자층(420)을 포함할 수 있다. 제3 반도체 칩(500)은 제3 기판(510) 및 제3 반도체 소자층(520)을 포함할 수 있다. 제4 반도체 칩(600)은 제4 기판(610) 및 제4 반도체 소자층(620)을 포함할 수 있다.
일 예로, 제1 내지 제4 기판들(310, 410, 510, 610)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 다른 예로, 제1 내지 제4 기판들(310, 410, 510, 610)은, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함 할 수 있다.
제1 내지 제4 기판들(310, 410, 510, 610)의 하면 상에 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)이 각각 형성될 수 있다. 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)은, 각각, 다양한 종류의 개별 소자들(individual devices) 및 상기 개별 소자들을 덮는 층간 절연막을 포함할 수 있다. 상기 개별 소자들은, 예컨대, 메모리 소자들일 수 있다. 상기 메모리 소자는, 예컨대, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 소자이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 소자일 수 있다.
실시예들에 따르면, 상기 개별 소자들은 제1 내지 제4 기판들(310, 410, 510, 610)의 일면 상에 형성될 수 있다. 따라서, 제1 내지 제4 기판들(310, 410, 510, 610)과 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)의 경계는 명확히 구분되지 않을 수 있다. 일 예로, 제1 내지 제4 기판들(310, 410, 510, 610)이 반도체 기판의 일부분을 포함할 수 있고, 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)은 개별 소자들이 형성된 반도체 기판의 다른 부분을 포함할 수 있다.
제1 내지 제3 반도체 칩들(300, 400, 500)은 관통 전극들(TSV)을 포함할 수 있다. 관통 전극들(TSV)은 제1 내지 제3 기판들(310, 410, 510)을 관통하여 제1 내지 제3 반도체 소자층들(320, 420, 520) 내의 개별 소자들에 전기적으로 접속될 수 있다. 일 예에 따르면, 관통 전극들(TSV)은 제1 내지 제3 반도체 칩들(300, 400, 500)을 완전히 관통하지 않을 수 있다. 관통 전극들(TSV)의 하단은, 예컨대, 제1 내지 제3 반도체 소자층들(320, 420, 520) 내부에 형성될 수 있다. 그러나, 관통 전극들(TSV)의 구조가 이에 제한되는 것은 아니다. 도시되지 않았지만, 다른 예에 따르면, 관통 전극들(TSV)은 제1 내지 제3 기판들(310, 410, 510) 및 제1 내지 제3 반도체 소자층들(320, 420, 520)을 완전히 관통할 수 있다. 관통 전극들(TSV)은 형성된 시기 및 공정에 따라 다른 구조 및 형상을 가질 수 있다. 예컨대, 관통 전극들(TSV)은 FEOL(front end of line) 공정 전에 형성되거나, FEOL(front end of line) 공정과 BEOL(Back end of line) 공정 사이에 형성되거나, BEOL 공정 중 또는 BEOL 공정 후에 형성될 수 있다.
제4 반도체 칩(600)은, 제1 내지 제3 반도체 칩들(300, 400, 500)과 달리, 관통 전극들(TSV)을 포함하지 않을 수 있다. 달리 말해서, 관통 전극들(TSV)은 제4 기판(610)을 관통하지 않을 수 있다. 제4 반도체 칩(600)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 중 최상층에 위치한 반도체 칩일 수 있다. 제4 반도체 칩(600)의 제4 기판(610)은 제1 내지 제3 기판들(310, 410, 510)에 비해 두꺼울 수 있다.
제1 내지 제4 반도체 칩들(300, 400, 500, 600) 중 서로 인접한 두 반도체 칩들의 사이에 칩 패드들(CP)이 제공될 수 있다. 칩 패드들(CP)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600)을 전기적으로 연결할 수 있다. 칩 패드들(CP)은, 예컨대, 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 칩 패드들(CP)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600)의 상면 및 하면 상에 배치되어, 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 각각 내의 배선들과 전기적으로 연결될 수 있다.
구체적으로, 칩 패드들(CP)은 상부 칩 패드들(CPa) 및 하부 칩 패드들(CPb)을 포함할 수 있다. 상부 칩 패드들(CPa) 및 하부 칩 패드들(CPb)은, 평면적 관점에서, 원의 형상을 가질 수 있다. 상부 칩 패드들(CPa)은 제1 내지 제3 반도체 칩들(300, 400, 500) 각각의 상면 상에 배치될 수 있다. 즉, 상부 칩 패드들(CPa)은 제1 내지 제3 기판(310, 410, 510)의 상면 상에 배치될 수 있다. 상부 칩 패드들(CPa)의 각각은 관통 전극(TSV)들 상에 배치되어 관통 전극들(TSV)과 전기적으로 연결될 수 있다.
하부 칩 패드들(CPb) 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 각각의 하면 상에 배치될 수 있다. 즉, 하부 칩 패드들(CPb) 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)의 하면 상에 배치될 수 있다. 칩 패드들(CP)은 서로 인접한 두 반도체 칩들을 전기적으로 연결할 수 있다. 예컨대, 제1 반도체 칩(300)의 상부 칩 패드들(CPa)은 제2 반도체 칩(400)의 하부 칩 패드들(CPb)과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(400)의 상부 칩 패드들(CPa)은 제3 반도체 칩(500)의 하부 칩 패드들(CPb)과 전기적으로 연결될 수 있다. 또한, 제3 반도체 칩(500)의 상부 칩 패드들(CPa)은 제4 반도체 칩(600)의 하부 칩 패드들(CPb)과 전기적으로 연결될 수 있다. 제4 반도체 칩(600)의 상면 상에는 상부 칩패드들(CPa)이 배치되지 않을 수 있다.
상부 칩 패드들(CPa)과 하부 칩 패드들(CPb)의 사이에 범프(BP)가 배치될 수 있다. 범프(BP)는 구형 또는 볼 형상을 가질 수 있다. 범프는, 예컨대, 솔더볼일 수 있다. 범프(BP)는 상부 칩 패드들(CPa)과 하부 칩 패드들(CPb)을 전기적으로 연결할 수 있다. 범프(BP)는 주석(Sn), 인듐(In), 비스무트(Bi), 안티모니(Sb), 구리(Cu), 은(Ag), 아연(Zn), 납(Pb) 및/또는 이들의 합금을 포함할 수 있다. 예컨대, 범프(BP)는 Sn, Sn-Pb, Sn-Ag, Sn-Au, Sn-Cu, Sn-Bi, Sn-Zn, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Ag-Zn, Sn-Cu-Bi, Sn-Cu-Zn, Sn-Bi-Zn 등을 포함할 수 있다.
제1 내지 제4 반도체 칩들(300, 400, 500, 600) 중 서로 인접한 두 반도체 칩들의 사이에 더미 패드들(TP)이 제공될 수 있다. 더미 패드들(TP)은, 칩 패드들(CP)과 동일한 물질을 포함할 수 있다. 더미 패드들(TP)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600)의 상면 및 하면 상에 배치되어, 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 각각 내의 배선들과 전기적으로 연결될 수 있다. 더미 패드들(TP)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600)의 정렬 정확도(alignment accuracy)를 테스트 하기 위한 테스트 패드들일 수 있다.
구체적으로, 더미 패드들(TP)은 상부 더미 패드들(TPa) 및 하부 더미 패드들(TPb)을 포함할 수 있다. 상부 더미 패드들(TPa) 및 하부 더미 패드들(TPb)은, 평면적 관점에서, 원의 형상을 가질 수 있다. 상부 더미 패드들(TPa)은 제1 내지 제3 반도체 칩들(300, 400, 500) 각각의 상면 상에 배치될 수 있다. 즉, 상부 더미 패드들(TPa)은 제1 내지 제3 기판(310, 410, 510)의 상면 상에 배치될 수 있다. 상부 더미 패드들(TPa)의 각각은 관통 전극(TSV)들 상에 배치되어 관통 전극들(TSV)과 전기적으로 연결될 수 있다.
하부 더미 패드들(TPb) 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 각각의 하면 상에 배치될 수 있다. 즉, 하부 더미 패드들(TPb) 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)의 하면 상에 배치될 수 있다. 하부 더미 패드들(TPb)은 상부 더미 패드들(TPa)과 인접하되, 상부 더미 패드들(TPa)과 수직적으로 중첩되지 않을 수 있다. 하부 더미 패드(TPb)는 그와 가장 인접한 상부 더미 패드(TPa)와 전기적으로 절연될 수 있다.
하부 더미 패드들(TPb)의 하면 상에 범프(BP)가 배치될 수 있다. 하부 더미 패드들(TPb)의 하면 상의 범프(BP)는 상부 더미 패드들(TPa)과 연결되지 않을 수 있다. 하부 더미 패드들(TPb)의 하면 상의 범프(BP)는, 칩 패드들(CP) 사이의 범프들(BP)과 달리, 라운드진 형상의 하부를 가질 수 있다.
제1 내지 제4 반도체 칩들(300, 400, 500, 600) 사이에 절연층(ML)이 형성될 수 있다. 절연층(ML)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 중 서로 인접한 두 반도체 칩들의 사이를 채울 수 있다. 절연층(ML)은 절연성 폴리머, 에폭시 수지, NCF(non-conductive film) 등의 언더필 물질을 포함할 수 있다. 절연층(ML)은, 예컨대, 반도체 칩 적층 공정에서, 반도체 칩을 열압착 본딩(Thermal Compression Bonding: TCB) 방식으로 접합할 때 접착층으로 이용될 수 있다. 이와 달리, 절연층(ML)은 MUF(Molded Underfill) 방식으로 형성될 수 있으며, 반도체 패키지의 외부면을 덮는 몰딩층(미도시)의 일부일 수 있다.
절연층(ML)은 칩 패드들(CP), 더미 패드들(TP) 및 범프(BP)를 덮을 수 있다. 구체적으로, 절연층(ML)은 상부 칩 패드들(CPa)의 측면들, 하부 칩 패드들(CPb)의 측면들 및 상부 칩 패드들(CPa)과 하부 칩 패드들(CPb) 사이에 배치된 범프(BP)의 측면들을 덮을 수 있다. 절연층(ML)은 상부 더미 패드들(TPa)의 측면들 및 상면을 덮을 수 있다. 절연층(ML)은 하부 더미 패드들(TPb)의 측면들 및 절연층(ML)은 하부 더미 패드들(TPb)의 하면 상에 위치한 범프(BP)의 하부 표면들을 덮을 수 있다.
버퍼 칩(200)이 패키지 기판(100)과 제1 반도체 칩(300)의 사이에 배치될 수 있다. 버퍼 칩(200)은 로직 반도체 칩일 수 있다. 버퍼 칩(200)은 버퍼 기판(210), 버퍼 기판(210)의 하면 상의 버퍼 반도체 소자층(220) 및 관통 전극들(TSV)를 포함할 수 있다. 버퍼 반도체 소자층(200)은, 예컨대, 제1 내지 제4 반도체 칩들(300, 400, 500, 600) 입출력 동작을 제어하는 컨트롤러 소자를 포함할 수 있다.
버퍼 칩(200)의 관통 전극들(TSV)은 버퍼 기판(210)을 관통하여 버퍼 반도체 소자층(200)에 접속될 수 있다. 버퍼 칩(200)의 상면(즉, 버퍼 기판(210)의 상면) 상에 상부 칩 패드(CPa)가 배치될 수 있다. 상기 상부 칩 패드(CPa)는 범프(BP)를 통하여 제1 반도체 칩(200)의 하면 상의 하부 칩 패드(CPb)와 전기적으로 연결될 수 있다. 버퍼 칩(200)의 상면(즉, 버퍼 기판(210)의 상면) 상에 상부 더미 패드(TPa)가 배치될 수 있다. 상기 상부 더미 패드(TPa)는 제1 반도체 칩(200)의 하면 상의 하부 더미 패드(TPb)와 인접하되, 상기 하부 더미 패드(TPb)와 전기적으로 절연될 수 있다.
버퍼 칩(200)의 하면 상에 하부 칩 패드들(CPb) 및 범프(BP)가 형성될 수 있다. 버퍼 칩(200)은 하부 칩 패드들(CPb)과 범프(BP)를 통하여 패키지 기판(100)과 전기적으로 연결될 수 있다.
실시예들에 따르면, 버퍼 칩(200) 개별 소자를 포함하지 않는 더미 반도체 칩일 수 있다. 버퍼 칩(200)은 관통 전극들(TSV)을 통해 제1 내지 제4 반도체 칩(300, 400, 500, 600)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(300, 400, 500, 600)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(300, 400, 500, 600)에 저장된 데이터를 외부로 제공할 수 있는 인터포저일 수 있다.
실시예들에 따르면, 제1 반도체 칩(300)이 패키지 기판(100)의 상부에 직접 연결될 수 있다. 패키지 기판(100)과 제1 내지 제4 반도체 칩(300, 400, 500, 600) 사이에 배치된 버퍼 칩(200)은 생략될 수 있다.
도 3은 도 2의 AA부분을 확대한 확대단면도이다. 도 4는 본 발명의 실시예들에 따른 비파괴 테스트 방법을 설명하기 위한 도면으로, 도 2의 AA부분에 대응된다.
이하, 제1 반도체 칩(300) 및 제2 반도체 칩(400)이 구체적으로 설명된다. 그리고, 제1 반도체 칩(300)과 제2 반도체 칩(400) 사이에 위치한 칩 패드들(CP) 및 더미 패드들(TP)이 구체적으로 설명된다. 제3 및 제4 반도체 칩들(500, 600)의 구조와 그들의 상면 및 하면 상에 위치한 칩 패드들(CP) 및 더미 패드들(TP)은 이하 설명되는 것과 유사할 수 있다.
도 3을 참조하면, 제1 반도체 칩(300) 및 제2 반도체 칩(400)은 도전 라인(CL)을 포함할 수 있다. 도전 라인(CL)은 제1 반도체 소자층(320) 및 제2 반도체 소자층(420) 각각의 내에 형성될 수 있다. 제1 반도체 소자층(320) 내의 도전 라인(CL)은 제1 기판(310)을 관통하는 관통 전극들(TSV)과 전기적으로 연결될 수 있다. 제2 반도체 소자층(420) 내의 도전 라인(CL)은 제2 기판(410)을 관통하는 관통 전극(TSV)과 전기적으로 연결될 수 있다.
하부 칩 패드들(CPb)이 도전 라인(CL)을 통하여 관통 전극들(TSV)과 연결될 수 있다. 상부 칩 패드들(CPa)은 관통 전극들(TSV) 상에 배치되어 관통 전극들(TSV)과 직접 연결될 수 있다.
하부 더미 패드들(TPb)이 도전 라인(CL)을 통하여 관통 전극들(TSV)과 연결될 수 있다. 이때, 적어도 하나의 하부 더미 패드(TPb)와 하부 칩 패드(CPb)는 도전 라인(CL)을 통하여 하나의 관통 전극(TSV)에 공통적으로 연결될 수 있다. 상부 더미 패드들(TPa)은 도전 라인(CL) 없이 관통 전극들(TSV)과 직접 연결될 수 있다.
도2 내지 도 4를 참조하면, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 정렬 정확도(alignment accuracy)가 측정될 수 있다. 도 3에 도시된 바와 같이, 서로 대향하는 상부 칩 패드들(CPa)과 하부 칩 패드들(CPb)이 수직적으로 정렬된 경우, 상부 더미 패드(TPa)와 하부 더미 패드(TPb)는 수직적으로 중첩되지 않을 수 있다. 다시 말해서, 상부 더미 패드(TPa)는 그와 가장 인접한 하부 더미 패드(TPb)와 전기적으로 절연될 수 있다. 도 4에 도시된 바와 같이, 상부 더미 패드(TPa)와 하부 더미 패드(TPb)가 수직적으로 적어도 부분적으로 중첩된 경우, 서로 대향하는 상부 칩 패드들(CPa)과 하부 칩 패드들(CPb)의 수직 정렬이 어긋난 상태일 수 있다.
따라서, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 정렬 정확도를 측정하는 것은 제2 반도체 칩(400)의 하면 상의 하부 더미 패드(TPb)와 제1 반도체 칩(300)의 상면 상의 상부 더미 패드(TPb)의 전기적인 연결 여부를 측정하는 것을 포함할 수 있다. 예컨대, 제2 반도체 칩(400)의 하면 상의 하부 더미 패드(TPb)와 제1 반도체 칩(300)의 상면 상의 상부 더미 패드(TPb)가 전기적으로 연결된 것으로 측정된 경우, 제1 반도체 칩(300)과 제2 반도체 칩(400)의 정렬 정확도는 낮은 것으로 판단될 수 있다.
구체적으로, 제2 반도체 칩(400)의 하면 상의 하부 더미 패드(TPb)는 칩 패드들(CP), 범프(BP), 도전 라인(CL) 및 관통 전극(TSV)을 통하여 제1 반도체 칩(300)의 하면 상의 제1 하부 칩 패드(CPb1)와 연결될 수 있다. 제1 반도체 칩(300)의 상면 상의 상부 더미 패드(TPa)는 관통 전극(TSV) 및 도전 라인(CL)을 통하여 제1 반도체 칩(300)의 하면 상의 제2 하부 칩 패드(CPb2)와 연결될 수 있다.
일 예로, 제2 반도체 칩(400)의 하면 상의 하부 더미 패드(TPb)와 제1 반도체 칩(300)의 상면 상의 상부 더미 패드(TPb)의 전기적인 연결 여부는 제1 하부 칩 패드(CP1)와 제2 하부 칩 패드(CP2) 사이의 저항을 측정함으로써 판단될 수 있다. 하부 칩 패드(CP1)와 제2 하부 칩 패드(CP2) 사이의 저항은, 예컨대, 절연 저항계(Insulation resistance meter)를 통하여 측정될 수 있다.
다른 에로, 제2 반도체 칩(400)의 하면 상의 하부 더미 패드(TPb)와 제1 반도체 칩(300)의 상면 상의 상부 더미 패드(TPb)의 전기적인 연결 여부는 제1 하부 칩 패드(CPb1)에 테스트 전압(Vin)을 인가하고, 제2 하부 칩 패드(CPb2)로 출력되는 출력전압(Vout)을 측정함으로써 판단될 수 있다.
도 5a 및 도 6a는 도 1의 BB 부분을 확대한 확대 평면도들이다. 도 5b 및 도 6b는, 각각, 도 5a 및 도 5a의 I-I'선을 따라 자른 단면도들이다.
도 5a 및 도 5b를 참조하면, 평면적 관점에서, 상부 더미 패드(TPa)의 직경(r1) 및 하부 더미 패드(TPb)의 직경(r2)은 서로 동일할 수 있다. 예컨대, 상부 더미 패드(TPa)의 직경(r1) 및 하부 더미 패드(TPb)의 직경(r2)은 10 um 내지 30 um의 범위를 가질 수 있다. 평면적 관점에서, 상부 더미 패드(TPa) 및 하부 더미 패드(TPb) 사이의 거리(ds)는 상부 더미 패드(TPa)의 직경(r1) 및 하부 더미 패드(TPb)의 직경(r2)에 비해 작을 수 있다. 예컨대, 평면적 관점에서, 상부 더미 패드(TPa) 및 하부 더미 패드(TPb) 사이의 거리(ds)는 3um 내지 20um의 범위를 가질 수 있다. 평면적 관점에서, 상부 더미 패드(TPa) 및 하부 더미 패드(TPb) 사이의 거리(ds)는 상부 더미 패드(TPa)의 직경(r1) 및/또는 하부 더미 패드(TPb)의 직경(r2)의 0.3 배 보다 크고, 1.0 배 보다 작을 수 있다.
상부 더미 패드(TPa) 및 하부 더미 패드(TPb) 사이의 거리(ds)가 3um보다 작거나 또는 더미 패드들(TPa, TPb)의 직경의 0.3 배보다 작은 경우, 범프(BP)의 스윕에 의해 정렬 정확도와 관계 없이 상부 더미 패드(TPa)와 하부 더미 패드(TPb)가 전기적으로 연결될 수 있다. 더미 패드(TPa) 및 하부 더미 패드(TPb) 사이의 거리(ds)가 20um보다 크거나 또는 더미 패드들(TPa, TPb)의 직경의 1.0 배보다 큰 경우, 반도체 칩들의 정렬이 부정확한 경우에도 상부 더미 패드(TPa)와 하부 더미 패드(TPb)가 전기적으로 연결되지 않을 수 있다.
범프(BP)가 하부 더미 패드(TPb)의 하면 상에 배치되어, 하부 더미 패드(TPb)의 하면을 완전히 덮을 수 있다. 범프(BP)의 하부는 상부 더미 패드(TPa)와 연결되지 않고, 절연층(ML)에 의해 덮일 수 있다. 범프(BP)는 제1 반도체 칩(300)의 상면과 이격될 수 있다.
다시 도1, 도 5a 및 도 5b를 참조하면, 상부 더미 패드(TPa)와 하부 더미 패드(TPb)는 반도체 패키의 측면들(S1, S2)과 비스듬한 방향으로 이격될 수 있다. 구체적으로, 도 1에 도시된 바와 같이, 반도체 패키지의 제1 내지 제4 반도체 칩들(300, 400, 500 600)은, 제1 방향(D1)으로 연장된 제1 측면(S1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 제2 측면(S2)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(300, 400, 500, 600)의 각각은, 평면적 관점에서, 사각형의 형상을 가질 수 있다. 서로 인접한 두 더미 패드들(TP)은, 예컨대, 제1 방향(D1) 및 제2 방향(D2)과 모두 수직한 제3 방향(D3)으로 이격되어 배치될 수 있다. 제3 방향(D3)은 패키지 기판(100)의 상면과 평행할 수 있다.
상부 더미 패드(TPa)와 하부 더미 패드(TPb)는 제1 방향(D1)으로 적어도 부분적으로 중첩될 수 있다. 달리 말해서, 하부 더미 패드(TPb)를 제1 방향(D1)으로 이동시키는 경우, 하부 더미 패드(TPb)는 상부 더미패드(TPa)와 적어도 부분적으로 오버랩될 수 있다. 또한, 상부 더미 패드(TPa)와 하부 더미 패드(TPb)는 제2 방향(D1)으로 적어도 부분적으로 중첩될 수 있다. 달리 말해서, 하부 더미 패드(TPb)를 제2 방향(D1)으로 이동시키는 경우, 하부 더미 패드(TPb)는 상부 더미패드(TPa)와 적어도 부분적으로 오버랩될 수 있다. 상부 더미 패드(TPa)와 하부 더미 패드(TPb)가 제1 방향(D1) 및 제2 방향(D2)으로 적어도 부분적으로 중첩됨에 따라, 반도체 칩들 간의 다양한 방향의 오정렬이 감지될 수 있다.
도 6a 및 도 6b를 참조하면, 상부 더미 패드(TPa)의 직경(r1)은 하부 더미 패드(TPb)의 직경(r2)에 비해 작을 수 있다. 상부 더미 패드(TPa)의 직경(r1)은, 예컨대, 하부 더미 패드(TPb)의 직경(r2)의 0.3배 보다 크고, 0.8배 보다 작을 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 확대 단면도로 도 5a의 I-I' 선에 대응된다.
도 7을 참조하면, 범프(BP)가 제1 반도체 칩(300)의 상면에 접촉할 수 있다. 범프(BP)의 측면은 절연층(ML)에 의해 덮일 수 있고, 범프(BP)의 하부면은 제1 기판(310)의 상면에 의해 노출되지 않을 수 있다.
도 8a는 도 1의 BB 부분 및 CC 부분을 확대한 확대 평면도이다. 도 8B는 도 8a의 I-I'선 및 II-II'선을 따라 자른 단면도다.
구체적으로, 도 1 및 도 8a 및 도 8b를 참조하면, 더미 패드들(TP)은 제1 상부 더미 패드(TPa1), 제2 상부 더미 패드(TPa2), 제1 하부 더미 패드(TPb1) 및 제2 하부 더미 패드(TPb2)를 포함할 수 있다. 제1 상부 더미 패드(TPa1)와 제1 하부 더미 패드(TPb1)는 서로 인접하되, 서로 전기적으로 절연될 수 있다. 제2 상부 더미 패드(TPa2)와 제2 하부 더미 패드(TPb2)는 서로 인접하되, 서로 전기적으로 절연될 수 있다.
제1 하부 더미 패드(TPb1)는 제1 상부 더미 패드(TPa1)로부터 제3 방향(D3)으로 이격될 수 있다. 제2 하부 더미 패드(TPb2)는 제2 상부 더미 패드(TPa2)로부터 제3 방향(D3)의 반대 방향으로 이격될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 10은 도 9의 DD부분을 확대한 확대단면도이다. 도 11은 도 10의의 I-I'선, II-II' 및 III~III'선을 따라 자른 단면도다.
도 9 내지 도 11을 참조하면, 반도체 패키지는 서로 다른 간격으로 이격된 더미 패드들(TP)을 포함할 수 있다. 구체적으로, 더미 패드들(TP)은 제1 내지 제3 상부 더미 패드들(TPa1, TPa2, TPa3) 및 제1 내지 제3 하부 더미 패드들(TPb1, TPb2, TPb3)을 포함할 수 있다. 제1 상부 더미 패드(TPa1)와 제1 하부 더미 패드(TPb1)가 서로 인접할 수 있다. 평면적 관점에서, 제1 상부 더미 패드(TPa1)와 제1 하부 더미 패드(TPb1)는 제1 거리(ds1)만큼 서로 이격될 수 있다. 제2 상부 더미 패드(TPa2)와 제2 하부 더미 패드(TPb2)가 서로 인접할 수 있다. 평면적 관점에서, 제2 상부 더미 패드(TPa2)와 제2 하부 더미 패드(TPb2)는 제2 거리(ds2)만큼 서로 이격될 수 있다. 제3 상부 더미 패드(TPa3)와 제3 하부 더미 패드(TPb3)가 서로 인접할 수 있다. 평면적 관점에서, 제3 상부 더미 패드(TPa3)와 제3 하부 더미 패드(TPb2)는 제2 거리(ds3)만큼 서로 이격될 수 있다.
제1 내지 제3 상부 더미 패드들(TPa1, TPa2, TPa3)은 제1 반도체 칩(300)의 상면 상에 배치될 수 있다. 제1 내지 제3 상부 더미 패드들(TPa1, TPa2, TPa3)은 모두 동일한 레벨에 위치할 수 있다. 제1 내지 제3 하부 더미 패드들(TPb1, TPb2, TPb3)은 제2 반도체 칩(400)의 하면 상에 배치될 수 있다. 제1 내지 제3 하부 더미 패드들(TPb1, TPb2, TPb3)은 모두 동일한 레벨에 위치할 수 있다.
제2 거리(ds2)는 제1 거리(ds1)에 비해 클 수 있고, 제3 거리(ds3)는 제2 거리(ds2)에 비해 클 수 있다. 예컨대, 제1 거리(ds1)는 3um 보다 크고 5um보다 작을 수 있다. 제2 거리(ds2)는 5um 내지 7.5um의 범위를 가질 수 있다. 제3 거리(ds3)는 7.5um 보다 크고 12um보다 작을 수 있다. 반도체 패키지가 서로 다른 간격으로 이격된 더미 패드들(TP)을 포함함에 따라, 반도체 칩들 간의 오정렬 정도가 측정될 수 있다. 예컨대, 제2 하부 더미 패드(TPb2)와 제2 상부 더미 패드(TPa2)가 서로 전기적으로 연결되고, 제3 하부 더미 패드(TPb3)와 제3 상부 더미 패드(TPa3)가 서로 전기적으로 절연된 경우, 제3 방향(D3)으로의 오정렬 정도는 5um 내지 7.5um의 범위를 갖는 것으로 판단될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 13은 도 12의 EE 부분을 확대한 확대단면도이다. 간결한 설명을 위하여, 도 1 내지 도 11를 참조하여 설명된 구성들과 중복된 구성에 대한 상세한 설명은 생략될 수 있다.
도 12 및 도 13을 참조하면, 반도체 패키지는 범프(BP, 도 1a 참조)를 포함하지 않을 수 있다. 본 예에 따르면, 상부 칩 패드들(CPa)은 하부 칩 패드들(CPb)과 직접 접촉할 수 있다.
절연층(IL)은 제1 절연층(ILa) 및 제2 절연층(ILb)을 포함할 수 있다. 제1 절연층(ILa) 및 제2 절연층(ILb)은, 예컨대, 접착성 필름을 포함할 수 있다. 제1 절연층(ILa)은 각각의 제1 내지 제3 반도체 칩들(300, 400, 500) 및 더미 칩(200)의 상면 상에 형성될 수 있다. 예컨대, 도 13에 도시된 바와 같이, 제1 절연층(ILa)은 제1 반도체 칩(300)의 상면 상에 형성될 수 있다. 제1 절연층(ILa)은 상부 칩 패드들(CPa)의 측면들을 덮을 수 있고, 상부 칩 패드들(CPa)의 상면들을 덮지 않을 수 있다. 제2 절연층(ILb)은 제1 내지 제4 반도체 칩들(300, 400, 500, 600)의 하면 상에 형성될 수 있다. 예컨대, 도 13에 도시된 바와 같이, 제2 반도체 칩(400)의 하면 상에 형성될 수 있다. 제2 절연층(ILb)은 하부 칩 패드들(CPb)의 측면들을 덮을 수 있고, 상부 칩 패드들(CPb)의 하면들을 덮지 않을 수 있다. 제1 절연층(ILa)에 의해 노출된 상부 칩 패드들(CPa)의 상면과, 제2 절연층(ILb)에 의해 노출된 하부 칩 패드들(TPb)의 하면이 서로 접촉할 수 있다.
상부 더미 패드(TPa)의 측면들이 제1 절연층(ILa)에 의해 덮일 수 있고, 상부 더미 패드(TPa)의 상면이 제2 절연층(ILb)에 의해 덮일 수 있다. 하부 더미 패드(TPb)의 측면들이 제2 절연층(ILb)에 의해 덮일 수 있고, 하부 더미 패드(TPb)의 하면이 제1 절연층(ILa)에 의해 덮일 수 있다. 상부 더미 패드(TPa)의 상면과 하부 더미 패드(TPb)의 하면은 서로 이격될 수 있다. 상부 더미 패드(TPa)의 상면과 하부 더미 패드(TPb)의 하면은 동일 레벨에 위치할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 15는 도 14의 FF 부분을 확대한 확대단면도이다. 간결한 설명을 위하여, 도 1 내지 도 11를 참조하여 설명된 구성들과 중복된 구성에 대한 상세한 설명은 생략될 수 있다.
도 14 및 도 15를 참조하면, 제1 내지 제3 반도체 칩들(300, 400, 500)은 제1 내지 제3 기판(310, 410, 510) 상의 제1 내지 제3 상부 절연층들(332, 432, 532)을 포함할 수 있다. 버퍼 칩(200)은 버퍼 기판(210) 상의 제4 상부 절연층(232)을 포함할 수 있다. 제1 내지 제4 상부 절연층들(332, 432, 532, 232)은 상부 칩 패드들(CPa)의 측면들 및 상부 더미 패드들(TPa)의 측면들을 덮을 수 있다. 하부 칩 패드들(CPb) 및 하부 더미 패드들(TPb)은 제1 내지 제4 반도체 소자층들(320, 420, 520, 620)의 내에 매립될 수 있다.
이하 제1 반도체 칩(300) 및 제2 반도체 칩(400)이 구체적으로 설명된다. 제3 및 제4 반도체 칩들(500, 600)의 구체적인 구조는 제1 반도체 칩(300) 및 제2 반도체 칩(400)과 동일/유사할 수 있다.
제1 반도체 칩(300)은 제1 기판(310), 제1 기판(310)의 하면 상의 반도체 소자층(320) 및 제1 기판(310)의 상면 상의 제1 상부 절연층(332)을 포함할 수 있다. 제2 반도체 칩(400)은 제2 기판(410), 제2 기판(410)의 하면 상의 반도체 소자층(420) 및 제2 기판(410)의 상면 상의 제2 상부 절연층(432)을 포함할 수 있다.
제1 반도체 칩(300)의 제1 상부 절연층(332)은, 제2 반도체 칩(400)의 제2 반도체 소자층(420)과 직접 접촉할 수 있다. 제1 반도체 칩(300)과 제2 반도체 칩(400)은 열 압착 본딩 공정에 의해 서로 접합될 수 있다. 열 압창 본딩 공정이 수행됨에 따라 제1 상부 절연층(332)과 제2 반도체 소자층(420)의 계면이 서로 접합될 수 있다. 제1 상부 절연층(332) 및 제2 반도체 소자층(420)은, 예컨대 실리콘 산화물을 포함할 수 있다.
제1 상부 절연층(332) 내의 상부 칩 패드들(CPa) 및 제2 반도체 소자층(420) 내의 하부 칩 패드들(CPb)이 서로 마주할 수 있다. 상부 칩 패드들(CPa) 및 하부 칩 패드들(CPb)은 열 압착 본딩 공정에 의해 서로 접합될 수 있다. 상부 칩 패드들(CPa) 및 하부 칩 패드들(CPb)은, 예컨대, 구리(Cu)를 포함할 수 있다. 열 압착 본딩 공정이 수행된 이후, 상부 칩 패드들(CPa) 및 하부 칩 패드들(CPb)의 계면은 구분되지 않을 수 있다.
제1 상부 절연층(332) 내의 상부 더미 패드(TPa) 및 제2 반도체 소자층(420) 내의 하부 더미 패드(TPb)는 제1 기판(310)의 상면과 평행한 방향으로 서로 이격될 수 있다. 상부 더미 패드(TPa)의 상면과, 하부 더미 패드(TPb)의 하면은 동일한 수직적 레벨에 위치할 수 있다. 상부 더미 패드(TPa)의 상면은 제2 반도체 소자층(420)에 의해 덮일 수 있고, 하부 더미 패드(TPb)의 하면은 제1 상부 절연층(332)에 의해 덮일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 수직적으로 적층된 제1 기판 및 제2 기판;
    상기 제2 기판의 하면 상에 형성되어 상기 제1 기판의 상면과 마주하는 반도체 소자층;
    상기 제1 기판의 상기 상면 상의 상부 칩 패드들 및 상부 더미 패드;
    상기 제1 기판을 관통하여 상기 상부 칩 패드들과 연결되는 관통 전극들;
    상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 칩 패드들과 전기적으로 연결된 하부 칩 패드들; 및
    상기 반도체 소자층의 하면 상에 배치되며, 상기 상부 더미 패드와 전기적으로 절연된 하부 더미 패드를 포함하되,
    평면적 관점에서, 상기 상부 더미 패드와 상기 하부 더미 패드 사이의 거리는 상기 하부 더미 패드의 직경보다 작은 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 기판과 상기 반도체 소자층의 사이를 채우는 절연층을 더 포함하되,
    상기 절연층은 상기 상부 더미 패드의 상면을 덮는 반도체 패키지.
  3. 제1 항에 있어서,
    평면적 관점에서, 상기 상부 더미 패드와 상기 하부 더미 패드 사이의 거리는 3㎛ 보다 크고 20㎛ 보다 작은 반도체 패키지;
  4. 제1 항에 있어서,
    평면적 관점에서, 상기 상부 더미 패드와 상기 하부 더미 패드 사이의 거리는 상기 하부 더미 패드의 직경의 0.3 배 보다 크고, 1.0 배 보다 작은 반도체 패키지.
  5. 제1 항에 있어서,
    상기 반도체 소자층 내에 배치되며, 상기 하부 더미 패드와 상기 상부 칩 패드들 중 적어도 하나를 전기적으로 연결하는 도전 라인을 더 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 상부 더미 패드는 상기 관통 전극들 중 적어도 하나와 전기적으로 연결되는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 하부 더미 패드의 하면 상의 범프를 더 포함하되,
    상기 범프의 하부는 라운드진 형상을 갖는 반도체 패키지
  8. 제1 항에 있어서,
    상기 상부 더미 패드의 직경은 상기 하부 더미 패드의 직경보다 작은 반도체 패키지.
  9. 제1 항에 있어서,
    상기 하부 더미 패드의 하면 상의 범프를 더 포함하되,
    상기 범프는 상기 제1 기판의 상면과 접촉하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제1 기판은 제1 방향으로 연장된 제1 측면 및 상기 제1 방향과 교차하는 제2 방향으로 연장된 제2 측면을 갖고,
    상부 더미 패드와 상기 하부 더미 패드는 상기 제1 방향 및 상기 제2 방향과 모두 교차하는 제3 방향으로 서로 이격되는 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004829B2 (en) * 2019-10-07 2021-05-11 Sandisk Technologies Llc Memory scaling semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003195249A (ja) 2001-12-28 2003-07-09 Optrex Corp 液晶表示素子およびその検査方法
US8853001B2 (en) 2003-11-08 2014-10-07 Stats Chippac, Ltd. Semiconductor device and method of forming pad layout for flipchip semiconductor die
JP5549339B2 (ja) 2010-04-12 2014-07-16 株式会社ニコン 基板相対位置検出方法、積層デバイス製造方法および検出装置
KR101124568B1 (ko) * 2010-05-31 2012-03-16 주식회사 하이닉스반도체 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지
KR20120039184A (ko) 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 칩 스택 장치
JP2013083619A (ja) 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法
US20130153645A1 (en) 2011-11-17 2013-06-20 Princeton Lightwave, Inc. Process for Hybrid Integration of Focal Plane Arrays
JP2013183120A (ja) * 2012-03-05 2013-09-12 Elpida Memory Inc 半導体装置
US9412725B2 (en) 2012-04-27 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
KR101354729B1 (ko) 2012-08-23 2014-01-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 오정렬 값 측정 방법 및 이것이 적용된 반도체 디바이스
JP6037876B2 (ja) 2013-02-12 2016-12-07 東芝情報システム株式会社 半導体装置、積層ズレ測定装置及び積層ズレ測定方法
JP2015111061A (ja) 2013-12-06 2015-06-18 日本電信電話株式会社 接合位置検査システム、方法、および回路基板
US9437551B2 (en) 2014-02-13 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Concentric bump design for the alignment in die stacking
KR102352677B1 (ko) * 2014-08-27 2022-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102237978B1 (ko) * 2014-09-11 2021-04-09 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102360381B1 (ko) * 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
KR20160142943A (ko) * 2015-06-03 2016-12-14 한국전자통신연구원 반도체 패키지 및 반도체 패키지의 제조 방법
KR102544776B1 (ko) * 2016-04-28 2023-06-20 삼성전자주식회사 반도체 패키지의 제조 방법
KR102467034B1 (ko) * 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지
TWI613772B (zh) * 2017-01-25 2018-02-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造
KR102467030B1 (ko) * 2018-01-17 2022-11-14 삼성전자주식회사 반도체 패키지 및 그 패키지를 포함한 반도체 장치
KR102593085B1 (ko) * 2018-11-21 2023-10-24 삼성전자주식회사 반도체 장치, 반도체 패키지 및 이의 제조 방법
US11562982B2 (en) * 2019-04-29 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
US11239203B2 (en) * 2019-11-01 2022-02-01 Xilinx, Inc. Multi-chip stacked devices

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