KR102544776B1 - 반도체 패키지의 제조 방법 - Google Patents

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Abstract

하부 패키지 기판 및 상기 하부 패키지 기판의 상면 상의 하부 더미볼 및 하부 솔더볼을 포함하는 하부 반도체 패키지를 제공하는 것, 상부 패키지 기판 및 상기 상부 패키지 기판의 하면 상의 상부 더미볼 및 상부 솔더볼을 포함하는 상부 반도체 패키지를 제공하는 것, 제 1 온도에서 상기 상부 더미볼과 상기 하부 더미볼을 결합하여 상기 상부 솔더볼과 상기 하부 솔더볼을 정렬시키는 것, 및 제 2 온도에서 상기 상부 솔더볼과 상기 하부 솔더볼이 결합된 연결단자를 형성하는 것을 포함하는 반도체 패키지의 제조 방법을 제공한다.

Description

반도체 패키지의 제조 방법{A METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 상세하게는 반도체 패키지의 접합 방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이 경우, 패키지들 사이에 높은 접합 신뢰성이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 상부 반도체 패키지와 하부 반도체 패키지가 오정렬없이 결합되는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 열적 스트레스에 대하여 우수한 내성을 갖는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 하부 패키지 기판 및 상기 하부 패키지 기판의 상면 상의 하부 더미볼 및 하부 솔더볼을 포함하는 하부 반도체 패키지를 제공하는 것, 상부 패키지 기판 및 상기 상부 패키지 기판의 하면 상의 상부 더미볼 및 상부 솔더볼을 포함하는 상부 반도체 패키지를 제공하는 것, 제 1 온도에서 상기 상부 더미볼과 상기 하부 더미볼을 결합하여 상기 상부 솔더볼과 상기 하부 솔더볼을 정렬시키는 것, 및 제 2 온도에서 상기 상부 솔더볼과 상기 하부 솔더볼이 결합된 연결단자를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 온도는 상기 제 1 온도보다 높을 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 온도는 상기 상부 더미볼의 녹는점 및 상기 하부 더미볼의 녹는점보다 높고 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 온도는 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 높을 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼의 녹는점 및 상기 하부 더미볼의 녹는점은 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상면 상에 실장되는 하부 반도체 칩을 더 포함할 수 있다. 상기 상부 반도체 패키지는 상기 상부 패키지 기판의 상면 상에 실장되는 상부 반도체 칩을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 더미볼은 평면적 관점에서 상기 하부 솔더볼보다 상기 하부 반도체 칩과 인접하여 배치될 수 있다. 상기 상부 더미볼은 평면적 관점에서 상기 상부 솔더볼보다 상기 상부 반도체 칩과 인접하여 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼의 폭은 상기 상부 솔더볼의 폭보다 크고, 상기 하부 더미볼의 폭은 상기 하부 솔더볼의 폭보다 클 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼 및 상기 하부 더미볼은 결합하여 더미솔더를 형성하고, 상기 연결단자를 형성하는 동안 상기 더미솔더는 용융상태일 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼과 상기 하부 더미볼을 결합하기 전에, 상기 하부 반도체 패키지의 하면 상에 제공된 보드에 상기 하부 반도체 패키지를 실장하는 것을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제 1 및 제 2 솔더 패드들을 포함하는 하부 반도체 패키지를 제공하는 것, 상기 하부 반도체 패키지 상에 상부 솔더볼 및 상부 더미볼을 포함하는 상부 반도체 패키지를 적층하는 것, 및 리플로우(reflow) 공정을 통해 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 결합시키는 것을 포함할 수 있다. 상기 리플로우 공정은:
상기 상부 더미볼이 상기 제 1 솔더 패드 상에 접합되는 제 1 공정, 및 상기 상부 솔더볼이 상기 제 2 솔더 패드 상에 접합되는 제 2 공정을 포함할 수 있다. 상기 제 1 공정 중 상기 상부 솔더볼이 상기 하부 솔더볼과 정렬될 수 있다. 상기 제 1 공정 보다 상기 제 2 공정 시의 온도가 더 높을 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼의 녹는점은 상기 상부 솔더볼의 녹는점보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 솔더볼은 상기 상부 더미볼보다 상기 상부 반도체 패키지의 엣지에 인접하여 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 더미볼은 상기 상부 솔더볼보다 큰 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 하부 반도체 패키지는 하부 패키지 기판 상에 실장되는 하부 반도체 칩, 및 상기 하부 반도체 칩 상에 배치되는 인터포저 기판을 더 포함할 수 있다. 상기 제 1 및 제 2 솔더 패드들은 상기 인터포저 기판의 상면에 배치될 수 있다.
본 발명의 실시예들의 반도체 패키지의 제조 방법에 따르면, 상부 솔더볼 및 하부 솔더볼의 녹는점보다 낮은 온도에서, 상부 더미볼 및 하부 더미볼에 리플로우 공정이 수행된다. 상부 더미볼 및 하부 더미볼은 상기 공정 중 용융되어 용융 솔더를 형성하며, 용융 솔더의 표면 장력에 의해 상부 솔더볼 및 하부 솔더볼이 정렬될 수 있다. 따라서, 상부 솔더볼 및 하부 솔더볼은 상호 정렬된 상태로 결합할 수 있으며, 이를 통해 반도체 패키지의 제조 공정에서 상부 솔더볼 및 하부 솔더볼의 오정렬을 방지할 수 있다.
본 발명의 실시예들에 따라 제조된 반도체 패키지는 열적 스트레스에 대하여 우수한 내성을 가질 수 있다. 상세하게는, 반도체 패키지는 반도체 패키지에 발생하는 스트레스를 흡수하기 위한 더미단자를 반도체 칩과 인접하게 배치하며, 이를 통해 상부 반도체 패키지와 하부 반도체 패키지를 전기적으로 연결하는 연결단자에 가해지는 스트레스가 최소화될 수 있다.
도 1a는 본 발명의 실시예들에 따른 하부 반도체 패키지의 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 본 발명의 실시예들에 따른 하부 반도체 패키지를 설명하기 위한 단면도이다.
도 2a는 본 발명의 실시예들에 따른 상부 반도체 패키지의 저면도이다.
도 2b는 도 2a의 B-B'선에 따른 단면도이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 하부 반도체 패키지(100)의 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 본 발명의 실시예들에 따른 하부 반도체 패키지(101)를 설명하기 위한 단면도이다. 도 2a는 본 발명의 실시예들에 따른 상부 반도체 패키지(200)의 저면도이다. 도 2b는 도 2a의 B-B'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하여, 하부 반도체 패키지(100)는 하부 패키지 기판(110), 하부 반도체 칩(120), 하부 몰드막(130), 하부 솔더볼(140) 및 하부 더미볼(150)을 포함할 수 있다.
하부 패키지 기판(110)은 제 1 상면(110a), 및 제 1 상면(110a)과 대향하는 제 1 하면(110b)을 가질 수 있다. 하부 패키지 기판(110)은 회로패턴을 갖는 인쇄회로기판(PCB) 또는 재배선 기판(redistribution substrate)일 수 있다. 하부 패키지 기판(110)의 제 1 하면(110b) 상에 솔더볼 또는 솔더범프와 같은 외부단자(112)가 배치될 수 있다.
하부 반도체 칩(120)은 하부 패키지 기판(110)의 제 1 상면(110a) 상에 실장될 수 있다. 예를 들어, 하부 반도체 칩(120)은 플립칩 본딩 방식으로 하부 패키지 기판(110)에 실장될 수 있다. 즉, 하부 반도체 칩(120)은 솔더볼이나 솔더범프와 같은 접속단자(122)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 하부 반도체 칩(120)은 본딩 와이어(미도시)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 하부 반도체 칩(120)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, OneNAND, PRAM, ReRAM 또는 MRAM일 수 있다.
하부 몰드막(130)은 하부 패키지 기판(110) 상에 배치되어, 하부 반도체 칩(120)을 감쌀 수 있다. 예를 들어, 하부 몰드막(130)은 하부 반도체 칩(120)의 상면을 노출하거나, 도시된 바와는 다르게, 하부 몰드막(130)은 하부 반도체 칩(120)의 상면을 덮도록 제공될 수도 있다. 더하여, 접합홀들(132)은 하부 몰드막(130)을 관통할 수 있다. 접합홀들(132)은 하부 반도체 칩(120)과 이격되어 제공될 수 있다. 일 예로, 접합홀들(132)은 하부 반도체 칩(120)을 중심으로 대칭되도록 제공될 수 있다. 하부 몰드막(130)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
하부 솔더볼(140) 및 하부 더미볼(150)은 접합홀들(132)에 제공되어 하부 패키지 기판(110)과 접촉할 수 있다. 예를 들어, 평면적 관점에서, 하부 솔더볼(140)은 하부 더미볼(150)보다 하부 패키지 기판(110)의 엣지에 더 인접하여 제공될 수 있다. 즉, 하부 더미볼(150)은 하부 솔더볼(140)보다 하부 반도체 칩(120)과 인접하게 배치될 수 있다. 평면적 관점에서, 하부 더미볼(150)의 폭(w2)은 하부 솔더볼(140)의 폭(w1)보다 클 수 있다. 즉, 하부 더미볼(150)의 부피는 하부 솔더볼(140)의 부피보다 클 수 있다. 이는 후술되는 반도체 패키지의 제조 방법에서 상부 더미볼 및 하부 더미볼(150)이 용융되어 생성되는 용융 솔더가 더 큰 표면장력을 갖게 하기 위함이다. 하부 더미볼(150)은 녹는점이 128℃ 내지 216℃일 수 있다. 예를 들어, 하부 더미볼(150)은 Bi58Sn42, In97Ag3, In90Ag10, In75Pb25, In70Pb30, In60Pb40, In50Sn50, In52Sn48, Sn86 . 5Zn5 . 5In4 . 5Bi3 .5, Bi57Sn42Ag1 , Sn43Pb43Bi14, Sn46Pb46Bi8, Bi52Pb32Sn16 또는 Bi46Sn34Pb20 중 어느 하나를 포함할 수 있다. 하부 솔더볼(140)은 하부 더미볼(150)보다 녹는점이 높을 수 있다. 예를 들어, 하부 솔더볼(140)은 Sn96.5Ag3Cu0.5, Sn96 . 8Ag3Cu0 .2, 또는 Sn97Ag2 . 5Cu0 . 5 중 어느 하나를 포함할 수 있다. 하부 솔더볼(140)은 하부 패키지 기판(110)의 제 1 상면(110a) 상에 제공되어 하부 패키지 기판(110) 및 하부 반도체 칩(120)과 전기적으로 연결될 수 있다. 본 명세서에서 “솔더”라 함은 가령 주석, 금, 은, 또는 구리와 같은 도전체 혹은 이들의 합금(일 예로, Sn-In, Sn-Au, Sn-Cu, Sn-Bi) 등을 의미하며, “솔더볼”은 구(sphere) 혹은 이와 유사한 형태의 도전체를 의미할 수 있다.
도 1b에 도시된 바와는 다르게, 하부 반도체 패키지(101)는 인터포저 기판(160)을 더 포함할 수도 있다. 도 1c를 참조하여, 하부 반도체 칩(120) 및 하부 몰드막(130) 상에 인터포저 기판(160)이 배치될 수 있다. 인터포저 기판(160)의 상면에 제 1 솔더 패드(170) 및 제 2 솔더 패드(180)가 배치될 수 있다. 평면적 관점에서, 제 2 솔더 패드(180)은 제 1 솔더 패드(170)보다 하부 반도체 칩(120)과 인접하게 배치될 수 있다. 제 2 솔더 패드(180)의 폭은 제 1 솔더 패드(170)의 폭보다 클 수 있다. 제 1 솔더 패드(170)는 하부 솔더볼(140)을 통해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 다른 예로, 필요에 따라 하부 더미볼(150)은 제공되지 않을 수 있다. 이하, 설명의 편의를 위하여 도 1b에 도시된 하부 반도체 패키지(100)를 기준으로 설명할 것이나, 후술되는 반도체 패키지의 제조 방법은 도 1c의 결과물에도 동일하게 적용될 수 있다.
도 2a 및 도 2b를 참조하여, 상부 반도체 패키지(200)는 상부 패키지 기판(210), 상부 반도체 칩(220), 상부 몰드막(230), 상부 솔더볼(240) 및 상부 더미볼(250)을 포함할 수 있다.
상부 패키지 기판(210)은 제 2 상면(210a), 및 제 2 상면(210a)과 대향하는 제 2 하면(210b)을 가질 수 있다. 상부 패키지 기판(210)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다.
상부 반도체 칩(220)은 상부 패키지 기판(210)의 제 2 상면(210a) 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(220)은 와이어 본딩 방식으로 상부 패키지 기판(210)에 실장될 수 있다. 즉, 상부 반도체 칩(220)은 본딩 와이어(222)에 의해 상부 패키지 기판(210)과 전기적으로 연결될 수 있다. 또한, 상부 반도체 칩(220)은 절연성 접착막(미도시)의 개재 하에 상부 패키지 기판(210) 상에 접착될 수 있다. 상부 반도체 칩(220)은 로직 칩 또는 메모리 칩일 수 있다. 도 2b에서는 하나의 상부 반도체 칩(220)만을 포함하는 것으로 도시되어 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상부 반도체 패키지(200)는 적층된 둘 이상의 상부 반도체 칩들을 포함할 수도 있다.
상부 몰드막(230)은 상부 패키지 기판(210) 상에 배치되어, 상부 반도체 칩(220)을 감쌀 수 있다. 예를 들어, 상부 몰드막(230)은 상부 반도체 칩(220) 및 상부 패키지 기판(210)의 제 2 상면(210a)을 덮을 수 있다. 상부 몰드막(230)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
상부 솔더볼(240) 및 상부 더미볼(250)이 상부 패키지 기판(210)의 제 2 하면(210b) 상에 배치될 수 있다. 예를 들어, 평면적 관점에서, 상부 솔더볼(240)은 상부 더미볼(250)보다 상부 패키지 기판(210)의 엣지에 더 인접하여 제공될 수 있다. 이때, 상부 솔더볼(240) 및 상부 더미볼(250)은 각각 하부 솔더볼(140) 및 하부 더미볼(150)과 대응되는 위치 상에 제공될 수 있다. 평면적 관점에서 상부 더미볼(250)의 폭(w4)은 상부 솔더볼(240)의 폭(w3)보다 클 수 있다. 즉, 상부 더미볼(250)의 부피는 상부 솔더볼(240)의 부피보다 클 수 있으며, 이는 후술되는 반도체 패키지의 제조 방법에서 상부 더미볼(250) 및 하부 더미볼(150)이 용융되어 생성되는 용융 솔더가 더 큰 표면장력을 갖게 하기 위함이다. 상부 더미볼(250)은 하부 더미볼(150)과 동일한 물질을 포함할 수 있다. 즉, 상부 더미볼(250)은 녹는점이 128℃ 내지 216℃일 수 있다. 예를 들어, 상부 더미볼(250)은 Bi58Sn42, In97Ag3, In90Ag10, In75Pb25, In70Pb30, In60Pb40, In50Sn50, In52Sn48, Sn86 . 5Zn5 . 5In4 . 5Bi3 .5, Bi57Sn42Ag1 , Sn43Pb43Bi14, Sn46Pb46Bi8, Bi52Pb32Sn16 또는 Bi46Sn34Pb20 중 어느 하나를 포함할 수 있다. 상부 솔더볼(240)의 녹는점은 상부 더미볼(250)의 녹는점보다 높을 수 있다. 상부 솔더볼(240)은 하부 솔더볼(140)과 동일한 물질은 포함할 수 있다. 예를 들어, 상부 솔더볼(240)은 Sn96 . 5Ag3Cu0 .5, Sn96 . 8Ag3Cu0 .2, 또는 Sn97Ag2 . 5Cu0 . 5 중 어느 하나를 포함할 수 있다. 상부 솔더볼(240)은 상부 패키지 기판(210)의 제 2 하면(210b) 상에 부착되어, 상부 패키지 기판(210) 및 상부 반도체 칩(220)과 전기적으로 연결될 수 있다.
이하, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다. 여기서, 설명의 편의를 위해, 상술한 내용과 다르거나, 설명되지 않은 점을 위주로 설명하며, 생략된 부분은 본 발명의 상술한 내용의 실시예에 따른다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하여, 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)가 배치될 수 있다. 하부 반도체 패키지(100)는, 도 1a 및 도 1b를 참조하여 설명한 바와 동일할 수 있다. 예를 들어, 하부 패키지 기판(110), 하부 반도체 칩(120), 하부 몰드막(130), 하부 솔더볼(140) 및 하부 더미볼(150)이 하부 패키지 기판(110) 상에 형성되어 하부 반도체 패키지(100)가 제조될 수 있다.
상부 반도체 패키지(200)는, 도 2a 및 2b를 참조하여 설명한 바와 동일할 수 있다. 예를 들어, 상부 패키지 기판(210), 상부 반도체 칩(220), 상부 몰드막(230), 상부 솔더볼(240) 및 상부 더미볼(250)이 상부 패키지 기판(210)에 형성되어 상부 반도체 패키지(200)가 제조될 수 있다.
상부 솔더볼(240) 및 상부 더미볼(250)은 각각 하부 솔더볼(140) 및 하부 더미볼(150)과 대응되는 위치에 제공될 수 있다. 즉, 상부 솔더볼(240)이 평면적으로 하부 솔더볼(140) 상에 배치되고, 상부 더미볼(250)이 평면적으로 하부 더미볼(150) 상에 배치될 수 있다. 이때, 상부 솔더볼(240)은 하부 솔더볼(140)과 경우에 따라 오정렬(misalign)될 수 있으며, 상부 더미볼(250)은 하부 더미볼(150)과 오정렬될 수 있다. 이는 공정 장비에 의한 기계적 오차 등으로부터 기인할 수 있다. 도 3은 오정렬이 발생된 예를 나타내며, 도시된 바와 같이 상부 반도체 패키지(200) 및 하부 반도체 패키지(100)는 오정렬로 인한 편차(d)를 가질 수 있다.
도 4 및 도 5를 참조하여, 제 1 공정을 수행하여 상부 더미볼(250)과 하부 더미볼(150)이 결합될 수 있다. 제 1 공정은 제 1 온도에서 수행될 수 있다. 제 1 온도는 상부 솔더볼(240) 및 하부 솔더볼(140)의 녹는점보다 낮고, 상부 더미볼(250) 및 하부 더미볼(150)의 녹는점보다 높은 온도일 수 있다. 예를 들어, 제 1 온도는 128℃ 내지 216℃일 수 있다. 제 1 온도에서 상부 더미볼(250) 및 하부 더미볼(150)이 결합할 수 있다. 예를 들어, 제 1 공정 중 상부 더미볼(250) 및 하부 더미볼(150)이 녹아 용융 솔더(310)가 형성될 수 있다.
제 1 공정을 통해, 하부 반도체 패키지(100)와 상부 반도체 패키지(200)가 자기정렬(self-alignment)될 수 있다. 유체 상태의 용융 솔더(310)는 표면적에 비례하는 표면 에너지(surface energy)를 갖는다. 상부 더미볼(250)이 하부 더미볼(150)과 정렬이 어긋난 경우, 도 4와 같이 용융 솔더(310)의 상부는 용융 솔더(310)의 하부와 시프트될 수 있다. 상부 및 하부가 시프트된 용융 솔더(310)는 넓은 표면적을 가질 수 있으며, 용융 솔더(310)는 표면적을 줄이기 위하여 표면장력(surface tension)을 가질 수 있다. 이때, 표면장력은 도 4에 화살표로 도시된 방향으로 용융 솔더(310)에 작용할 수 있다. 이에 따라, 도 5와 같이 용융 솔더(310)의 상부는 하부와 정렬될 수 있다. 이때, 상부 솔더볼(240)도 하부 솔더볼(140)과 정렬될 수 있다. 즉, 상부 반도체 패키지(200)의 상부 솔더볼(240) 및 하부 반도체 패키지(100)의 하부 솔더볼(140)은 용융 솔더(310)가 갖는 표면장력에 의해 정렬될 수 있다. 여기서, 상부 더미볼(250)의 폭(w2) 및 하부 더미볼(150)의 폭(w4)이 증가할 경우, 용융 솔더(310)는 더 큰 부피 및 더 넓은 표면적을 가질 수 있다. 용융 솔더(310)의 표면적이 증가하면 표면 장력 또한 증가하게 되며, 상부 반도체 패키지(200)가 더 강한 힘에 의해 하부 반도체 패키지(100) 상에 정렬될 수 있다. 이후, 공정온도를 제 1 온도로 유지시킨 상태에서 후술되는 제 2 공정이 수행될 수 있다. 예를 들어, 후술되는 제 2 공정은 상기 제 1 공정과 동일한 챔버에서 공정온도를 상승시켜가며 진행될 수도 있다.
도 6을 참조하여, 제 2 공정을 수행하여 반도체 패키지(100)와 상부 반도체 패키지(200)를 결합하여 반도체 패키지(1)를 형성할 수 있다. 예를 들어, 하부 솔더볼(140)과 상부 솔더볼(240)이 제 2 공정 중 결합되어 연결단자(400)를 형성할 수 있다. 연결단자(400)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 연결시킬 수 있다. 제 2 공정은 제 2 온도에서 수행될 수 있다. 제 2 온도는 상부 솔더볼(240) 및 하부 솔더볼(140)의 녹는점과 동일하거나 높은 온도일 수 있다. 예를 들어, 제 2 온도는 217℃ 내지 245℃ 일 수 있다. 제 2 온도에서 상부 솔더볼(240) 및 하부 솔더볼(140)이 녹아 결합될 수 있다. 이후, 공정온도를 상온으로 감소시킬 수 있다. 이때, 용융되어 결합된 상부 솔더볼(240) 및 하부 솔더볼(140)이 제 2 온도 이하의 온도에서 응고되어 연결단자(400)가 형성되고, 용융 솔더(310)가 제 1 온도 이하의 온도에서 응고되어 더미단자(320)가 형성될 수 있다. 연결단자(400)는 하부 솔더볼(140) 및 상부 솔더볼(240)이 섞인 합금일 수 있다.
이와 같이 제조된 반도체 패키지(1)는 하부 반도체 패키지(100), 상부 반도체 패키지(200), 연결단자(400) 및 더미단자(320)를 포함할 수 있다.
연결단자(400) 및 더미단자(320)가 하부 반도체 패키지(100)와 상부 반도체 패키지(200) 사이에 배치될 수 있다. 연결단자(400) 및 더미단자(320)는 하부 반도체 칩(120)의 외각에 배치될 수 있다. 이때, 평면적 관점에서, 더미단자(320)는 연결단자(400)보다 하부 반도체 칩(120)과 더 인접하게 배치될 수 있다. 또한, 더미단자(320)의 폭(w6)은 연결단자(400)의 폭(w5)보다 클 수 있다. 연결단자(400)는 하부 반도체 패키지(100)와 상부 반도체 패키지(200)를 전기적으로 연결시킬 수 있다. 더미단자(320)는 반도체 패키지(1)의 열적 스트레스에 대한 내성을 증가시킬 수 있다. 상세하게는, 반도체 패키지(1)에 온도 변화가 발생하면, 패키지 기판들(110, 210)과 반도체 칩들(120, 220) 사이에 열팽창계수 차이로 인한 스트레스가 발생할 수 있다. 이때, 패키지 기판들(110, 210)과 반도체 칩들(120, 220) 사이의 스트레스는 반도체 칩들(120, 220)에 인접할수록 증가될 수 있다. 본 발명에 따라 제조된 반도체 패키지(1)는 반도체 칩들(120, 220)과 인접하여 배치되는 더미단자(320)를 포함할 수 있다. 더미단자(320)는 열팽창계수의 차이로 인한 스트레스를 흡수할 수 있으며, 연결단자(400)는 더미단자(320)에 의해 손상이 방지될 수 있다.
도 7 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 7을 참조하여, 도 6의 반도체 패키지(1)는 보드(510) 상에 실장될 수 있다. 보드(510)는 모바일 제품(예를 들어, 휴대전화)이나 메모리 모듈의 보드일 수 있다. 보드(510) 상에는 보드단자(520)가 제공될 수 있다. 보드단자(520)와 외부단자(112)가 접속되어 보드(510)와 반도체 패키지(1)를 전기적으로 연결할 수 있다.
이와는 다르게, 외부단자(112)와 보드단자(520)를 결합하는 것은 제 1 공정을 수행하기 전에 이루어질 수도 있다. 도 8을 참조하면, 보드단자(520)와 외부단자(112)가 결합하여 보드(510)와 하부 반도체 패키지(100)를 전기적으로 연결할 수 있다. 이후, 제 1 공정 및 제 2 공정을 수행하여 하부 반도체 패키지(100) 상에 상부 반도체 패키지(200)가 결합될 수 있다.
이와는 또 다르게, 외부단자(112)와 보드단자(520)를 결합하는 것은 상부 솔더볼(240)과 하부 솔더볼(140)을 결합하는 제 2 공정과 동시에 이루어질 수도 있다. 즉, 상부 솔더볼(240)과 하부 솔더볼(140)을 결합하기 위한 제 2 공정 중 리플로우 공정 시, 외부단자(112)와 보드단자(520) 또한 결합할 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 도 1c와 같이 인터포저 기판(160)을 포함하는 하부 반도체 패키지(101) 상에 도 2b의 상부 반도체 패키지(200)를 실장하여 형성될 수 있다. 여기서, 설명의 편의를 위하여, 상술한 내용과 다르거나, 설명되지 않은 점을 위주로 설명하며, 생략된 부분은 도 3 내지 도 6을 참조하여 설명한 바와 동일/유사할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1c, 도 2b 및 도 9를 참조하여, 하부 반도체 패키지(101) 상에 상부 반도체 패키지(200)가 배치될 수 있다. 상부 솔더볼(240)이 평면적으로 제 1 솔더 패드(170) 상에 배치되고, 상부 더미볼(250)이 평면적으로 제 2 솔더 패드(180) 상에 배치될 수 있다. 이때, 상부 솔더볼(240)은 제 1 솔더 패드(170)과 경우에 따라 오정렬(misalign)될 수 있으며, 상부 더미볼(250)은 제 2 솔더 패드(180)과 오정렬될 수 있다.
제 1 공정을 수행하여 상부 더미볼(250)이 제 2 솔더 패드(180)에 접합될 수 있다. 제 1 공정이 수행되는 제 1 온도는 상부 솔더볼(240)의 녹는점보다 낮고, 상부 더미볼(250)의 녹는점보다 높을 수 있다. 제 1 공정 중 상부 더미볼(250)이 녹아 용융 솔더(310)가 형성될 수 있다. 도 4 및 도 5의 예로써 설명한 바와 동일하게, 제 1 공정을 통해 하부 반도체 패키지(101)와 상부 반도체 패키지(200)가 자기정렬(self-alignment)될 수 있다. 일 예로, 용융 솔더(310)의 상부는 용융 솔더(310)의 하부와 시프트될 수 있다. 상부 및 하부가 시프트된 용융 솔더(310)는 넓은 표면적을 가질 수 있으며, 용융 솔더(310)는 표면적을 줄이기 위하여 표면장력(surface tension)을 가질 수 있다. 용융 솔더(310)의 표면장력에 의해 상부 솔더볼(240)이 하부 솔더볼(140)과 정렬될 수 있다.
제 2 공정을 수행하여 상부 솔더볼(240)이 제 1 솔더 패드(170)에 접합될 수 있다. 제 2 공정이 수행되는 제 2 온도는 상부 솔더볼(240)의 녹는점보다 높을 수 있다. 제 2 공정 중 상부 솔더볼(240)이 용융될 수 있으며, 이후, 공정온도를 상온으로 감소시킬 수 있다. 이때, 용융된 상부 솔더볼(240)이 응고되어 연결단자(400)가 형성되고, 용융 솔더(310)가 응고되어 더미단자(320)가 형성될 수 있다.
본 발명의 실시예들에 따라, 하부 반도체 패키지(101)가 인터포저 기판(160)을 포함하는 반도체 패키지의 제조 방법을 설명하였으나, 본 발명이 이에 한정되는 것을 아니다. 또 다른 실시예들에 따르면, 하부 반도체 패키지는 칩 레벨 혹은 웨이퍼 레벨의 실리콘과 같은 반도체를 포함하는 반도체 기판일 수도 있다.
반도체 패키지의 제조 공정 중, 상부 반도체 패키지가 하부 반도체 패키지와 허용범위를 초과하여 오정렬될 수 있다. 반도체 소자의 집적도가 증가함에 따라, 상부 반도체 패키지 및 하부 반도체 패키지 정렬의 허용오차 또한 작아지고 있다. 본 발명의 개념에 따르면, 더미단자(320)가 형성되어 상부 반도체 패키지(200)와 하부 반도체 패키지(100)의 정렬이 향상될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 패키지
100: 하부 반도체 패키지 110: 하부 패키지 기판
120: 하부 반도체 칩 130: 하부 몰드막
140: 하부 솔더볼 150: 하부 더미볼
200: 상부 반도체 패키지 210: 상부 패키지 기판
220: 상부 반도체 칩 230: 상부 몰드막
240: 상부 솔더볼 250: 상부 더미볼
310: 용융 솔더 320: 더미단자
400: 연결단자 510: 보드
520: 보드단자

Claims (10)

  1. 하부 반도체 패키지를 제공하는 것, 상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판의 상면 상에 실장되는 하부 반도체 칩, 상기 하부 패키지 기판의 상기 상면 상에서 상기 하부 반도체 칩을 감싸는 하부 몰드막, 및 상기 하부 패키지 기판의 상기 상면 상에서 상기 하부 몰드막의 접합홀들 내에 제공되는 하부 더미볼 및 하부 솔더볼을 포함하고;
    상부 반도체 패키지를 제공하는 것, 상기 상부 반도체 패키지는 상부 패키지 기판, 및 상기 상부 패키지 기판의 하면 상의 상부 더미볼 및 상부 솔더볼을 포함하고;
    제 1 온도에서 상기 상부 더미볼과 상기 하부 더미볼을 결합하여 상기 상부 솔더볼과 상기 하부 솔더볼을 정렬시키는 것; 및
    제 2 온도에서 상기 상부 솔더볼과 상기 하부 솔더볼이 결합된 연결단자를 형성하는 것을 포함하되,
    상기 하부 더미볼은 평면적 관점에서 상기 하부 솔더볼보다 상기 하부 반도체 칩과 인접하여 배치되는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 온도는 상기 제 1 온도보다 높은 반도체 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 온도는 상기 상부 더미볼의 녹는점 및 상기 하부 더미볼의 녹는점보다 높고 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 낮은 반도체 패키지의 제조 방법.
  4. 제 2 항에 있어서,
    상기 제 2 온도는 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 높은 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 더미볼의 녹는점 및 상기 하부 더미볼의 녹는점은 상기 상부 솔더볼의 녹는점 및 상기 하부 솔더볼의 녹는점보다 낮은 반도체 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 반도체 패키지는 상기 상부 패키지 기판의 상면 상에 실장되는 상부 반도체 칩을 더 포함하는 반도체 패키지의 제조 방법.
  7. 제 6 항에 있어서,
    상기 상부 더미볼은 평면적 관점에서 상기 상부 솔더볼보다 상기 상부 반도체 칩과 인접하여 배치되는 반도체 패키지의 제조 방법.
  8. 제 1 항에 있어서,
    상기 상부 더미볼의 폭은 상기 상부 솔더볼의 폭보다 크고,
    상기 하부 더미볼의 폭은 상기 하부 솔더볼의 폭보다 큰 반도체 패키지의 제조 방법.
  9. 제 1 항에 있어서,
    상기 상부 더미볼 및 상기 하부 더미볼은 결합하여 더미솔더를 형성하고,
    상기 연결단자를 형성하는 동안 상기 더미솔더는 용융상태인 반도체 패키지의 제조 방법.
  10. 제 1 항에 있어서,
    상기 상부 더미볼과 상기 하부 더미볼을 결합하기 전에,
    상기 하부 반도체 패키지의 하면 상에 제공된 보드에 상기 하부 반도체 패키지를 실장하는 것을 더 포함하는 반도체 패키지의 제조 방법.
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