JP4082220B2 - 配線基板、半導体モジュールおよび半導体モジュールの製造方法 - Google Patents

配線基板、半導体モジュールおよび半導体モジュールの製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板、半導体モジュールおよび半導体モジュールの製造方法に関し、特に、チップサイズパッケージ（ＣＳＰ）またはボールグリッドアレイ（ＢＧＡ）などに適用して好適なものである。
【０００２】
【従来の技術】
従来のチップサイズパッケージおよびボールグリッドアレイでは、フルグリッドまたは千鳥配列などによって、ボールバンプの配置が行なわれていた。
図１２（ａ）は、従来のチップサイズパッケージの概略構成を示す平面図、図１２（ｂ）は、図１２（ａ）のＪ−Ｊ線で切断した断面図である。
【０００３】
図１２において、半導体チップ１０１には、能動領域に接続された配線層１０２が形成され、配線層１０２にはパッド電極１０３が形成されている。
また、半導体チップ１０１に形成された能動領域上には、パッド電極１０３が露出するようにして応力緩和層１０４が形成され、パッド電極１０３上には、応力緩和層１０４上に延伸された再配置配線１０５が形成されている。
【０００４】
また、再配置配線１０５上にはソルダレジスト膜１０６が形成され、ソルダレジスト膜１０６には、応力緩和層１０４上において再配置配線１０５を露出させる開口部１０７が形成されている。
また、応力緩和層１０４上には、はんだボール１０８が形成され、はんだボール１０８は、ソルダレジスト膜１０６に形成された開口部１０７を介して再配置配線１０５と接続されている。
【０００５】
図１３（ａ）は、従来のボールグリッドアレイの概略構成を示す平面図、図１３（ｂ）は、図１３（ａ）のＫ−Ｋ線で切断した断面図である。
図１３において、インターポーザ基板１１１の両面には配線１１２ａ、１１２ｃがそれぞれ形成され、各面に形成された配線１１２ａ、１１２ｃは、インターポーザ基板１１１に形成されたスルーホール配線１１２ｂを介して接続されている。
【０００６】
そして、インターポーザ基板１１１の表面には半導体チップ１１３が実装され、半導体チップ１１３は、バンプ電極１１４を介して配線１１２ａと接続されるとともに、モールド樹脂１１５により封止されている。
また、インターポーザ基板１１１の裏面には、はんだボール１１６がフルグリッド状に配置され、はんだボール１１６は配線１１２ｃに接続されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図１２のチップサイズパッケージでは、チップサイズが大きくなると、応力緩和層１０４やソルダレジスト膜１０６の伸縮量が大きくなり、半導体チップ１０１の反りを誘発して、はんだボール１０８の接続不良が発生し、二次実装の信頼性が低下するという問題があった。特に、半導体チップ１０１の対角線上で大きな応力が発生し、半導体チップ１０１の対角線上や四隅に配置されるはんだボール１０８の接続不良の頻度が大きいという問題があった。
【０００８】
また、図１３のボールグリッドアレイでも同様に、インターポーザ基板１１１のサイズが大きくなると、パッケージの反りを誘発して、はんだボール１１６の接続不良が発生し、二次実装の信頼性が低下するという問題があった。
そこで、本発明の目的は、端子電極の接続信頼性を向上させることが可能な配線基板、半導体モジュールおよび半導体モジュールの製造方法を提供することである。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る配線基板によれば、基板上に形成された配線層と、前記配線層に接続され、前記基板上に配置された端子電極と、前記基板の対角線上に設けられたダミー端子とを備え、前記基板の対角線上に設けられた全ての端子はダミー端子であり、前記ダミー端子は前記端子電極と同一の大きさであり、前記ダミー端子は互いに接触するようにして連続して配置されていることを特徴とする。
また、本発明の一態様に係る半導体モジュールによれば、半導体チップが表面実装されたインターポーザ基板と、前記インターポーザ基板の裏面に設けられた配線層と、前記配線層に接続され、前記インターポーザ基板の裏面に配置されたバンプ電極と、前記インターポーザ基板の裏面の対角線上に設けられたダミーバンプと、前記インターポーザ基板に設けられ、前記半導体チップと前記配線層とを接続するスルーホール配線とを備え、前記インターポーザ基板の対角線上に設けられた全てのバンプはダミーバンプであり、前記ダミーバンプは前記バンプ電極と同一の大きさであり、前記ダミーバンプは互いに接触するようにして連続して配置されていることを特徴とする。
また、本発明の一態様に係る半導体モジュールの製造方法によれば、スルーホールを介して接続された配線層を前記インターポーザ基板の両面に形成するとともに、前記インターポーザ基板の裏面の対角線上にダミーランドを形成する工程と、前記配線層に接続されたバンプ電極を前記インターポーザ基板の裏面に形成するとともに、前記ダミーランド上にダミーバンプを形成する工程と、前記インターポーザ基板の表面上に半導体チップを実装する工程とを備え、前記インターポーザ基板の対角線上に設けられた全てのバンプはダミーバンプであり、前記ダミーバンプは前記バンプ電極と同一の大きさであり、前記ダミーバンプは互いに接触するようにして連続して配置されていることを特徴とする。
【００１４】
これにより、接続不良の頻度が大きい領域に端子電極が配置されることを防止しつつ、端子電極の接続状態をダミー端子で補強することが可能となる。
このため、配線基板のサイズが増大した場合においても、配線基板に加わる応力を低下させて、端子電極の接続不良を低減することが可能となり、二次実装の信頼性を向上させることができる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、能動領域およびパッド電極が形成された半導体チップと、前記能動領域上に形成された応力緩衝層と、前記応力緩衝層上に形成され、対角線上を避けるようにして配置されたバンプ電極と、前記バンプ電極と前記パッド電極とを接続する再配置配線層と、前記再配置配線層および前記パッド電極上に形成された保護層とを備えることを特徴とする。
【００１８】
これにより、半導体チップにかかる応力の大きな領域を避けながら、バンプ電極を配置することが可能となり、チップサイズパケージの構造を複雑化させることなく、バンプ電極の接続信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、能動領域およびパッド電極が形成された半導体チップと、前記能動領域上に形成され、対角線に沿って分割配置された応力緩衝層と、前記応力緩衝層上に形成されたバンプ電極と、前記バンプ電極と前記パッド電極とを接続する再配置配線層と、前記再配置配線層および前記パッド電極上に形成され、前記対角線に沿って分割配置された保護層とを備えることを特徴とする。
【００２０】
これにより、接続不良の頻度が大きい領域にバンプ電極が配置されることを防止しつつ、バンプ電極の接続状態をダミーバンプで補強することが可能となるとともに、バンプ電極およびダミーバンプの一括形成および一括接続が可能となる。
このため、半導体チップのサイズが増大した場合においても、製造工程を複雑化させることなく、半導体チップに加わる応力を低下させて、バンプ電極の接続不良を低減することが可能となる。
【００２３】
また、本発明の一態様に係る半導体モジュールによれば、半導体チップが表面実装されたインターポーザ基板と、前記インターポーザ基板の裏面に設けられた配線層と、前記配線層に接続され、対角線上を避けるようにして前記インターポーザ基板の裏面に配置されたバンプ電極と、前記インターポーザ基板に設けられ、前記半導体チップと前記配線層とを接続するスルーホール配線とを備えることを特徴とする。
【００２４】
これにより、インターポーザ基板にかかる応力の大きな領域を避けながら、バンプ電極を配置することが可能となり、ボールグリッドアレイの構造を複雑化させることなく、バンプ電極の接続信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、半導体チップが表面実装されたインターポーザ基板と、前記インターポーザ基板の裏面に設けられた配線層と、前記配線層に接続され、対角線上を避けるようにして前記インターポーザ基板裏面に配置されたバンプ電極と、前記インターポーザ基板の対角線に沿って設けられた溝またはスリットの少なくともいずれか一方と、前記インターポーザ基板に設けられ、前記半導体チップと前記配線層とを接続するスルーホール配線とを備えることを特徴とする。
【００２６】
これにより、接続不良の頻度が大きい領域にバンプ電極が配置されることを防止しつつ、バンプ電極の接続状態をダミーバンプで補強することが可能となるとともに、バンプ電極およびダミーバンプの一括形成および一括接続が可能となる。
このため、インターポーザ基板のサイズが増大した場合においても、製造工程を複雑化させることなく、インターポーザ基板に加わる応力を低下させて、バンプ電極の接続不良を低減することが可能となる。
【００２７】
また、本発明の一態様に係る電子機器によれば、半導体チップが表面実装されたインターポーザ基板と、前記インターポーザ基板の裏面に設けられた配線層と、前記配線層に接続され、対角線上を避けるようにして前記インターポーザ基板の裏面に配置されたバンプ電極と、前記インターポーザ基板に設けられ、前記半導体チップと前記配線層とを接続するスルーホール配線と、前記インターポーザ基板を実装するマザー基板と、前記マザー基板を介して前記バンプ電極に接続された電子部品を備えることを特徴とする。
【００３１】
これにより、半導体チップにかかる応力の大きな領域にバンプ電極が配置されることを防止することが可能となり、バンプ電極の配置位置を調整するだけで、バンプ電極の接続不良を低減することが可能となる。
このため、チップサイズパケージの構造を複雑化させることなく、バンプ電極の接続信頼性を向上させることが可能となり、二次実装の信頼性を容易に向上させることが可能となる。
【００３２】
また、本発明の一態様に係る半導体装置の製造方法によれば、パッド電極が形成された半導体チップの能動領域上に応力緩衝層を形成する工程と、前記応力緩衝層をパターニングすることにより、対角線に沿って前記応力緩衝層を分割するとともに、前記パッド電極を露出させる工程と、前記パッド電極から前記応力緩衝層上に延伸された再配置配線層を形成する工程と、前記再配置配線層上に保護層を形成する工程と、前記保護層をパターニングすることにより、前記対角線に沿って前記保護層を分割するとともに、前記再配置配線層を露出させる開口部を形成する工程と、前記開口部を介して前記再配置配線層に接続されるバンプ電極を前記応力緩衝層上に形成する工程とを備えることを特徴とする。
【００３４】
これにより、接続不良の頻度が大きい領域にバンプ電極が配置されることを防止しつつ、バンプ電極およびダミーバンプを一括形成することが可能となるとともに、バンプ電極を接続することで、バンプ電極の接続状態をダミーバンプで補強することが可能となる。
このため、半導体チップのサイズが増大した場合においても、製造工程を複雑化させることなく、半導体チップに加わる応力を低下させて、バンプ電極の接続不良を低減することが可能となる。
【００３５】
また、本発明の一態様に係る半導体モジュールの製造方法によれば、スルーホールを介して接続された配線層を、インターポーザ基板の両面に形成する工程と、対角線上を避けるようにして、前記配線層に接続されたバンプ電極を前記インターポーザ基板の裏面に形成する工程と、前記インターポーザ基板の表面上に半導体チップを実装する工程とを備えることを特徴とする。
【００３６】
これにより、インターポーザ基板にかかる応力の大きな領域にバンプ電極が配置されることを防止することが可能となり、バンプ電極の配置位置を調整するだけで、バンプ電極の接続不良を低減することが可能となる。
このため、ボールグリッドアレイの構造を複雑化させることなく、バンプ電極の接続信頼性を向上させることが可能となり、二次実装の信頼性を容易に向上させることが可能となる。
【００３７】
また、本発明の一態様に係る半導体モジュールの製造方法によれば、溝またはスリットのいずれか少なくとも一方をインターポーザ基板の対角線に沿って形成する工程と、スルーホールを介して接続された配線層を、前記インターポーザ基板の両面に形成する工程と、前記配線層に接続されたバンプ電極を前記インターポーザ基板の裏面に形成する工程と、前記インターポーザ基板の表面上に半導体チップを実装する工程とを備えることを特徴とする。
【００３９】
これにより、接続不良の頻度が大きい領域にバンプ電極が配置されることを防止しつつ、バンプ電極およびダミーバンプを一括形成することが可能となるとともに、バンプ電極を接続することで、バンプ電極の接続状態をダミーバンプで補強することが可能となる。
このため、インターポーザ基板のサイズが増大した場合においても、製造工程を複雑化させることなく、インターポーザ基板に加わる応力を低下させて、バンプ電極の接続不良を低減することが可能となる。
【００４０】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置および半導体モジュールについて、チップサイズパッケージおよびボールグリッドアレイを例にとって説明する。
図１（ａ）は、本発明の第１実施形態に係るボールグリッドアレイの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
【００４１】
図１において、インターポーザ基板１の両面には配線２ａ、２ｃがそれぞれ形成され、各面に形成された配線２ａ、２ｃは、インターポーザ基板１に形成されたスルーホール配線２ｂを介して接続されている。
そして、インターポーザ基板１の表面には半導体チップ３が実装され、半導体チップ３は、バンプ電極４を介して配線２ａと接続されるとともに、モールド樹脂５により封止されている。
【００４２】
また、インターポーザ基板１の裏面には、端子電極として、例えば、はんだボール６が配置され、はんだボール６は配線２ｃに接続されている。ここで、はんだボール６は、インターポーザ基板１の対角線７を避けるように配置されている。
これにより、インターポーザ基板１にかかる応力の大きな領域を避けながら、はんだボール６を配置することが可能となり、はんだボール６の配置位置を調整するだけで、はんだボール６の接続信頼性を向上させることが可能となる。
【００４３】
このため、ボールグリッドアレイが大型化した場合においても、ボールグリッドアレイの構造を複雑化させることなく、はんだボール６の接続不良を低減することが可能となり、コストアップを抑制しつつ、ボールグリッドアレイの二次実装時の信頼性を向上させることができる。
なお、インターポーザ基板１としては、例えば、シリコン基板、セラミック基板、ガラスエポキシ基板、あるいは、ビルドアップ多層基板などを用いることができる。また、インターポーザ基板１の裏面に設けられる端子電極としては、はんだボール６の他、例えば、Ａｕバンプ電極や、ＮｉバンプにＡｕ皮膜またはハンダ皮膜などが施されたバンプ電極を用いるようにしてもよい。
【００４４】
図２（ａ）は、本発明の第２実施形態に係るボールグリッドアレイの概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＢ−Ｂ線で切断した断面図である。
図２において、インターポーザ基板１１の両面には配線１２ａ、１２ｃがそれぞれ形成され、各面に形成された配線１２ａ、１２ｃは、インターポーザ基板１１に形成されたスルーホール配線１２ｂを介して接続されている。
【００４５】
そして、インターポーザ基板１１の表面には半導体チップ１３が実装され、半導体チップ１３は、バンプ電極１４を介して配線１２ａと接続されるとともに、モールド樹脂１５により封止されている。
また、インターポーザ基板１１の裏面には、端子電極として、例えば、はんだボール１６が配置され、はんだボール１６は配線１２ｃに接続されている。ここで、はんだボール１６は、インターポーザ基板１１の対角線上を避けるように配置されるとともに、インターポーザ基板１１には、対角線に沿って溝１７が形成されている。
【００４６】
これにより、インターポーザ基板１１に加わる応力を分断させて、インターポーザ基板１１に加わる応力を低下させることが可能となり、インターポーザ基板１１のサイズが増大した場合においても、インターポーザ基板１１の反りを低減させて、二次実装の信頼性を向上させることができる。
なお、上述した実施形態では、インターポーザ基板１１の対角線に沿って溝１７を設ける方法について説明したが、溝１７の代わりに孔またはスリットを設けるようにしてもよい。また、溝、孔またはスリットを混在させて設けるようにしてもよい。
【００４７】
図３（ａ）は、本発明の第３実施形態に係るボールグリッドアレイの概略構成を示す平面図、図３（ｂ）は、図３（ａ）のＣ−Ｃ線で切断した断面図である。
図３において、インターポーザ基板２１の表面には配線２２ａが形成されるとともに、インターポーザ基板２１の裏面には配線２２ｃおよびダミーボール２８を配置するダミーランド２２ｄが形成され、各面に形成された配線２２ａ、２２ｃは、インターポーザ基板２１に形成されたスルーホール配線２２ｂを介して接続されている。
【００４８】
そして、インターポーザ基板２１の表面には半導体チップ２３が実装され、半導体チップ２３は、バンプ電極２４を介して配線２２ａと接続されるとともに、モールド樹脂２５により封止されている。
また、インターポーザ基板２１の裏面には、端子電極およびダミー端子として、例えば、はんだボール２６およびダミーボール２８がそれぞれ設けられ、はんだボール２６は配線２２ｃに接続されるとともに、ダミーボール２８はダミーランド２２ｄ上に配置されている。
【００４９】
ここで、はんだボール２６は、インターポーザ基板２１の対角線２７を避けるように配置されるとともに、インターポーザ基板２１の対角線２７上には、ダミーボール２８が所定間隔で並べて配置されている。
これにより、大きな応力のかかる対角線２７上にはんだボール２６が配置されることを防止することが可能となるとともに、はんだボール２６の未配置領域にダミーボール２８を配置することを可能として、はんだボール２６の接続状態をダミーボール２８で補強することが可能となる。
【００５０】
このため、インターポーザ基板２１のサイズが増大した場合においても、インターポーザ基板２１に加わる応力を低下させて、はんだボール２６の接続不良を低減することが可能となり、二次実装の信頼性を容易に向上させることが可能となる。
なお、はんだボール２６とダミーボール２８の材質、大きさおよび形状などは一致させてもよいが、はんだボール２６とダミーボール２８の材質、大きさまたは形状などを異ならせるようにしてもよい。
【００５１】
ここで、はんだボール２６とダミーボール２８の材質、大きさおよび形状を一致させることにより、はんだボール２６とダミーボール２８とを一括して形成することが可能となり、製造工程の複雑化を防止することができる。
一方、はんだボール２６とダミーボール２８の材質を異ならせることにより、はんだボール２６とダミーボール２８との接着力を異ならせることが可能となり、ダミーボール２８を対角線２７上に配置した場合においても、ダミーボール２８を外れにくくして、はんだボール２６の接続不良を低減することが可能となる。
【００５２】
例えば、ダミーボール２８を、はんだで被覆された樹脂ボールから構成することができる。
これにより、ダミーボール２８の弾性変形を起こさせ易くすることが可能となり、ダミーボール２８に歪み応力が加わった場合においても、ダミーボール２８を外れにくくすることが可能となるため、ダミーボール２８の接続不良を低減して、はんだボール２６の接続不良を低減することが可能となる。
【００５３】
また、ダミーボール２８をはんだで被覆することにより、ダミーボール２８の弾性変形を可能としつつ、はんだボール２６およびダミーボール２８の接続を一括して行うことが可能となり、製造工程の複雑化を防止することができる。
図４（ａ）は、本発明の第４実施形態に係るボールグリッドアレイの概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＣ´−Ｃ´線で切断した断面図である。
【００５４】
図４において、インターポーザ基板１２１の表面には配線１２２ａが形成されるとともに、インターポーザ基板１２１の裏面には配線１２２ｃおよびダミーボール１２８を配置するダミーランド１２２ｄが形成され、各面に形成された配線１２２ａ、１２２ｃは、インターポーザ基板１２１に形成されたスルーホール配線１２２ｂを介して接続されている。
【００５５】
そして、インターポーザ基板１２１の表面には半導体チップ１２３が実装され、半導体チップ１２３は、バンプ電極１２４を介して配線１２２ａと接続されるとともに、モールド樹脂１２５により封止されている。
また、インターポーザ基板１２１の裏面には、端子電極およびダミー端子として、例えば、はんだボール１２６およびダミーボール１２８がそれぞれ設けられ、はんだボール１２６は配線１２２ｃに接続されるとともに、ダミーボール１２８はダミーランド１２２ｄ上に配置されている。
【００５６】
ここで、はんだボール１２６は、インターポーザ基板１２１の対角線１２７を避けるように配置されるとともに、インターポーザ基板１２１の対角線１２７上には、ダミーボール１２８同士が互いに接触するようにして連続して配置されている。
これにより、大きな応力のかかる対角線１２７上にはんだボール１２６が配置されることを防止しつつ、はんだボール１２６の接続状態をダミーボール１２８で補強することが可能となるとともに、ダミーボール１２８の大きさを変更することなく、ダミーボール１２８による接着力を容易に増大させることが可能となる。
【００５７】
このため、ダミーボール１２８による接着力の増大を可能としつつ、はんだボール１２６およびダミーボール１２８の一括形成および一括接続が可能となり、製造工程を複雑化することなく、インターポーザ基板１２１にかかる応力を効率よく吸収させることが可能となる。
図５（ａ）は、本発明の第５実施形態に係るボールグリッドアレイの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＤ１−Ｄ１線で切断した断面図、図５（ｃ）は、図５（ａ）のＤ２−Ｄ２線で切断した断面図である。
【００５８】
図５において、インターポーザ基板３１の表面には配線３２ａが形成されるとともに、インターポーザ基板３１の裏面には配線３２ｃおよびダミーボール３８を配置するランド３２ｄが形成され、各面に形成された配線３２ａ、３２ｃは、インターポーザ基板３１に形成されたスルーホール配線３２ｂを介して接続されている。
【００５９】
そして、インターポーザ基板３１の表面には半導体チップ３３が実装され、半導体チップ３３は、バンプ電極３４を介して配線３２ａと接続されるとともに、モールド樹脂３５により封止されている。
また、インターポーザ基板３１の裏面には、端子電極およびダミー端子として、例えば、はんだボール３６およびダミーボール３８がそれぞれ設けられ、はんだボール３６は配線３２ｃに接続されるとともに、ダミーボール３８はダミーランド３２ｄ上に配置されている。
【００６０】
ここで、はんだボール３６は、インターポーザ基板３１の対角線３７を避けるようにしてインターポーザ基板３１の内側に配置されるとともに、ダミーボール３８は、インターポーザ基板３１の最外周の四隅に配置されている。
これにより、大きな応力のかかる領域にはんだボール３６が配置されることを防止しつつ、インターポーザ基板３１にかかる応力をダミーボール３８で効率よく吸収させることが可能となり、二次実装の信頼性を容易に向上させることが可能となる。
【００６１】
図６（ａ）は、本発明の第６実施形態に係るボールグリッドアレイの概略構成を示す平面図、図６（ｂ）は、図６（ａ）のＥ１−Ｅ１線で切断した断面図、図６（ｃ）は、図６（ａ）のＥ２−Ｅ２線で切断した断面図である。
図６において、インターポーザ基板４１の表面には配線４２ａが形成されるとともに、インターポーザ基板４１の裏面には配線４２ｃおよびダミーボール４８ａ〜４８ｃを配置するランド４２ｄが形成され、各面に形成された配線４２ａ、４２ｃは、インターポーザ基板４１に形成されたスルーホール配線４２ｂを介して接続されている。
【００６２】
そして、インターポーザ基板４１の表面には半導体チップ４３が実装され、半導体チップ４３は、バンプ電極４４を介して配線４２ａと接続されるとともに、モールド樹脂４５により封止されている。
また、インターポーザ基板４１の裏面には、端子電極およびダミー端子として、例えば、はんだボール４６およびダミーボール４８がそれぞれ設けられ、はんだボール４６は配線４２ｃに接続されるとともに、ダミーボール４８はダミーランド４２ｄ上に配置されている。
【００６３】
ここで、はんだボール４６は、インターポーザ基板４１の対角線４７を避けるようにしてインターポーザ基板４１の内側に配置されるとともに、ダミーボール４８ａ〜４８ｃは互いに接触するようにして、インターポーザ基板４１の四隅にそれぞれ配置されている。
これにより、ダミーボール４８ａ〜４８ｃの配置位置を調整するだけで、ダミーボール４８ａ〜４８ｃによる接着力を増大させることが可能となり、ダミーボール４８ａ〜４８ｃによる接着力を増大させるために、ダミーボール４８ａ〜４８ｃの大きさを変更する必要がなくなる。
【００６４】
このため、はんだボール４６およびダミーボール４８ａ〜４８ｃの一括形成および一括接続が可能となり、製造工程を複雑化することなく、インターポーザ基板４１にかかる応力を効率よく吸収させることが可能となる。
図７（ａ）は、本発明の第７実施形態に係るチップサイズパッケージの概略構成を示す平面図、図７（ｂ）は、図７（ａ）のＦ−Ｆ線で切断した断面図である。
【００６５】
図７において、半導体チップ５１上には、能動領域に接続された配線層５２が形成され、配線層５２にはパッド電極５３が形成されている。また、半導体チップ５１上に形成された能動領域上には、パッド電極５３が露出するようにして応力緩和層５４が形成され、パッド電極５３上には、応力緩和層５４上に延伸された再配置配線５５が形成されている。
【００６６】
ここで、再配置配線５５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線５５上には、保護膜として、例えば、ソルダレジスト膜５６が形成され、ソルダレジスト膜５６には、応力緩和層５４上において再配置配線５５を露出させる開口部５７が形成されている。
【００６７】
さらに、応力緩和層５４上には、バンプ電極として、例えば、はんだボール５８が配置され、はんだボール５８は、ソルダレジスト膜５６に形成された開口部５７を介して再配置配線５５と接続されている。ここで、はんだボール５８は、半導体チップ５１の対角線５９を避けるように配置されている。
これにより、半導体チップ５１にかかる応力の大きな領域を避けながら、はんだボール５８を配置することが可能となり、はんだボール５８の配置位置を調整するだけで、はんだボール５８の接続信頼性を向上させることが可能となる。
【００６８】
このため、チップサイズパケージが大型化した場合においても、チップサイズパケージの構造を複雑化させることなく、はんだボール５８の接続不良を低減することが可能となり、コストアップを抑制しつつ、チップサイズパケージの二次実装時の信頼性を向上させることができる。
なお、応力緩和層５４上に設けられるバンプ電極としては、はんだボール５８の他、例えば、Ａｕバンプ電極や、ＮｉバンプにＡｕ皮膜またはハンダ皮膜などが施されたバンプ電極を用いるようにしてもよい。
【００６９】
図８（ａ）は、本発明の第８実施形態に係るチップサイズパッケージの概略構成を示す平面図、図８（ｂ）は、図８（ａ）のＧ−Ｇ線で切断した断面図である。
図８において、半導体チップ６１上には、能動領域に接続された配線層６２が形成され、配線層６２にはパッド電極６３が形成されている。また、半導体チップ６１上に形成された能動領域上には、パッド電極６３が露出するようにして応力緩和層６４が形成され、応力緩和層６４上には、ダミーボール６８ｂを配置するダミーランド６５ｂが設けられるとともに、パッド電極６３上には、応力緩和層６４上に延伸された再配置配線６５ａが形成されている。
【００７０】
ここで、再配置配線６５ａおよびダミーランド６５ｂは、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線６５ａおよびダミーランド６５ｂ上には、保護膜として、例えば、ソルダレジスト膜６６が形成され、ソルダレジスト膜６６には、応力緩和層６４上において、再配置配線６５ａおよびダミーランド６５ｂをそれぞれ露出させる開口部６７ａ、６７ｂが形成されている。
【００７１】
さらに、応力緩和層６４上には、バンプ電極およびダミーバンプとして、例えば、はんだボール６８ａおよびダミーボール６８ｂがそれぞれ設けられ、はんだボール６８ａは、ソルダレジスト膜６６に形成された開口部６７ａを介して再配置配線６５と接続されるとともに、ダミーボール６８ｂは、ソルダレジスト膜６６に形成された開口部６７ｂを介してダミーランド６５ｂ上に配置されている。
【００７２】
ここで、はんだボール６８ａは、半導体チップ６１の対角線６９を避けるように配置されるとともに、半導体チップ６１の対角線６９には、ダミーボール６８ｂが所定間隔で並べて配置されている。
これにより、大きな応力のかかる対角線６９上にはんだボール６８ａが配置されることを防止しつつ、はんだボール６８ａの接続状態をダミーボール６８ｂで補強することが可能となる。
【００７３】
このため、半導体チップ６１のサイズが増大した場合においても、半導体チップ６１に加わる応力を低下させて、はんだボール６８ａの接続不良を低減することが可能となり、二次実装の信頼性を容易に向上させることが可能となる。
なお、はんだボール６８ａとダミーボール６８ｂの材質、大きさおよび形状などは一致させてもよいが、はんだボール６８ａとダミーボール６８ｂの材質、大きさまたは形状などを異ならせるようにしてもよい。
【００７４】
図９（ａ）は、本発明の第９実施形態に係るチップサイズパッケージの概略構成を示す平面図、図９（ｂ）は、図９（ａ）のＨ−Ｈ線で切断した断面図である。
図９において、半導体チップ７１には、能動領域に接続された配線層７２が形成され、配線層７２にはパッド電極７３が形成されている。
【００７５】
また、半導体チップ７１に形成された能動領域上には、パッド電極７３が露出するようにして形成された応力緩和層７４ａ〜７４ｄが分割配置され、パッド電極７３上には、応力緩和層７４ａ〜７４ｄ上に延伸された再配置配線７５が形成されている。
ここで、再配置配線７５は、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
【００７６】
また、再配置配線７５およびパッド７３上には、応力緩和層７４ａ〜７４ｄにそれぞれ対応して分割配置されたソルダレジスト膜７６ａ〜７６ｄが形成され、ソルダレジスト膜７６ａ〜７６ｄには、各応力緩和層７４ａ〜７４ｄ上において再配置配線７５を露出させる開口部７７が形成されている。
そして、各応力緩和層７４ａ〜７４ｄ上には、バンプ電極として、例えば、はんだボール７８が形成され、各はんだボール７８は、各ソルダレジスト膜７６ａ〜７６ｄに形成された開口部７７をそれぞれ介して再配置配線７５と接続されている。
【００７７】
ここで、はんだボール７８は、半導体チップ７１の対角線上を避けるように配置されるとともに、応力緩和層７４ａ〜７４ｄおよびソルダレジスト膜７６ａ〜７６ｄは、半導体チップ７１の対角線に沿って分割されている。
これにより、半導体チップ７１に加わる応力を分断させて、半導体チップ７１に加わる応力を低下させることが可能となり、半導体チップ７１のサイズが増大した場合においても、半導体チップ７１の反りを低減させて、二次実装の信頼性を向上させることができる。
【００７８】
図１０は、本発明の第１０実施形態に係るチップサイズパッケージの製造方法を示す断面図である。
図１０（ａ）において、半導体ウェハＷには、パッド電極７３が設けられた配線層７２が形成されている。
そして、図１０（ｂ）に示すように、配線層７２およびパッド電極７３が形成された半導体ウェハＷ上に、ポリイミドなどの樹脂膜を塗布し、フォトリソグラフィー技術を用いて樹脂膜のパターニングを行うことにより、パッド電極７３が露出されるとともに、対角線に沿って分割された応力緩和層７４ａ〜７４ｄを配線層７２上に形成する。
【００７９】
次に、図１０（ｃ）に示すように、応力緩和層７４ａ〜７４ｄが形成された半導体ウェハＷ上に、スパッタにより、ＴｉＷスパッタ膜およびＣｕスパッタ膜を順次積層した後、メッキレジスト膜を塗布する。
そして、フォトリソグラフィー技術を用いることにより、再配置配線７５に対応する開口部をメッキレジスト膜に形成し、この開口部を介して電解銅メッキを行うことにより、Ｃｕメッキ配線層を形成する。
【００８０】
そして、メッキレジスト膜を除去し、Ｃｕメッキ配線層をマスクとして、Ｃｕスパッタ膜およびＴｉＷスパッタ膜を順次エッチングすることにより、Ｃｕスパッタ配線層およびＴｉＷスパッタ配線層を形成し、再配置配線７５を完成させる。
次に、図１０（ｄ）に示すように、再配置配線７５上にソルダレジストを塗布し、フォトリソグラフィー技術を用いることにより、対角線に沿って分割配置されたソルダレジスト膜７６ａ〜７６ｄを再配置配線７５上に形成するとともに、再配置配線７５を露出させる開口部７７をソルダレジスト膜７６ａ〜７６ｄに形成する。
【００８１】
そして、図１０（ｅ）に示すように、この開口部７７を介して再配置配線７５に接続されたはんだボール７８をソルダレジスト膜７６ａ〜７６ｄ上に形成し、必要に応じて、補強樹脂を全面に塗布した後、スパッタにより、はんだボール７８を露出させることにより、はんだボール７８の根元を補強する。
これにより、応力緩和層７４ａ〜７４ｄおよびソルダレジスト膜７６ａ〜７６ｄのパターニングを行う際に、応力緩和層７４ａ〜７４ｄおよびソルダレジスト膜７６ａ〜７６ｄを分割することが可能となり、製造工程を増加させることなく、半導体チップ７１に加わる応力を分断させることが可能となる。
【００８２】
図１１（ａ）は、本発明の第１１実施形態に係るチップサイズパッケージの概略構成を示す平面図、図１１（ｂ）は、図１１（ａ）のＩ１−Ｉ１線で切断した断面図、図１１（ｃ）は、図１１（ａ）のＩ２−Ｉ２線で切断した断面図である。
図１１において、半導体チップ８１上には、能動領域に接続された配線層８２が形成され、配線層８２にはパッド電極８３が形成されている。
【００８３】
また、半導体チップ８１上に形成された能動領域上には、パッド電極８３が露出するようにして応力緩和層８４が形成され、応力緩和層８４上の四隅には、ダミーボール８８ａを配置するダミーランド８５ｂが設けられるとともに、パッド電極８３上には、応力緩和層８４上に延伸された再配置配線８５ａが形成されている。
【００８４】
ここで、再配置配線８５ａおよびダミーランド８５ｂは、例えば、ＴｉＷスパッタ配線層、Ｃｕスパッタ配線層およびＣｕメッキ配線層の３層構造から構成することができる。
また、再配置配線８５ａおよびダミーランド８５ｂ上にはソルダレジスト膜８６が形成され、ソルダレジスト膜８６には、応力緩和層８４上において、再配置配線８５ａおよびダミーランド８５ｂをそれぞれ露出させる開口部８７ａ、８７ｂが形成されている。
【００８５】
そして、応力緩和層８４上には、応力緩和層８４の四隅に配置されるように、ダミーボール８８ｂが形成され、ダミーボール８８ｂは、ソルダレジスト膜８６に形成された開口部８７ｂを介してダミーランド８５ｂ上に配置されている。
さらに、ダミーボール８８ｂの内側には、はんだボール８８ａが配置され、はんだボール８８ａは、ソルダレジスト膜８６に形成された開口部８７ａを介して再配置配線８５と接続されている。
【００８６】
これにより、はんだボール８８ａが、応力緩和層８４の最外周の四隅に配置されることを防止することが可能となるとともに、はんだボール８８ａが形成された半導体チップ８１をマザー基板上に実装することで、はんだボール８８ａの接続状態をダミーボール８８ｂで補強することが可能となる。
このため、チップサイズパッケージが大型化した場合においても、実装時の工程数を増加させることなく、はんだボール８８ａの接続不良を低減することが可能となり、スループットの低下を抑制しつつ、チップサイズパッケージの二次実装時の信頼性を向上させることができる。
【００８７】
なお、上述したパッケージ構造は、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、上述したパッケージ構造を用いることで、電子機器の小型・軽量化を図りつつ、電子機器の信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 第１実施形態のボールグリッドアレイの構成を示す図。
【図２】 第２実施形態のボールグリッドアレイの構成を示す図。
【図３】 第３実施形態のボールグリッドアレイの構成を示す図。
【図４】 第４実施形態のボールグリッドアレイの構成を示す図。
【図５】 第５実施形態のボールグリッドアレイの構成を示す図。
【図６】 第６実施形態のボールグリッドアレイの構成を示す図。
【図７】 第７実施形態のチップサイズパッケージの構成を示す図。
【図８】 第８実施形態のチップサイズパッケージの構成を示す図。
【図９】 第９実施形態のチップサイズパッケージの構成を示す図。
【図１０】 第１０実施形態のチップサイズパッケージの製造方法を示す図。
【図１１】 第１１実施形態のチップサイズパッケージの構成を示す図。
【図１２】 従来のチップサイズパッケージの構成を示す図。
【図１３】 従来のボールグリッドアレイの構成を示す図。
【符号の説明】
１、１１、２１、３１、４１、１２１ インターポーザ基板、２ａ、１２ａ、２２ａ、３２ａ、４２ａ、１２２ａ、２ｃ、１２ｃ、２２ｃ、３２ｃ、４２ｃ、１２２ｃ 配線、２ｂ、１２ｂ、２２ｂ、３２ｂ、４２ｂ、１２２ｂ スルーホール配線、３、１３、２３、３３、４３、１２３ 半導体チップ、４、１４、２４、３４、４４、１２４ バンプ、５、１５、２５、３５、４５、１２５ 封止樹脂 ６、１６、２６、３６、４６、１２６ はんだボール、７、２７、３７、４７、５９、６９、１２７ 対角線、１７、７９ 溝、２２ｄ、３２ｄ、４２ｄ、６５ｂ、８５ｂ、１２２ｄ ダミーランド ２８、３８ 、４８ａ〜４８ｃ、６８ｂ、８８ｂ、１２８ ダミーボール、５１、６１、７１、８１ 半導体チップ ５２、６２、７２、８２ 配線層、５３、６３、７３、８３ パッド、５４、６４，７４ａ〜７４ｄ、８４ 応力緩和層、５５、６５ａ、７５、８５ａ 再配置配線、５６、６６、７６、８６ ソルダレジスト層、５７、６７ａ、６７ｂ、７７、８７ａ、８７ｂ 開口部、５８、６８ａ、７８、８８ａ ボールバンプ、Ｗ 半導体ウェハ

Claims (3)

  1. 基板上に形成された配線層と、
    前記配線層に接続され、前記基板上に配置された端子電極と、
    前記基板の対角線上に設けられたダミー端子とを備え、
    前記基板の対角線上に設けられた全ての端子はダミー端子であり、前記ダミー端子は前記端子電極と同一の大きさであり、前記ダミー端子は互いに接触するようにして連続して配置されていることを特徴とする配線基板。
  2. 半導体チップが表面実装されたインターポーザ基板と、
    前記インターポーザ基板の裏面に設けられた配線層と、
    前記配線層に接続され、前記インターポーザ基板の裏面に配置されたバンプ電極と、
    前記インターポーザ基板の裏面の対角線上に設けられたダミーバンプと、
    前記インターポーザ基板に設けられ、前記半導体チップと前記配線層とを接続するスルーホール配線とを備え、
    前記インターポーザ基板の対角線上に設けられた全てのバンプはダミーバンプであり、前記ダミーバンプは前記バンプ電極と同一の大きさであり、前記ダミーバンプは互いに接触するようにして連続して配置されていることを特徴とする半導体モジュール。
  3. スルーホールを介して接続された配線層を前記インターポーザ基板の両面に形成するとともに、前記インターポーザ基板の裏面の対角線上にダミーランドを形成する工程と、
    前記配線層に接続されたバンプ電極を前記インターポーザ基板の裏面に形成するとともに、前記ダミーランド上にダミーバンプを形成する工程と、
    前記インターポーザ基板の表面上に半導体チップを実装する工程とを備え、
    前記インターポーザ基板の対角線上に設けられた全てのバンプはダミーバンプであり、前記ダミーバンプは前記バンプ電極と同一の大きさであり、前記ダミーバンプは互いに接触するようにして連続して配置されていることを特徴とする半導体モジュールの製造方法。
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