JP2010098226A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010098226A
JP2010098226A JP2008269536A JP2008269536A JP2010098226A JP 2010098226 A JP2010098226 A JP 2010098226A JP 2008269536 A JP2008269536 A JP 2008269536A JP 2008269536 A JP2008269536 A JP 2008269536A JP 2010098226 A JP2010098226 A JP 2010098226A
Authority
JP
Japan
Prior art keywords
solder balls
semiconductor device
wiring board
conductor layer
corner
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008269536A
Other languages
English (en)
Inventor
Toru Suda
亨 須田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008269536A priority Critical patent/JP2010098226A/ja
Priority to US12/553,182 priority patent/US8044504B2/en
Publication of JP2010098226A publication Critical patent/JP2010098226A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

【課題】コーナー部付近に配置されたはんだボールの温度上昇が抑制され、疲労寿命が延長された信頼性の高い半導体装置を提供する。
【解決手段】本発明の半導体装置は、内層導体層を有する有機系の多層配線基板と、この配線基板の一方の面に搭載され接続された半導体素子と、他方の面にグリッドアレイ状に配設された複数のはんだボールを備えている。そして、内層導体層において、外縁コーナー部に配設されたはんだボール(コーナーはんだボール)に対応する領域、またはコーナーはんだボールとその周囲に配設された複数のはんだボールに対応する領域に、欠損部が形成されている。
【選択図】図4

Description

本発明は、半導体装置に係わり、特に、有機系絶縁基材を有する多層配線基板を用いたBGA(Ball Grid Array)型の半導体装置に関する。
従来から、各種電子機器の高機能化、小型化を容易にする半導体装置として、配線基板の一方の面(例えば表面)に半導体素子を搭載し、裏面側に、碁盤の目のように縦横方向に配列された電極(ランド)を介して、プリント配線板等の実装基板との接続用のはんだボールを配設した半導体装置が提案されている。このような半導体装置は、BGA(Ball Grid Array;ボールグリッドアレイ)型の半導体装置と呼ばれている(例えば、特許文献1参照。)。配線基板は、ガラスエポキシ等の有機系材料からなる絶縁層と導体層とが交互に積層され一体化された多層構造を有し、内層導体層は、電源およびグランドプレーン層として、銅箔により形成されている。
このような構造の半導体装置において、半導体素子の動作により発生した熱の大部分は、配線基板からはんだボールを経由して実装基板に伝わり、実装基板から放熱される。この熱伝導のために、熱伝導経路に位置するはんだボールの温度は高くなる。配線基板を構成する内層導体層が熱伝導性の良好な銅箔によってプレーン状態に形成されているため、配線基板の裏面において、半導体素子の直下の領域だけでなく周辺領域まで熱が伝導され、四隅のコーナー部付近に配置されたはんだボールの温度も高くなる。そして、はんだ材料では、温度が高くなるとカーケンダルボイドが発生し易くなるという問題があった。
一方、このような半導体装置がはんだボールを介して実装基板に実装された状態で温度が加えられると、半導体装置の配線基板と実装基板との熱膨張率の差により、はんだボールに歪み(熱歪み)が生じる。この熱歪みは、半導体装置の中心部から遠い位置に配設されたはんだボールほど大きくなるので、コーナー部に近い位置に配置されたはんだボールほど熱歪みが大きくなり、破断が生じやすくなる。したがって、疲労寿命が短くなるという問題があった。
特開2007−317754号公報
本発明はこのような問題を解決するためになされたもので、コーナー部付近に配置されたはんだボールの温度上昇が抑制され、疲労寿命が延長された信頼性の高い半導体装置を提供することを目的としている。
本発明の一態様に係る半導体装置は、有機系絶縁基材を含み内層導体層を有する配線基板と、前記配線基板の一方の面に搭載され電気的に接続された半導体素子と、前記配線基板の他方の面に配設された複数のはんだボールを備えた半導体装置であり、外縁コーナー部に配設されたはんだボールに対応する領域、または外縁コーナー部に配設されたはんだボールとその周囲に配設された複数のはんだボールに対応する領域の前記内層導体層が、欠損されていることを特徴とする。
本発明の別の態様に係る半導体装置は、有機系絶縁基材を含み内層導体層を有する配線基板と、前記配線基板の一方の面に搭載され電気的に接続された半導体素子と、前記配線基板の他方の面に配設された複数のはんだボールを備えた半導体装置であり、外縁コーナー部に配設されたはんだボールに対応する領域近傍の前記内層導体層に、スリット状の欠損部が形成され、前記内層導体層の外縁コーナー部の領域が島状に孤立されていることを特徴とする。
本発明の一態様および別の態様に係る半導体装置によれば、はんだボールの疲労寿命を長くすることができ、信頼性の高い半導体装置を得ることができる。
以下、本発明を実施するための形態について説明する。なお、以下の記載では実施形態を図面に基づいて説明するが、それらの図面は図解のために供されるものであり、本発明はそれらの図面に限定されるものではない。
図1は、本発明の第1の実施形態に係るBGA型半導体装置を示す断面図である。この半導体装置1は、配線基板2と、この配線基板2上に搭載された半導体素子3と、配線基板2の他方の面に配設された複数のはんだボール4を備えている。この半導体装置1は、前記した複数のはんだボール4を介して、プリント配線板等の実装基板と接続される。
配線基板2は、図2に断面構造を示すように、ガラスエポキシ等の有機系材料からなる複数の絶縁基材層21と複数の導体層22とが交互に積層され一体化された多層構造を有している。複数の導体層22のうちで1層目と4層目は外層導体層22aであり、銅を主体とする導体金属によってパターン状に形成されている。これらの外層導体層22aの上には、それぞれソルダレジスト層23が形成されている。また、2層目と3層目の導体層は、電源およびグランド用の内層導体層22bであり、銅箔によりプレーン状に形成されている。
半導体素子3は、配線基板2の一方の面(図1では上面)に、接着剤(ダイアタッチ剤)の層5を介して接着されている。この半導体素子3の電極パッドと配線基板2の接続パッド(いずれも図示を省略。)とは、金線等のボンディングワイヤ6により接続(ワイヤボンディング)されている。また、このような半導体素子3と配線基板2とのワイヤボンディング部等は、エポキシ樹脂等からなるモールド樹脂層7により封止されている。
はんだボール4は、例えばスズを主成分とするはんだにより構成されている。配線基板2の半導体素子搭載面と反対側の面(図1では下面)に、複数のランド(図示を省略。)がグリッドアレイ状に配列されて形成されており、これらのランド上にはんだボール4が形成されている。こうして複数のはんだボール4は、配線基板2の下面の半導体素子3の直下の領域およびその周辺の領域において、図3に示すように、グリッドアレイ状に配設されている。
図2に示す配線基板2において、内層導体層22bのうちの少なくとも一層は、図4に示すように、矩形の平面形状から4隅(4つのコーナー部)付近の領域を斜めに除去し欠損させた平面形状を有している。なお、除去し欠損させるコーナー部は、必ずしも4隅でなくともよく、4隅のうちの少なくとも一つであっても効果を上げることができる。
そして、この内層導体層22bにおいて欠損されたコーナー領域(以下、欠損コーナー領域と示す。)22cは、図5に拡大して示すように、グリッドアレイ状に配設された複数のはんだボール4の中で、配設領域の外縁コーナーに配設されたはんだボール(以下、コーナーはんだボールと示す。)4aとその周囲の複数のはんだボール(以下、コーナー周辺はんだボールと示す。)に対応する領域、すなわちコーナー周辺はんだボールの直上に位置する領域となっている。内層導体層22bの欠損コーナー領域22cに対応するコーナー周辺はんだボールは、より具体的には、コーナーはんだボール4aを起点にして縦横の配列方向にそれぞれn列目のはんだボール4bをつなぐ斜線で分画したグループである。
ここで、以下に示す理由で、nの値は1〜4とすることが好ましい。なお、nの値が1、2、3および4の場合、コーナー周辺はんだボール群の個数は、図5に示すように、1個、3個、6個および10個となる。nの値が1の場合は、コーナーはんだボール4aのみが、内層導体層22bの欠損コーナー領域22cに対応するコーナー周辺はんだボールとなる。内層導体層22bにおいて、欠損コーナー領域22cの面積が大きくなるほど、この欠損コーナー領域22cに対応する領域に配設されたコーナー周辺はんだボールへの熱の伝導度が低くなり、コーナー周辺はんだボールの温度の上昇が防止されるが、配線基板2全体としての熱伝導性(放熱性)が低下して好ましくない影響も生じる。したがって、内層導体層22bの欠損コーナー領域22cは、コーナーはんだボール4aを起点にして縦横の配列方向にそれぞれ4列目のはんだボール4をつなぐ斜線で分画したグループに対応する領域を最大とすることが好ましい。コーナー周辺はんだボールが4列目までのはんだボール4の場合には、配線基板2の放熱性低下などの影響がほとんど生じない。
このように構成される第1の実施形態の半導体装置においては、内層導体層22bが、矩形から4隅(4つのコーナー部)付近の領域を斜めに除去し欠損させた平面形状を有しているので、半導体素子3から発生しその直下の内層導体層22bに伝わった熱が、銅箔から成る導体層が除去された欠損コーナー領域22cには伝導しにくい。そのため、この欠損コーナー領域22cに対応する領域に配設されたコーナー周辺はんだボールには、半導体素子3からの発熱が伝わりにくくなる。したがって、コーナー周辺はんだボールの温度の上昇が防止される結果、これらのはんだボールの疲労寿命が長くなる。
本発明の第1の実施形態において、内層導体層22bに欠損コーナー領域22cを設けることによる効果を、以下に示すようにして調べた。
まず、配線基板の熱伝導性がはんだボールの温度に与える影響を調べるために、コンピュータを用いてシミュレーションを行った。そして、自然対流環境における配線基板の等価熱伝導率とはんだボールの温度との関係を求めた。はんだボールとしては、中央に配置されたはんだボール(以下、センターはんだボールと示す。)と外縁コーナーに配置されたはんだボール(コーナーはんだボール)のそれぞれについて、温度を算出した。
シミュレーションは、ガラスエポキシを絶縁基材とし、欠損コーナー領域のない矩形の平面形状を有する内層銅箔2層が積層された4層配線基板(縦35mm×横35mm)上に、10mm角の半導体チップを搭載し、反対側の面に複数のはんだボールがグリッドアレイ状に配設されたBGA型半導体装置をモデルとして行った。そして、内層銅箔と絶縁基材との厚さの比を変えることで、等価熱伝導率を変化させた。シミュレーションの結果を図6に示す。
図6のグラフから、内層銅箔に欠損コーナー領域を設けない場合には、配線基板の等価熱伝導率が高くなるほど、コーナーはんだボールの温度が高くなることがわかる。
次いで、第1の実施形態の半導体装置において、内層導体層22bに欠損コーナー領域22cを設けることにより、この欠損コーナー領域22cに対応するコーナー周辺はんだボールの温度が低下することを検証するために、コンピュータを用いてシミュレーションを行った。
シミュレーションは、ガラスエポキシを絶縁基材とし、欠損コーナー領域のない矩形の平面形状を有する内層銅箔2層が積層された4層配線基板(縦35mm×横35mm)上に、10mm角の半導体チップを搭載し、反対側の面に複数のはんだボールがグリッドアレイ状に配設されたBGA型半導体装置をモデルとして行った。そして、コーナーはんだボール4aを起点にして縦横の配列方向に1列目、2列目、3列目および4列目のはんだボールを斜めに分画する領域の内層導体層22bをそれぞれ欠損させた場合、および内層導体層22bに欠損コーナー領域22cを設けない従来の半導体装置において、各位置のはんだボールの温度をそれぞれ算出した。結果を図7に示す。
図7のグラフにおいて、横軸ははんだボールの位置番号を示す。この位置番号は、図3に示すはんだボール配置において、左下コーナーの位置を起点(1番)とし、矢印で示す対角線の方向に配列が進むに従って、1づつ番号が増大していくようになっている。このはんだボールの位置番号は、図5の拡大図においてはんだボール内にも記載した。
図7に示すシミュレーション結果から、コーナーはんだボール4aから縦横方向に1列目〜4列目のはんだボール4bを斜めに分画する各領域の欠損コーナー領域22cを内層導体層22bに設けることにより、従来の半導体装置に比べてコーナー周辺はんだボールの温度が低下していることがわかる。したがって、コーナー周辺はんだボールの疲労寿命を長くすることができ、信頼性の高いBGA型半導体装置を得ることができる。
次に、本発明の別の実施形態について説明する。図8は、本発明の第2の実施形態において積層される内層導体層22bの平面形状を示す平面図である。第2の実施形態において、その他の部分は第1の実施形態と同様に構成されているので、図示を省略する。
第2の実施形態の半導体装置においては、内層導体層22bのうちの少なくとも一層が、図8に示すように、矩形の平面形状の4隅(4つのコーナー部)の近傍にスリット状の欠損部22dが形成され、コーナー領域が島状に孤立された平面形状を有している。なお、スリット状の欠損部22dを形成するコーナー部は、必ずしも4隅でなくともよく、4隅のうちの少なくとも一つであっても効果を上げることができる。
そして、この内層導体層22bにおいて島状に孤立されたコーナー領域(以下、孤立コーナー領域と示す。)22eは、第1の実施形態と同様に、グリッドアレイ状に配設された複数のはんだボール4の中で、コーナー周辺はんだボールに対応する領域、すなわちコーナー周辺はんだボールの直上に位置する領域となっている。より具体的には、コーナーはんだボール4aを起点にして縦横の配列方向にそれぞれ1〜4列目の各はんだボールをつなぐ斜線で分画したコーナー周辺はんだボールの直上に位置する領域が、孤立コーナー領域22eとなっている。コーナー周辺はんだボールが4列目までのはんだボールの場合には、配線基板の放熱性低下などの影響がほとんど生じない。
このように構成される第2の実施形態の半導体装置においては、内層導体層22bが、矩形の平面形状の4隅の領域がスリット状の欠損部22dにより島状に孤立された平面形状を有しているので、半導体素子3から発生しその直下の内層導体層22bに伝わった熱が、内層導体層22bの孤立コーナー領域22eには伝導しにくい。そのため、この孤立コーナー領域22eに対応する領域に配設されたコーナー周辺はんだボールには、半導体素子3からの発熱が伝わりにくくなる。したがって、コーナー周辺はんだボールの温度の上昇が防止され、これらのはんだボールの疲労寿命が長くなるので、信頼性の高い半導体装置を得ることができる。
以上の実施形態で説明された構成、形状、大きさおよび配置関係については、概略的に示したものにすぎず、また各構成の組成(材質)等については例示にすぎない。したがって、本発明は以上の実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り、さまざまな形態に変更することができる。
本発明の第1の実施形態に係るBGA型半導体装置を示す断面図である。 第1の実施形態に使用される配線基板を示す断面図である。 第1の実施形態において、はんだボールの配設状態を示す平面図である。 第1の実施形態における内層導体層の平面図である。 第1の実施形態におけるコーナー周辺はんだボールの配設状態を拡大して示す平面図である。 配線基板の等価熱伝導率とはんだボールの温度との関係をシミュレーションによりを求めた結果を示すグラフである。 第1の実施形態の半導体装置において、第1の実施形態の半導体装置において、はんだボールの位置とはんだボールの温度との関係をシミュレーションによりを求めた結果を示すグラフである。 第2の実施形態における内層導体層の平面図である。
符号の説明
1…半導体装置、2…配線基板、3…半導体素子、4…はんだボール、7…モールド樹脂層、22a…外層導体層、22b…内層導体層、22c…欠損コーナー領域、22d…スリット状欠損部、22e…孤立コーナー領域。

Claims (5)

  1. 有機系絶縁基材を含み内層導体層を有する配線基板と、
    前記配線基板の一方の面に搭載され電気的に接続された半導体素子と、
    前記配線基板の他方の面に配設された複数のはんだボールを備えた半導体装置であり、
    外縁コーナー部に配設されたはんだボールに対応する領域、または外縁コーナー部に配設されたはんだボールとその周囲に配設された複数のはんだボールに対応する領域の前記内層導体層が、欠損されていることを特徴とする半導体装置。
  2. 有機系絶縁基材を含み内層導体層を有する配線基板と、
    前記配線基板の一方の面に搭載され電気的に接続された半導体素子と、
    前記配線基板の他方の面に配設された複数のはんだボールを備えた半導体装置であり、
    外縁コーナー部に配設されたはんだボールに対応する領域近傍の前記内層導体層に、スリット状の欠損部が形成され、前記内層導体層の外縁コーナー部の領域が島状に孤立されていることを特徴とする半導体装置。
  3. 前記内層導体層は、銅箔からなる電源プレーン層および/またはグランドプレーン層であることを特徴とする請求項1または2記載の半導体装置。
  4. 前記はんだボールは、前記配線基板の他方の面上にグリッドアレイ状に配列されていることを特徴とする請求項1または2記載の半導体装置。
  5. 前記内層導体層の欠損された領域、あるいはスリット状欠損部により島状に孤立された領域は、前記外端コーナー部に配設されたはんだボールから縦横の配列方向にそれぞれ1〜4列目のはんだボールをつなぐ斜線で分画された領域であることを特徴とする請求項4記載の半導体装置。
JP2008269536A 2008-10-20 2008-10-20 半導体装置 Withdrawn JP2010098226A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008269536A JP2010098226A (ja) 2008-10-20 2008-10-20 半導体装置
US12/553,182 US8044504B2 (en) 2008-10-20 2009-09-03 Semiconductor device including an inner conductive layer which is cut out in the vicinity of a corner

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008269536A JP2010098226A (ja) 2008-10-20 2008-10-20 半導体装置

Publications (1)

Publication Number Publication Date
JP2010098226A true JP2010098226A (ja) 2010-04-30

Family

ID=42107996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008269536A Withdrawn JP2010098226A (ja) 2008-10-20 2008-10-20 半導体装置

Country Status (2)

Country Link
US (1) US8044504B2 (ja)
JP (1) JP2010098226A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797005B2 (en) * 2017-11-27 2020-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6583515B1 (en) * 1999-09-03 2003-06-24 Texas Instruments Incorporated Ball grid array package for enhanced stress tolerance
JP4082220B2 (ja) * 2003-01-16 2008-04-30 セイコーエプソン株式会社 配線基板、半導体モジュールおよび半導体モジュールの製造方法
US20040227233A1 (en) * 2003-05-16 2004-11-18 Nokia Corporation Interconnection pattern design
WO2005091367A1 (ja) * 2004-03-19 2005-09-29 Renesas Technology Corp. 電子回路、半導体装置及び実装基板
JP2007317754A (ja) 2006-05-24 2007-12-06 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20100096751A1 (en) 2010-04-22
US8044504B2 (en) 2011-10-25

Similar Documents

Publication Publication Date Title
JP6415365B2 (ja) 半導体パッケージ
TWI551198B (zh) 具散熱功能之印刷電路板結構
TW200408319A (en) Warpage-preventing circuit board and method for fabricating the same
JP2010245455A (ja) 基板および半導体装置
JP2009147165A (ja) 半導体装置
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2006294976A (ja) 半導体装置およびその製造方法
JP6438225B2 (ja) 半導体パッケージ
JP2009182236A (ja) 半導体装置の配線基板、半導体装置、電子装置及びマザーボード
US10134665B2 (en) Semiconductor device
JP2006245076A (ja) 半導体装置
JP5285204B2 (ja) 半導体装置及び半導体装置製造用基板
JP3897749B2 (ja) 半導体装置
TWI417970B (zh) 封裝結構及其製法
JP2013197501A (ja) 半導体パッケージ
JP2010098226A (ja) 半導体装置
TWI394252B (zh) 封裝基板結構
JP4355313B2 (ja) 半導体装置
JP5372235B2 (ja) 半導体装置および半導体装置実装体
JP4976767B2 (ja) 積層形半導体装置
JP4657262B2 (ja) 半導体装置
JP2015146404A (ja) 半導体装置およびその製造方法
JP2011119619A (ja) 半導体パッケージ
JP2012199283A (ja) 半導体装置
WO2015033509A1 (ja) プリント配線板およびそれを備えた半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20120110