TWI417970B - 封裝結構及其製法 - Google Patents

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Description

封裝結構及其製法
本發明係有關一種半導體裝置及其製法，尤指一種能提升電性功能之封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品亦朝著輕、薄、短、小、高積集度、多功能化方向發展。而為滿足封裝結構高積集度(Integration)以及微型化(Miniaturization)的封裝需求，封裝形式逐漸由單一晶片之球柵陣列(BGA)封裝或覆晶式(Flip Chip,FC)封裝演進到3D封裝和模組化封裝形態，使得封裝結構有SiP(System in Package)、SIP(System Integrated Package)及SiB(System in Board)等多種形式。
惟，該些3D及模組化封裝形態係以覆晶技術(flip chip)或打線技術(wire bonding)，而將複數半導體元件平面排列接置於一個基板上，亦或以表面黏貼技術(SMT)黏貼於基板表面。然而，該些元件係全部分佈於基板表面，因而不利於模組化結構尺寸之縮小及性能的提高。
為此，遂有業界提出將半導體晶片埋入高密度電路板之結構；如第1圖所示，係先提供一具有開口100之承載板10，於該開口100中容置有一半導體晶片11，而該半導體晶片11具有一作用面11a及非作用面11b，於該作用面11a上具有複數電極墊110，並於該承載板10與半導體晶片11之作用面11a及非作用面11b上形成至少一介電層12，且該介電層12形成於該開口100與半導體晶片11之間的間隙中，以將該半導體晶片11固定於該開口100中，又於該介電層12上形成線路層13，且該線路層13係藉由形成於該介電層12中之複數導電盲孔130以電性連接至該些電極墊110，又於該承載板10及介電層12中形成導電通孔101，以電性連接該承載板10兩側之線路層13，且於該最外層之線路層13具有複數電性接觸墊131。復於最外層之介電層12及線路層13上形成防焊層14，且該防焊層14中具有複數開孔140，供各該之電性接觸墊131對應外露於各該開孔140。
惟，該嵌埋有半導體晶片之高密度電路板結構僅有單一半導體晶片11嵌埋於該承載板10中，而單一半導體晶片11之電性功能有限，因而不敷現今多功能、高功效之電子產品之使用需求。
此外，該介電層12與半導體晶片11間之熱膨脹係數(Coefficient of Thermal Expansion；CTE)不同，於熱循環製程中易受熱應力影響而產生翹曲變形，因而容易產生分層的情況；或是因為半導體晶片11嵌埋於該承載板10中，於該半導體晶片11作動中產生大量熱累積，因而發生電路板爆板等問題；因此，產品良率及品質穩定性較差。
因此，如何提出一種封裝結構，以避免習知電路板結構因熱應力導致分層的情況，且具有多功能、高功效之特性結構，實以成為目前業界亟待克服之課題。
鑑於上述習知技術之種種缺失，本發明之一目的係提供一種能避免習知技術中之半導體晶片與介電層分層或電路板結構爆板問題之封裝結構及其製法。
本發明之另一目的係提供一種能提升電性功能之封裝結構及其製法。
為達上述目的及其他目的，本發明揭露一種封裝結構，係包括：承載片，係具有相對之兩表面；二半導體晶片，係分別設於該承載片之相對兩表面上，各該半導體晶片係具有相對之作用面及非作用面，且該作用面上具有複數電極墊，而該半導體晶片係藉由該非作用面固設於該承載片上；第一介電層，係包覆該承載片及半導體晶片；以及第一線路層，係設於該第一介電層表面上，且該第一線路層具有位於該第一介電層中以電性連接該電極墊之第一導電盲孔。
前述之封裝結構，復包括黏著層，係設於該半導體晶片之非作用面與該承載片之間，以將該半導體晶片固設於該承載片上。
前述之封裝結構復包括複數導熱通孔，係貫穿該承載片及第一介電層；亦包括複數導電通孔，係貫穿該第一介電層，以電性連接該第一線路層。
前述之封裝結構復包括增層結構，係設於該第一介電層及第一線路層上，該增層結構具有至少一第二介電層、設於該第二介電層上並具有複數導電跡線之第二線路層、及設於該第二介電層中並電性連接該第一與第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊，其中，該第二導電盲孔電性連接該導電通孔，以令其中一半導體晶片藉由該第一導電盲孔、第二導電盲孔、該第二線路層之其中一導電跡線及導電通孔電性連接至另一半導體晶片。又包括絕緣保護層，係設於該增層結構上，且該絕緣保護層具有複數絕緣保護層開孔，以令各該電性接觸墊對應外露於各該絕緣保護層開孔，再包括表面處理層，係設於該電性接觸墊上。
本發明復揭露一種封裝結構之製法，係包括：提供一具有複數承載片之金屬板，且各該承載片之相對兩表面上分別設置一半導體晶片，各該半導體晶片係具有相對之作用面及非作用面，且該作用面上具有複數電極墊，而該半導體晶片係藉由該非作用面固設於該承載片上；於該金屬板及各該半導體晶片上形成第一介電層，以包覆該金屬板及各該半導體晶片，且該第一介電層上定義有對應各該半導體晶片之有效區；於該第一介電層表面上形成第一線路層，且於該第一介電層中形成電性連接該第一線路層及電極墊之第一導電盲孔；以及移除該有效區以外之部分，以形成複數封裝結構。
前述之製法中，該金屬板係由框體連結各該承載片所構成，且該些承載片之間與承載片及框體之間係具有連接部；該半導體晶片之非作用面與該承載片之間形成黏著層，以將該半導體晶片固設於該承載片上；該有效區係可對應各該承載片。
前述之製法中，該第一介電層係以壓合方式形成於該金屬板之相對兩表面上，且移除該有效區以外之部分係藉由切割方式。
前述之製法，復包括形成複數貫穿該承載片及第一介電層之導熱通孔；亦包括形成複數貫穿該第一介電層之導電通孔，以電性連接該些第一線路層。
前述之製法復包括於移除該有效區以外之部分之前，於該第一介電層及第一線路層上形成增層結構，該增層結構具有至少一第二介電層、設於該第二介電層上並具有複數導電跡線之第二線路層、及設於該第二介電層中並電性連接該第一與第二線路層之第二導電盲孔，而該第二導電盲孔電性連接該導電通孔，以令其中一半導體晶片藉由該第一導電盲孔、第二導電盲孔、該第二線路層之其中一導電跡線及導電通孔電性連接至另一半導體晶片，且最外層之第二線路層具有複數電性接觸墊；又於該增層結構上形成絕緣保護層，且該絕緣保護層具有複數絕緣保護層開孔，以令各該電性接觸墊對應外露於各該絕緣保護層開孔，並於該電性接觸墊上形成表面處理層。
由上可知，本發明之封裝結構中嵌埋有複數半導體晶片，而能增加半導體封裝結構之電性功能，亦能維持結構輕薄短小之特性，且藉由複數貫穿該承載片及第一介電層之導熱通孔，以增強該半導體晶片之導熱功能，而能避免習知技術因為封裝結構中的熱累積導致封裝結構中介電層分層或封裝結構爆板的問題。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
請參閱第2A至2G圖，係為本發明所揭露之一種封裝結構之製法。
如第2A及2A’圖所示，提供一金屬板20，係具有相對之兩表面20a；於本實施例中，該金屬板20係於框體200中設有複數承載片201，且該些承載片201之間及其與框體200之間具有連接部202，藉由該些接部202以連結各該承載片201與該框體200。又本實施例所定義之兩表面20a亦屬該承載片201。
如第2B圖所示，於各該承載片201之相對兩表面20a上分別設置一半導體晶片21，令各該承載片201之相對兩表面上各有一半導體晶片21，計各該承載片201接置有兩個半導體晶片21；其中，各該半導體晶片21具有相對之作用面21a及非作用面21b，且該作用面21a上具有複數電極墊210，而該非作用面21b上形成有黏著層22以將該半導體晶片21固設於該承載片201之表面20a上。
如第2C及2D圖所示，於該金屬板20之相對兩表面20a上設置半固態狀之第一初始介電層230及第二初始介電層231，且該第一初始介電層230具有開口230a，以供容置該半導體晶片21，如第2C圖所示；接著，進行壓合製程，且壓合後之該第一、第二初始介電層230,231係結合成一體，而形成固態之第一介電層23；其中，該第一及第二初始介電層230,231可為相同或不同材質；再者，該第一初始介電層230係具有對應該半導體晶片21之開口230a，以令壓合後之第一介電層23均勻包覆該金屬板20及各該半導體晶片21；又該第一介電層23具有相對之第一及第二表面23a,23b，且該第一介電層23上定義有對應各該半導體晶片21與承載片201及其周圍之有效區A，如第2D圖所示。
此外，於該金屬板20之相對兩表面20a上設置該第一介電層23以包覆該半導體晶片21之製法，除了前述製程外，亦可直接全面覆蓋該第一介電層23於該半導體晶片21與該金屬板20表面20a上，並經熱壓以完成前述之結構，如2D圖所示。
如第2E及2E’圖所示，於該第一介電層23之第一及第二表面23a,23b上分別形成第一線路層24，且於該第一介電層23中形成電性連接該第一線路層24及該些電極墊210之第一導電盲孔240，並形成複數貫穿該第一介電層23之第一及第二表面23a,23b之導電通孔25，以電性連接該第一及第二表面23a,23b上之第一線路層24，如第2E圖所示；又可形成複數貫穿該承載片201、第一介電層23之第一及第二表面23a,23b之導熱通孔26，如第2E’圖所示。
如第2F及2F’圖所示，於該第一介電層23及第一線路層24上形成增層結構27，該增層結構27具有至少一第二介電層270、設於該第二介電層270上之第二線路層271、及設於該第二介電層270中並電性連接該第一與第二線路層24,271之第二導電盲孔272，且最外層之第二線路層271具有複數電性接觸墊273，又該第二線路層271具有複數導電跡線271a,271a’,271b。
所述之第二導電盲孔272電性連接該導電通孔25，以令對應該第一表面23a之半導體晶片21、第一導電盲孔240、第二導電盲孔272與第二線路層271之其中一導電跡線271a’通過該導電通孔25電性連接至對應該第二表面23b之第二導電盲孔272、第二線路層271之其中一導電跡線271a’、第一導電盲孔240與半導體晶片21，俾以形成一電性通路。
又於該增層結構27上形成絕緣保護層28，且該絕緣保護層28中形成複數絕緣保護層開孔280，以令各該電性接觸墊273對應外露於各該絕緣保護層開孔280中。
如第2G及2G’圖所示，沿著切割線S-S，藉由切割方式移除該有效區A以外之部分，以形成複數封裝結構；請一併參閱第3及3’圖，係為第2E及2E’圖之局部上視示意圖。
本發明藉由貫穿該該第一介電層23及承載片201之導熱通孔26，以令各該半導體晶片21間於製程中或半導體晶片21於作動後能將累積的熱迅速逸散，因而不會產生介電層分層或封裝結構爆板的情況，以有效確保產品之良率及品質穩定性。
再者，藉由於該承載片201之兩表面20a上均設置半導體晶片21，相較於習知技術之單一晶片，本發明之封裝單元因同時具有兩半導體晶片21，因而能大幅提升電性功能。
如第2H圖所示，可於該電性接觸墊273上形成表面處理層29，且形成該表面處理層29之材料係選自由化學鍍鎳/金、化鎳浸金(ENIG)、化鎳鈀浸金(ENEPIG)、化學鍍錫(Immersion Tin)及有機保焊劑(OSP)所組成之群組中之其中一者。後續製程中，復可於該電性接觸墊273上形成銲錫材料30，以於該絕緣保護層28上接置例如半導體元件40之小型構件或例如電路板50之大型構件。
本發明復揭露一種封裝結構，係包括：具有相對之兩表面20a之承載片201、分別設於該承載片201之相對兩表面20a上之兩個半導體晶片21、覆蓋於該承載片201及該些半導體晶片21之第一介電層23、以及形成於該第一介電層23上之第一線路層24。
所述之各個半導體晶片21係具有相對之作用面21a及非作用面21b，且該作用面21a上具有複數電極墊210，而該非作用面21b係藉由黏著層22以將該半導體晶片21固設於該承載片201上。
所述之第一介電層23具有相對之第一及第二表面23a,23b；所述之第一線路層24係設於該第一介電層23之第一及第二表面23a,23b上，且該第一線路層24具有位於該第一介電層23中並電性連接該半導體晶片21之電極墊210的第一導電盲孔240。
該封裝結構復包括複數貫穿該承載片201及第一介電層23之導熱通孔26；亦包括複數貫穿該第一介電層23之導電通孔25，以電性連接該第一及第二表面23a,23b上之第一線路層24。
所述之封裝結構復包括設於該第一介電層23及第一線路層24上之增層結構27，該增層結構27係具有至少一第二介電層270、設於該第二介電層270上之第二線路層271、及設於該第二介電層270中並電性連接該第一與第二線路層24,271之第二導電盲孔272，且最外層之第二線路層271具有複數電性接觸墊273，又該第二線路層271具有複數導電跡線271a,271a’,271b；其中，該第二導電盲孔272電性連接該導電通孔25，以令該第一表面23a下方之半導體晶片21藉由該第一導電盲孔240、第二導電盲孔272、第二線路層271之其中一導電跡線271a’及導電通孔25電性連接至該第二表面23b下方之半導體晶片21。
又包括設於該增層結構27上之絕緣保護層28，該絕緣保護層28具有複數絕緣保護層開孔280，以令各該電性接觸墊273對應外露於各該絕緣保護層開孔280，且可包括設於該電性接觸墊273上之表面處理層29。
綜上所述，本發明之封裝結構藉由貫穿該第一介電層及承載片之導熱通孔，以令該第一介電層與各該半導體晶片間於製程中或半導體晶片於作動後不易受熱變形能將累積的熱迅速逸散，因而不會產生介電層分層或封裝結構爆板的情況，以有效確保產品之良率及品質穩定性。
再者，該封裝單元因同時具有兩半導體晶片，且各該半導體晶片之非作用面結合於該承載片上，並藉由貫穿該承載片及第一介電層之導熱通孔，以增強該半導體晶片之導熱功能，俾能有效提升該封裝結構之功能性。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10．．．承載板
100,230a．．．開口
101,25．．．導電通孔
11,21．．．半導體晶片
11a,21a．．．作用面
11b,21b．．．非作用面
110,210．．．電極墊
12．．．介電層
13．．．線路層
130．．．導電盲孔
131,273．．．電性接觸墊
14．．．防焊層
140‧‧‧開孔
20‧‧‧金屬板
20a‧‧‧表面
200‧‧‧框體
201‧‧‧承載片
202‧‧‧連接部
22‧‧‧黏著層
23‧‧‧第一介電層
230‧‧‧第一初始介電層
231‧‧‧第二初始介電層
23a‧‧‧第一表面
23b‧‧‧第二表面
24‧‧‧第一線路層
240‧‧‧第一導電盲孔
26‧‧‧導熱通孔
27‧‧‧增層結構
270‧‧‧第二介電層
271‧‧‧第二線路層
271a,271a’,271b‧‧‧導電跡線
272‧‧‧第二導電盲孔
28‧‧‧絕緣保護層
280‧‧‧絕緣保護層開孔
29‧‧‧表面處理層
30‧‧‧銲錫材料
40‧‧‧半導體元件
50‧‧‧電路板
A‧‧‧有效區
S‧‧‧切割線
第1圖係為習知封裝結構之剖視示意圖；
第2A至2H圖係為本發明封裝結構之製法示意圖；其中，第2A’圖係為第2A圖之上視示意圖，第2E’至2G’圖係為第2E至2G圖之另一態樣；以及
第3至3’圖係為本發明封裝結構之不同態樣之上視示意圖。
201．．．承載片
21．．．半導體晶片
210．．．電極墊
23．．．第一介電層
24．．．第一線路層
240．．．第一導電盲孔
25．．．導電通孔
26．．．導熱通孔
A．．．有效區

Claims (22)

  1. 一種封裝結構，係包括：金屬承載片，係具有相對之兩表面；二半導體晶片，係分別設於該承載片之相對兩表面上，且各該半導體晶片係具有相對之作用面及非作用面，該作用面上具有複數電極墊，而該半導體晶片係藉由該非作用面固設於該承載片上；第一介電層，係包覆該承載片及半導體晶片；複數導熱通孔，係貫穿該承載片及第一介電層；以及第一線路層，係設於該第一介電層表面上，且該第一線路層具有位於該第一介電層中以電性連接該電極墊之第一導電盲孔。
  2. 如申請專利範圍第1項之封裝結構，復包括黏著層，係設於該半導體晶片之非作用面與該承載片之間，以將該半導體晶片固設於該承載片上。
  3. 如申請專利範圍第1項之封裝結構，復包括複數導電通孔，係貫穿該第一介電層，以電性連接該些第一線路層。
  4. 如申請專利範圍第1項之封裝結構，復包括增層結構，係設於該第一介電層及第一線路層上，該增層結構具有至少一第二介電層、設於該第二介電層上並具有複數導電跡線之第二線路層、及設於該第二介電層中並電性連接該第一與第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊。
  5. 如申請專利範圍第4項之封裝結構，復包括導電通孔，係貫穿該第一介電層，以電性連接對應該承載片相對之兩表面上方之第一線路層。
  6. 如申請專利範圍第5項之封裝結構，其中，該第二導電盲孔電性連接該導電通孔，以令其中一半導體晶片藉由該第一導電盲孔、第二導電盲孔、該第二線路層之其中一導電跡線及導電通孔電性連接至另一半導體晶片。
  7. 如申請專利範圍第4項之封裝結構，復包括絕緣保護層，係設於該增層結構上，且該絕緣保護層具有複數絕緣保護層開孔，以令各該電性接觸墊對應外露於各該絕緣保護層開孔。
  8. 如申請專利範圍第4項之封裝結構，復包括表面處理層，係設於該電性接觸墊上。
  9. 一種封裝結構之製法，係包括：提供一具有複數承載片之金屬板，且各該承載片之相對兩表面上分別設置一半導體晶片，各該半導體晶片係具有相對之作用面及非作用面，且該作用面上具有複數電極墊，而該半導體晶片係藉由該非作用面固設於該承載片上；於該金屬板及各該半導體晶片上形成第一介電層，以包覆該金屬板及各該半導體晶片，且該第一介電層上定義有對應各該半導體晶片之有效區；於該第一介電層表面上形成第一線路層，且於該第一介電層中形成電性連接該第一線路層及電極墊之第 一導電盲孔；以及移除該有效區以外之部分，以形成複數封裝結構。
  10. 如申請專利範圍第9項之封裝結構之製法，其中，該金屬板係由框體連結各該承載片所構成。
  11. 如申請專利範圍第10項之封裝結構之製法，其中，該些承載片之間與承載片及框體之間具有連接部。
  12. 如申請專利範圍第9項之封裝結構之製法，復包括於該半導體晶片之非作用面與該承載片之間形成黏著層，以將該半導體晶片固設於該承載片上。
  13. 如申請專利範圍第9項之封裝結構之製法，其中，該第一介電層之有效區係對應各該承載片。
  14. 如申請專利範圍第9項之封裝結構之製法，其中，該第一介電層係以壓合方式形成於該金屬板之相對兩表面上。
  15. 如申請專利範圍第9項之封裝結構之製法，其中，移除該有效區以外之部分係藉由切割方式。
  16. 如申請專利範圍第9項之封裝結構之製法，復包括形成複數貫穿該承載片及第一介電層之導熱通孔。
  17. 如申請專利範圍第9項之封裝結構之製法，復包括形成複數貫穿該第一介電層之導電通孔，以電性連接該些第一線路層。
  18. 如申請專利範圍第9項之封裝結構之製法，復包括於移除該有效區以外之部分之前，於該第一介電層及第一線路層上形成增層結構，該增層結構具有至少一第二介電 層、設於該第二介電層上並具有複數導電跡線之第二線路層、及設於該第二介電層中並電性連接該第一與第二線路層之第二導電盲孔，且最外層之第二線路層具有複數電性接觸墊。
  19. 如申請專利範圍第18項之封裝結構之製法，復包括於形成該增層結構之前，形成貫穿該第一介電層之導電通孔，以電性連接對應該承載片相對之兩表面上方之第一線路層。
  20. 如申請專利範圍第19項之封裝結構之製法，其中，該第二導電盲孔電性連接該導電通孔，以令其中一半導體晶片藉由該第一導電盲孔、第二導電盲孔、該第二線路層之其中一導電跡線及導電通孔電性連接至另一半導體晶片。
  21. 如申請專利範圍第18項之封裝結構之製法，復包括於該增層結構上形成絕緣保護層，且該絕緣保護層具有複數絕緣保護層開孔，以令各該電性接觸墊對應外露於各該絕緣保護層開孔。
  22. 如申請專利範圍第18項之封裝結構之製法，復包括於該電性接觸墊上形成表面處理層。
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