JP2006294976A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 半導体パッケージの実装面積を小さく保ちつつ、外部接続端子数を増加させる。
【解決手段】 半導体装置１００は、基板１０１と、基板１０１の素子搭載面に搭載された半導体素子（不図示）と、半導体チップ１３１を封止する封止樹脂１０３と、基板１０１の周縁近傍における裏面または基板１０１の側面に露出面を有する追加電極１１１と、を有する。また、基板１０１の素子搭載面の裏面にボール状の複数のボール１０５が配置される。
【選択図】 図１

Description

本発明は、パッケージ構造を有する半導体装置およびその製造方法に関する。
パッケージ構造を有する半導体装置として、従来、図１７〜図１９に記載のものがある。図１７および図１８は、従来の半導体装置の構成を示す斜視図である。図１７は、半導体パッケージ２００の上面（素子搭載面）側から見た図であり、図１８は、裏面側から見た図である。また、図１９は、半導体パッケージ２００の裏面の構成を示す平面図である。
図１７〜図１９に示した半導体パッケージ２００は、基板２０１、基板２０１の素子搭載面に搭載された半導体チップ（不図示）、半導体チップを封止する封止樹脂２０３、および基板２０１裏面に配置された複数のボール２０５を有する。ボール２０５は、パッケージの外周から一定領域（ボール配置禁止エリア２０９）をおいた内側のボール配置エリア２０７に格子状に配置されている。このとき、ボール２０５のピッチが決まっているため、パッケージサイズによって、配置できる最大のボール２０５の数が決まっている。
ところが、図１８および図１９に示したように、トレーやソケットに半導体パッケージ２００を収容する際に、ボール２０５が傷つかないようにするために、実際には基板２０１の周縁近傍がボール配置禁止エリア２０９となっていた。このため、ボール２０５を基板２０１の周縁近傍まで配置することができず、内側のボール配置エリア２０７に配置しており、端子数に制限があった。
また、ボール２０５の数すなわち端子数によってパッケージサイズが決まってしまうため、端子数を増やそうとすると、パッケージサイズ自体を大きくしなければならなかった。
ところで、特許文献１および特許文献２には、パッケージの側辺部からリードを突出させた半導体装置が開示されている。リードを設けることにより、端子数を増やすことができるとされている。
また、特許文献３には、格子状に配置された端子の間に新たに端子を配置する技術が開示されている。新たに配置した端子は検査時にのみ使用する検査端子とし、半田バンプを形成せず、格子状に配置された端子はすべて実動作で使用される端子用とすることにより、実動作に使用できる端子数が増加することになるとされている。
特開２００４−０１４８７７号公報 特開平１０−２８４６３７号公報 特開２００４−０２２６６４号公報
ところが、上記特許文献１および特許文献２に記載の技術においては、パッケージの側辺部とプリント配線基板とをリード接続するため、実装面積が大きくなってしまう。このため、プリント配線基板を含めた外形寸法が大型化してしまい、小型化の要請に反する懸念があった。
また、特許文献３に記載の技術においても、実動作に使用できる端子数には、図１７〜図１９に示した半導体パッケージ２００の場合と同様に制限があるため、それ以上端子数を増やすためには、パッケージサイズ自体を大きくしなければならなかった。
本発明によれば、
半導体素子搭載基板と、
前記半導体素子搭載基板の素子搭載面に搭載された半導体素子と、
前記半導体素子を封止する封止樹脂と、
前記半導体素子搭載基板の周縁近傍における裏面または前記半導体素子搭載基板の側面に露出面を有する第一電極と、
を有し、
前記半導体素子搭載基板の前記素子搭載面の前記裏面にボール状の複数の第二電極が配置されることを特徴とする半導体装置が提供される。
本発明の半導体装置は、半導体素子搭載基板の周縁近傍における裏面または半導体素子搭載基板の側面に露出面を有する第一電極を含む。このため、半導体装置全体の外形寸法が大きくなるのを抑制しつつ、接続端子として機能する電極を増加させることができる。また、この構成においては、第一の電極の露出面が、半導体素子搭載基板の周縁近傍における裏面または半導体素子搭載基板の側面であるため、半導体素子搭載基板の周縁近傍への第二電極の設置が実質的に不可能な場合であっても、端子数を効果的に増加させることができる。
また、本発明によれば、
半導体素子搭載基板に金属膜を埋設する工程と、
前記半導体素子搭載基板の素子搭載面に、半導体素子を搭載する工程と、
前記半導体素子搭載基板を切断して複数の半導体装置に分割するとともに、前記金属膜を切断して、前記半導体素子搭載基板の側面に露出面を有する電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明の製造方法によれば、半導体素子搭載基板を切断して複数の半導体装置に分割するとともに半導体素子搭載基板の側面に露出面を有する電極を形成するため、簡便な方法で半導体素子搭載基板の側面に安定的に電極表面を露出させることができる。また、切断面から電極が露出する構成とすることにより、基板の側面からリードが突出している従来の装置の場合に生じる実装面積の増加の抑制が可能な半導体装置を安定的に製造することができる。
なお、これらの各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。
以上説明したように本発明によれば、半導体素子搭載基板の周縁近傍における裏面または半導体素子搭載基板の側面に露出面を有する電極を設けることにより、半導体パッケージの実装面積の増加を抑制しつつ、外部接続端子数を増加させることができる。
以下、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のパッケージの場合を例に、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す平面図である。また、図２は、図１に示した半導体装置１００の周縁近傍を拡大して示す斜視図である。図１および図２に示した半導体装置１００は、半導体素子搭載基板（基板１０１）と、基板１０１の素子搭載面に搭載された半導体素子（図１では不図示、図１１に示す半導体チップ１３１）と、半導体素子を封止する封止樹脂１０３と、基板１０１の周縁近傍における裏面または基板１０１の側面に露出面を有する追加電極１１１と、を有する。本明細書において、基板１０１の周縁近傍とは、基板１０１の周縁を含む領域またはその近傍をいい、たとえばボール１０５の搭載禁止領域（ボール配置禁止エリア１０９）等であってもよい。また、半導体装置１００においては、基板１０１の素子搭載面の裏面にボール状の複数の第二電極（ボール１０５）が配置される。
追加電極１１１は、基板１０１中に埋設されており、基板１０１の裏面から側面にわたる露出面を有する。また、基板１０１の裏面において、追加電極１１１が、基板１０１の辺に接して設けられている。
半導体装置１００においては、基板１０１の裏面において、複数の追加電極１１１が、基板１０１の周縁に沿って列状に配置されている。
以下、半導体装置１００の構成をさらに詳細に説明する。
半導体装置１００は、基板１０１、基板１０１の素子搭載面に搭載された半導体チップ（不図示）、半導体チップを封止する封止樹脂１０３、および基板１０１裏面に配置された複数のボール１０５を有する。ボール１０５は、基板１０１の裏面の中央部に設けられたボール配置エリア１０７に配置されている。
基板１０１の周縁から所定の幅の領域は、ボール配置禁止エリア１０９となっている。ボール配置禁止エリア１０９は、ボール配置エリア１０７の外周に沿って設けられるとともに、ボール配置エリア１０７を取り囲むように設けられている。さらに具体的には、ボール配置禁止エリア１０９は、たとえば基板１０１の端部から０．５〜１ｍｍ程度の幅の領域とする。
また、ボール配置禁止エリア１０９において、基板１０１の周縁に沿って複数の追加電極１１１が列状に設けられている。追加電極１１１は、金属膜等の導電部材により構成される。また、追加電極１１１は、図２に示したように、基板１０１の角部に設けられ、基板１０１の表面から側面にわたって基板１０１から露出している。なお、図１においては、基板１０１の各辺上に追加電極１１１が３個ずつ配置されている構成を例示したが、追加電極１１１は、基板１０１の周縁近傍に設けられていればよく、図１に示した平面形状および配置には限られない。なお、追加電極の他の構成については、第二の実施形態以降でさらに説明する。
基板１０１の裏面および側面において、基板１０１の表面と追加電極１１１の表面とが略同一水準に位置する。これは、基板１０１の側面から追加電極１１１が突出して実装面積が大きくなる構成でなければよく、たとえば同一水準に位置するか、または追加電極１１１の表面が基板１０１よりも基板内部側に位置している構成とすることができる。
基板１０１は、たとえば、ＦＰＢＧＡ（ファインピッチＢＧＡ）基板である。基板１０１は、多層配線構造を有することができる。基板１０１の厚さは、たとえば０．２９ｍｍ以上０．３３ｍｍ以下とする。
ボール１０５は、導電性材料からなり、たとえばはんだボールである。基板１０１の表面において、パッケージの外周からボール配置禁止エリア１０９の内側に設けられたボール配置エリア１０７に格子状に配置されており、半導体チップ（不図示）に電気的に接続される。ボール１０５の配置間隔は、たとえば０．５ｍｍ程度とする。
追加電極１１１の材料は、たとえば金属である。平面視において、追加電極１１１の形状は矩形であり、大きさは、たとえば縦横それぞれの辺の長さを０．５ｍｍ程度とする。
追加電極１１１は、検査に用いることもできるし、実装に用いることもできる。追加電極１１１は、ボール配置禁止エリア１０９に設けられているため、実装に用いる場合にも、あらかじめボールを接続しておくことはせずに、電極表面が露出した構成とする。
次に、半導体装置１００の製造方法を説明する。図９〜図１５は、半導体装置１００の製造方法を示す図である。図９〜図１５において、下の図は、基板１０１の裏面側から見た平面図であり、上の図は、下の図のＡ−Ａ’断面を示す図である。本実施形態の製造方法は、以下のステップを有する。
ステップ１０１：コア基板１２１に金属膜を埋設する工程、
ステップ１０３：コア基板１２１の素子搭載面に、半導体チップ１３１を搭載する工程、および
ステップ１０５：コア基板１２１を切断して基板１０１を有する複数の半導体装置１００に分割するとともに、金属膜を切断して、基板１０１の側面に露出面を有する追加電極１１１を形成する工程。
本実施形態においては、ステップ１０３の半導体チップ１３１を搭載する工程の後、追加電極１１１を形成する工程を行う。
以下、図９〜図１５を参照して、半導体装置１００の製造方法をさらに詳細に説明する。
半導体装置１００は、半導体チップ１３１およびコア基板１２１を作製し、コア基板１２１の素子搭載面に半導体チップ１３１を搭載し、封止樹脂１０３により半導体チップ１３１を封止した後、ダイシングライン１２５に沿って切断して個片化するとともに追加電極１１１を形成し、素子搭載面の裏面にボール１０５を設置することにより得られる。
まず、図９に示すように、両面がＣｕ等の金属（不図示）によりコーティングされたコア基板１２１を準備する。コア基板１２１の材料は、たとえばエポキシ樹脂等の積層板とする。
コア基板１２１を２層基板とする場合、コア基板１２１の両面をレジストにてカバーし、その後、エッチングし、さらにレジストを除去することで、配線パターンを形成する。
また、多層基板の場合は、片面がＣｕ等の金属（不図示）によりコーティングされた基板を準備する。この基板の片面をレジストにてカバーし、その後、エッチングし、さらにレジストを除去することで配線パターンを形成する。次に形成された基板をコア基板１２１にプレスし熱を加えることで多層基板を構成する。
次に、ドリルを用いて、コア基板１２１を貫通するスルーホール１２３をコア基板１２１の所定の位置に形成する（図９）。このスルーホールには、上層と下層とを接続するためだけのものと、電極として使用するためのものとの2種類が存在する。このとき、後述したスルーホールはコア基板１２１が後工程で複数の基板１０１に分割される際のダイシングライン１２５（図１３に図示）上にスルーホール１２３が位置するようにする。
つづいて、無電解めっき法により、スルーホールの内部にＣｕ膜等の金属膜１２７をめっきし、スルーホール内に金属膜１２７を埋め込む（図１０）。また、スルーホールの内部に金属膜１２７を埋め込みきらない場合は、電極として使用しない箇所は樹脂を埋め込み、電極として使用する箇所は、チップ搭載面をプリントによりふたをする。なお、この後、配線パターン上にレジストパターンを形成し、電解めっき法により、ボンディング受け部、ボール１０５が固定される領域、および電極として使用するスルーホールにＡｕをめっきしてもよい。このとき、Ａｕはたとえば電解めっきにより形成される。Ａｕ膜の厚さは、たとえば、ワイヤボンディング用の場合、０．２〜１μｍ程度とする。また、はんだボールに接続される場合や電極として使用する場合は、０．０５〜０．１μｍ程度とする。
そして、コア基板１２１の素子搭載面に、半導体チップ１３１を搭載し（図１１）、ワイヤボンディング等の方法でボンディングした後、素子搭載面を封止樹脂１０３で封止する（図１２）。次いで、コア基板１２１を所定のダイシングライン１２５に沿って切断する（図１３）。これにより、コア基板１２１が複数の基板１０１に個片化される（図１４）。このとき、図１４に示したように、金属膜１２７が切断されて、切断面から露出した金属膜１２７として、基板１０１の角部に追加電極１１１を得る。これにより、追加電極１１１が基板１０１の裏面から側面にわたって露出した構成となる。
なお、ダイシングに代えて、パンチング等の他の方法で基板１０１に個片化することもできる。このときも、基板１０１の端面から金属膜１２７が露出して追加電極１１１が得られるようにパンチング等を行う。
そして、基板１０１の裏面のボール配置エリア１０７（図１５には不図示）に、複数のボール１０５を正方格子状に所定の間隔で所定の数設ける（図１５）。こうして、図１に示した半導体装置１００が得られる。
また、図１６は、得られた半導体装置１００を、プリント配線基板に実装する方法を説明する断面図である。図１６に示したように、プリント配線基板１３３は、所定の位置に形成された配線１３５を有する。また、プリント配線基板１３３の追加電極１１１に接続される配線１３５上に、はんだペースト１３７が設けられている。このようなプリント配線基板１３３上に得られた半導体装置１００を設置し、配線１３５にボール１０５を接合するとともに、はんだペースト１３７のリフローにより追加電極１１１と接合することにより、基板１０１をプリント配線基板上に実装する。
なお、追加電極１１１を実装に用いる場合には、追加電極１１１とはんだペースト１３７とを接合するが、追加電極１１１を検査用にのみ用いる場合には、追加電極１１１を外部端子に接続しなくてもよいため、プリント配線基板１３３上にはんだペースト１３７を設けなくてよい。
次に、半導体装置１００の作用効果を説明する。
半導体装置１００においては、パッケージ基板である基板１０１の周縁部に、追加電極１１１が設けられている。このため、従来ボール配置禁止エリア１０９としてデッドスペースとなっていた領域を有効に活用して端子数を増加させることが可能である。また、追加電極１１１を実装に用いてもよいし、テスト用にのみ用いてもよいため、半導体装置１００は、端子数を増加させているだけでなく、追加電極１１１の利用方法の自由度が高い構成となっている。
また、基板１０１および半導体装置１００は製造が容易であり、製造コストの顕著な増加が抑制された構成となっている。
また、背景技術の項で前述した特許文献１および２においては、基板の側面からリード端子が突出する構成であったため、端子数は増加するが、実装面積が大きくなり、パッケージサイズ全体が大型化してしまっていた。これに対し、半導体装置１００においては、追加電極１１１が基板１０１中に埋設されているため、簡素な構成でパッケージの外形寸法を大きくせずに端子数を増加させることができる。また、基板１０１の側面と追加電極１１１の表面とが略同一水準に位置するため、基板１０１の側面における追加電極１１１の突出が抑制され、半導体装置１００をチップトレイやＩＣソケットへ出し入れする際にも、電極が破損しにくい構成となっている。
さらに、特許文献３では、ボール配置エリアにテスト用の電極を追加していたため、テスト時に、ボールを破損する懸念があったが、本実施形態では、追加電極１１１をボール配置禁止エリア１０９に設け、ボール１０５の配置領域と追加電極１１１の配置領域とが区画されているため、追加電極１１１を用いてテストを行う際のボール１０５の損傷をさらに確実に抑制できる。
また、追加電極１１１は、基板１０１の裏面から側面にわたって金属面が露出した構成であるため、図１６に示したように、プリント配線基板１３３に実装する際に、側面と裏面をはんだペースト１３７との接合面として利用可能である。このため、半導体装置１００は、プリント配線基板１３３への実装を確実に安定的に行うことができる構造となっている。また、追加電極１１１の側面をテスト用に用いるとともに、裏面を実装に用いることもできる。
（第二の実施形態）
図３は、本実施形態の半導体装置の構成を示す上面図である。また、図４は、図３に示した半導体装置１１０の周縁近傍を拡大して示す斜視図である。図３および図４に示した半導体装置１１０は、基本構成としては第一の実施形態の半導体装置１００と同様であるが、基板１０１の法線方向を中心軸とする円筒が切断された形状の追加電極を有する点が異なる。半導体装置１１０において、追加電極１１３は、基板１０１の側面に露出面を有するとともに、当該側面において、追加電極１１３の露出面が、基板１０１の法線方向に延在する凹面である。
追加電極１１３を構成する金属層の厚さは、たとえば、無電解めっきにより形成されたＣｕ膜の場合、１０μｍ以上、好ましくは１５μｍ以上とする。こうすることにより、基板１０１の裏面において、さらに安定的に電気的に接続することができる。また、無電解めっきにより形成されたＣｕ膜の場合、追加電極１１３を構成する金属層の厚さは、たとえば３０μｍ以下とする。こうすることにより、追加電極１１３の製造安定性をさらに向上させることができる。
半導体装置１１０の製造方法には、基本的には第一の実施形態の半導体装置１００の製造方法を用いることができる。本実施形態では、コア基板に形成したスルーホールの内面にＣｕ膜をめっき成長させる際に、スルーホールをＣｕ膜で埋設せずに、内壁を被覆する状態にとどめる。そして、スルーホールを切断するようにダイシングすることにより、側面に凹状の湾曲面を有する追加電極１１３が露出した基板１０１が得られる。
半導体装置１１０においては、ボール配置禁止エリア１０９において、追加電極１１３が基板１０１の裏面から側面にわたって露出しているため、第一の実施形態と同様の効果が得られる。また、基板１０１の製造工程をさらに簡素化し、製造コストをさらに低減させることができる。また、追加電極１１３の基板１０１の側面における露出面が凹面となっているため、追加電極１１３の表面積を増加させることができる。このため、追加電極１１３を実装用端子として用いる際の接続安定性をさらに向上させることができる。
また、基板１０１の側面において、追加電極１１３が基板１０１と同一水準か基板内部側に確実に位置する構成とすることができるので、実装面積の増加をさらに確実に抑制することができる。
（第三の実施形態）
第一および第二の実施形態においては、追加電極１１１が基板１０１の側面から裏面にわたって露出している場合を例に説明したが、追加電極１１１は、基板１０１のボール配置禁止エリア１０９において、少なくとも基板１０１の裏面に露出面を有する構成であればよい。
図５は、本実施形態の半導体装置の構成を示す平面図である。図５に示した半導体装置１２０は、ボール配置禁止エリア１０９に追加電極１１５が設けられた構成である。追加電極１１５は、基板１０１の素子搭載面の裏面において露出している。
本実施形態においても、ボール配置禁止エリア１０９に追加電極１１５が配置されているため、装置全体の外形寸法や実装後の外形寸法を大きくすることなく、端子数を増加させることができる。
また、たとえば追加電極１１５をテスト用端子とすれば、ボール配置エリア１０７に実装用のボール１０５を集積し、ボール配置禁止エリア１０９にテスト用の追加電極１１５を集積することができるので、テスト時のボール１０５の損傷をさらに効果的に抑制することができる。
なお、本実施形態では、基板１０１の裏面の周縁近傍に追加電極１１５が設けられた構成を例示したが、基板１０１の裏面に露出面を有する追加電極の構成として、他にも、たとえば、追加電極が基板１０１の辺に沿って設けられるとともに、基板１０１の側面において、追加電極が被覆されている構成が挙げられる。
（第四の実施形態）
以上の実施形態に記載の半導体装置において、追加電極の平面形状および平面配置は上述したものには限られず、半導体装置１００の装置構成に応じて種々の形状および配置とすることができる。本実施形態では、追加電極の他の例を示す。
図６〜図８は、本実施形態の半導体装置の構成を示す平面図である。
まず、図６に示した半導体装置１３０は、第一の実施形態の構成と第三の実施形態の構成を組み合わせた態様であり、ボール配置禁止エリア１０９に、追加電極１１１と追加電極１１５とが設けられている。
基板１０１の周縁の各辺に追加電極１１１が列状に配置され、追加電極１１１の間に、追加電極１１５が千鳥状に配置されている。
こうすることにより、追加電極１１５をテスト用に利用するとともに、追加電極１１１を外部接続用の端子として利用することが可能である。
また、図７に示した半導体装置１４０は、ボール配置禁止エリア１０９に、基板１０１の辺に沿って延在する追加電極１１７が設けられた構成である。図７では、基板１０１の裏面において、対向する二辺に追加電極１１７が設けられているが、追加電極１１７の数や配置は図示した構成には限られない。基板１０１の周縁に接する追加電極１１７が辺に沿って延在する構成とすることにより、基板１０１の裏面における一つの追加電極１１７の露出面積をさらに増加させることができる。このため、電源やグランド等、電流の供給を強化したい経路に追加電極１１７を接続すれば、半導体チップ（不図示）の特性をさらに向上させることができる。
また、図８に示した半導体装置１５０は、基板１０１の裏面に置いて、基板１０１の周縁を構成する四辺のそれぞれにそって、追加電極１１１、追加電極１１５、追加電極１１７および追加電極１１９が設けられたものである。追加電極１１１、追加電極１１７および追加電極１１９は、基板１０１の裏面から側面にかけて露出した電極であり、追加電極１１１、追加電極１１７、追加電極１１９の順に、基板１０１の裏面における露出面積が増加している。また、追加電極１１５は、基板１０１の裏面のみから露出した電極である。
半導体装置１５０においては、たとえば追加電極１１５をテスト用端子として用い、追加電極１１７または追加電極１１９に電源またはグランドを接続し、追加電極１１１をボール１０５と同様の端子として用いることができる。このように、大きさおよび配置のことなる複数の追加電極を組み合わせて用いることにより、それぞれの外部電極を目的に応じて使い分けることができるので、装置の外形寸法を増加させることなく、装置設計に応じたより一層自由度の高いレイアウトが可能となる。
以上、本発明を実施形態に基づいて説明した。この実施形態はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば、以上の実施形態においては、ＦＰＢＧＡの場合を例に説明したが、テープＢＧＡ（ＴＢＧＡ）としてもよい。このとき、たとえば、基板１０１は、ポリイミド等の有機樹脂基板とする。基板１０１の厚さは、たとえば０．１ｍｍ程度とする。
このとき、半導体装置は以下のように作製される。まず、基板１０１となるポリイミドのテープ基板の素子搭載面に、Ｃｕ等の金属をめっきして、パターン配線を形成する。このとき、積層板のダイシングライン上に配線が位置するようにする。そして、素子搭載面の裏面、つまりボール配置面において、ポリイミドの所定の位置をレーザー加工にて焼き飛ばす。つづいて、ボンディング受け箇所や、ボール配置箇所、電極として使用する箇所等に、たとえば電解めっき法によりＡｕ等の金属膜をめっき成長させる。そして、得られた基板の配線層上の所定の位置に、半導体チップ（不図示）を固定し、封止樹脂１０３により封止する。さらに、ダイシングラインにおいて積層板を切断し、複数の基板１０１に分割する。このとき、基板１０１の周縁の側面において、配線が露出する。この構成によれば、基板１０１をさらに薄型化することができる。
また、以上の実施形態においては、ＢＧＡのパッケージの場合を例に説明したが、ＢＧＡには限られず、たとえば、ＣＳＰ（ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）としてもよい。
また、以上の実施形態においては、外部電極が基板１０１の周縁を構成する辺に沿って配置された場合を例に説明したが、外部電極が基板１０１のコーナー部において露出している構成とすることもできる。こうすれば、外部電極を実装用端子として用いる際の接続をさらに効果的に行うことが可能である。
また、以上の実施形態においては、外部電極が、基板１０１の裏面または裏面から側面にかけて露出している場合を例に説明したが、外部電極が基板１０１の側面のみで露出している構成とすることもできる。このような構成として、たとえば、図１に示した半導体装置１００のボール配置禁止エリア１０９において、基板１０１の裏面に被覆層が設けられた構成が挙げられる。
実施形態における半導体装置の構成を示す平面図である。 図１の半導体装置の構成を示す斜視図である。 実施形態における半導体装置の構成を示す平面図である。 図３の半導体装置の構成を示す斜視図である。 実施形態における半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す平面図である。 実施形態における半導体装置の構成を示す平面図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置の製造工程を示す図である。 図１の半導体装置のプリント配線基板への実装方法を説明する断面図である。 従来の半導体装置の構成を示す斜視図である。 従来の半導体装置の構成を示す斜視図である。 従来の半導体装置の裏面の構成を示す平面図である。
符号の説明
１００ 半導体装置
１０１ 基板
１０３ 封止樹脂
１０５ ボール
１０７ ボール配置エリア
１０９ ボール配置禁止エリア
１１０ 半導体装置
１１１ 追加電極
１１３ 追加電極
１１５ 追加電極
１１７ 追加電極
１１９ 追加電極
１２０ 半導体装置
１２１ コア基板
１２３ スルーホール
１２５ ダイシングライン
１２７ 金属膜
１３０ 半導体装置
１３１ 半導体チップ
１３３ プリント配線基板
１３５ 配線
１３７ はんだペースト
１４０ 半導体装置
１５０ 半導体装置

Claims (9)

  1. 半導体素子搭載基板と、
    前記半導体素子搭載基板の素子搭載面に搭載された半導体素子と、
    前記半導体素子を封止する封止樹脂と、
    前記半導体素子搭載基板の周縁近傍における裏面または前記半導体素子搭載基板の側面に露出面を有する第一電極と、
    を有し、
    前記半導体素子搭載基板の前記素子搭載面の前記裏面にボール状の複数の第二電極が配置されることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、前記第一電極が前記半導体素子搭載基板中に埋設されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第一電極が、前記半導体素子搭載基板の前記裏面に前記露出面を有することを特徴とする半導体装置。
  4. 請求項１または２に記載の半導体装置において、
    前記半導体素子搭載基板の前記裏面において、前記第一電極が、前記半導体素子搭載基板の辺に接して設けられていることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第一電極が、前記半導体素子搭載基板の前記裏面から前記側面にわたる前記露出面を有することを特徴とする半導体装置。
  6. 請求項１または２に記載の半導体装置において、前記第一電極が、前記半導体素子搭載基板の前記側面に前記露出面を有するとともに、前記側面において、前記露出面が、前記素子搭載基板の法線方向に延在する凹面であることを特徴とする半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、前記素子搭載基板の前記裏面において、複数の前記第一電極が、前記素子搭載基板の周縁に沿って列状に配置されたことを特徴とする半導体装置。
  8. 半導体素子搭載基板に金属膜を埋設する工程と、
    前記半導体素子搭載基板の素子搭載面に、半導体素子を搭載する工程と、
    前記半導体素子搭載基板を切断して複数の半導体装置に分割するとともに、前記金属膜を切断して、前記半導体素子搭載基板の側面に露出面を有する電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    半導体素子を搭載する前記工程の後、電極を形成する前記工程を行うことを特徴とする半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182104A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体パッケージ
JP2012186301A (ja) * 2011-03-04 2012-09-27 Olympus Corp 配線板、配線板の製造方法、および撮像装置
WO2020179458A1 (ja) * 2019-03-07 2020-09-10 株式会社村田製作所 電子部品
US11521702B2 (en) 2020-02-27 2022-12-06 Seiko Epson Corporation Semiconductor apparatus
US11683883B2 (en) 2020-02-27 2023-06-20 Seiko Epson Corporation Semiconductor apparatus
US12028971B2 (en) 2020-02-27 2024-07-02 Seiko Epson Corporation Semiconductor apparatus

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319114B2 (en) * 2008-04-02 2012-11-27 Densel Lambda K.K. Surface mount power module dual footprint
KR20150004118A (ko) * 2013-07-02 2015-01-12 삼성디스플레이 주식회사 표시 장치용 기판, 상기 표시 장치용 기판의 제조 방법, 및 상기 표시 장치용 기판을 포함하는 표시 장치
US10790328B2 (en) * 2017-11-28 2020-09-29 Asahi Kasei Microdevices Corporation Semiconductor package and camera module
JP7500994B2 (ja) * 2020-02-27 2024-06-18 セイコーエプソン株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176647A (ja) * 1993-12-21 1995-07-14 Matsushita Electric Works Ltd チップキャリア
JPH07307408A (ja) * 1994-05-10 1995-11-21 Canon Inc Ｉｃパッケージおよびその組立方法
JP2001210742A (ja) * 2000-01-27 2001-08-03 Kyocera Corp 電子部品搭載用基板およびその多数個取り配列基板
JP2003197813A (ja) * 2001-12-28 2003-07-11 Mitsubishi Electric Corp 電子装置
JP2003218265A (ja) * 2002-01-21 2003-07-31 Tokyo Denpa Co Ltd 電子部品容器
JP2004200416A (ja) * 2002-12-18 2004-07-15 Kyocera Corp 配線基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
JP2976917B2 (ja) * 1997-03-31 1999-11-10 日本電気株式会社 半導体装置
KR100259359B1 (ko) * 1998-02-10 2000-06-15 김영환 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
US6175152B1 (en) * 1998-06-25 2001-01-16 Citizen Watch Co., Ltd. Semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176647A (ja) * 1993-12-21 1995-07-14 Matsushita Electric Works Ltd チップキャリア
JPH07307408A (ja) * 1994-05-10 1995-11-21 Canon Inc Ｉｃパッケージおよびその組立方法
JP2001210742A (ja) * 2000-01-27 2001-08-03 Kyocera Corp 電子部品搭載用基板およびその多数個取り配列基板
JP2003197813A (ja) * 2001-12-28 2003-07-11 Mitsubishi Electric Corp 電子装置
JP2003218265A (ja) * 2002-01-21 2003-07-31 Tokyo Denpa Co Ltd 電子部品容器
JP2004200416A (ja) * 2002-12-18 2004-07-15 Kyocera Corp 配線基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009182104A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体パッケージ
JP2012186301A (ja) * 2011-03-04 2012-09-27 Olympus Corp 配線板、配線板の製造方法、および撮像装置
US9693460B2 (en) 2011-03-04 2017-06-27 Olympus Corporation Wiring board, manufacturing method for wiring board, and image pickup apparatus
WO2020179458A1 (ja) * 2019-03-07 2020-09-10 株式会社村田製作所 電子部品
US11963302B2 (en) 2019-03-07 2024-04-16 Murata Manufacturing Co., Ltd. Electronic component
US11521702B2 (en) 2020-02-27 2022-12-06 Seiko Epson Corporation Semiconductor apparatus
US11683883B2 (en) 2020-02-27 2023-06-20 Seiko Epson Corporation Semiconductor apparatus
US12028971B2 (en) 2020-02-27 2024-07-02 Seiko Epson Corporation Semiconductor apparatus

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