KR20100087329A - 칩 스케일 적층형 다이 패키지 - Google Patents

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마크 이. 로빈슨
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스코트 맥그래스
영 듀
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Abstract

칩 스케일 적층형 다이 어셈블리에 적층하기 위한 다이가 준비되며, 이는 다이 에지로부터 안쪽을 향하는 영역 내의 배선 사이트와 하나 이상의 다이 에지에 인접한 배선 패드를 포함한다. 적층형 다이 어셈블리의 제 2 레벨 배선이 어셈블리 내의 제 1 다이와 지지대 상의 회로 사이의 연결을 통해 형성되고, 그리고 스택 내 다이 사의 배선이 하나 이상의 다이 에지에 또는 이에 인접한 지지대의 다이 부착면 내의 본드 패와 z-배선의 연결을 통해 형성될 수 있다. 다이를 준비하는 방법은 웨이퍼 레벨 또는 다이 어레이 레벨에서 진행된 단계로 수행된 프로세스를 포함한다.

Description

칩 스케일 적층형 다이 패키지{CHIP SCALE STACKED DIE PACKAGE}
본 발명은 수직 전기 배선에 적합한 적층형 집적 회로 및 칩 단위의 적층된 다이 패키지에 관한 것이다.
반도체 다이(die)는 다이상의 회로와 다른 다이상의 회로 또는, 다이의 전기적 기능이 사용된 장치 내의 회로와, 전기적 연결을 위해 회로 측면(활성면 또는 전방 측면) 내의 배선 사이트(패드)를 제공한다. 제공된 것과 같은 다이 내의 다이 패드가 예를 들면, 하나 이상의 다이 에지("주변회로 패드", "주변회로 패드 다이")에 인접하게 또는 다이의 중앙 라인을 따라 하나 이상의 행(row) 내("중앙 패드", "중앙 패드 다이")에 배치될 수 있다. 다이는 다른 다이 상부에 적층된 다이일 수 있으며; 스택 내의 다이는, 예를 들어 하나의 다이상의 패드와 다른 다이상의 패드를 전기적으로 연결하는, 예를 들면 와이어 본드에 의해 직접적으로 스택 내의 다른 다이(여기서는, "z-배선")에 전기적으로 연결될 수 있고; 또는 다이가 다른 다이와 페이스-투-페이스(따라서 서로를 향하는 개별적인 다이 면의 회로 면과 개별적인 패드가 서로 대향하도록 정렬됨)로 연결되고, 예를 들면 대향된 패드를 연결하는 범프나 볼에 의해 배선(z-배선)될 수 있다. 전기적으로 조밀한 다이를 이용하는 환경(여기서, 다이가 많은 수의 패드를 가지고, 특히 패드는 작고 서로 인접하게 배열됨)에서, 이 다이를 장비 내의 하부 회로(예를 들면 마더보드와 같은 인쇄 회로 기판)에 직접 연결하는 것이 비현실적이고, 이러한 상황에서, 다이가 패키지를 형성하는 기판 또는 리드프레임 내의 회로에 장착되고, 전기적으로 연결될 수 있다. 기판상의 회로, 또는 리드프레임의 모양은 전형적으로는 하부 회로로 패키지의 연결을 위해 덜 가까이 배열된 부착 사이트(site)를 제공한다. 통상적인 기판은 전도성 트레이스를 형성하도록 패턴화된 전기 전도성 물질(예를 들면, 금속화물과 같은)로 이루어진 하나 이상(보통 둘 이상)의 막을 가진다. 기판은 통상적으로, 다이의 전기적 연결을 위해 다이 장착 면내의 트레이스 상에 본드 패드를 가진다. 다이는 다이의 후면이 기판을 향하도록 기판상에 장착될 수 있으며, 기판상의 다이와, 본드 패드 상의 패드 사이에, 와이어 본드("와이어 본드 배선")에 의해 전기적으로 연결될 수 있다. 또는, 활성면이 기판과, 기판상의 대응하는 본드 사이트를 마주보도록 정렬된 다이상의 패드를 향하도록 다이가 장착되고, 다이가 대향하는 패드와 본드 사이트("플립 칩 인터커넥션")에 연결된 범프나 볼에 의해 전기적으로 연결될 수 있다. 패키지 기판은 전형적으로, 다이 장착면("랜드 면")에 대향하는 측면상의 전도성 트레이스를 가지며, 여기서, 예를 들면, 솔더 볼이나 와이어 본드에 의한 하부 회로("제 2 레벨 배선")와의 패키지의 배선에 대해 랜드 면 상의 본드 사이트가 노출된다. 전형적으로 다이 부착면상의 트레이스가 랜드 사이드상의 트레이스로, 기판 절연체를 통해 바이어스를 경유하여 적절히 연결된다. 최종 패키기지에서, 다이 상의 회로가 기판의 다이 부착면 내의 트레이스상의 본드 패드를 거치고, 이어서, 기판의 랜드 면 상의 트레이스에 대한 바이어스를 거치며, 이어서 제 2 레벨 배선 사이트로의 랜드 면에 대한 트레이스를 거쳐, 하부 회로와 전기 연결이 이루어진다. 복잡한 전기 연결을 위해, 기판은 패턴화된 전도성 물질로 이루어진 추가 막을 가질 수 있다. 랜드 면 배선 사이트가 전형적으로 어레이 내에 배치되며, 이러한 기판은 랜드 그리드 어레이(LGA) 기판이라하고, 제 2 레벨 배선 솔더 볼이 제공되는 경우에는, 볼 그리드 어레이(BGA) 기판이라 한다.
"칩 스케일 패키지"에서, 패키지의 전체 풋 프린트가 가능한 작게 만들어지고, 이상적으로는, 전체 패키지 풋 프린트는 패키지 내의 가장 큰 다이의 풋 프린트만큼 작다. 실제적인 문제로서, 기판에 대한 다이의 배선이 다이의 하나 이상의 에지에 인접한 기판의 일부 영역을 점유할 수 있다(구체적으로 예를 들면 다이가 기판에 부착된 와이어인 경우).
미국 특허 제7,245,021 호는 적층형 수직 배선 반도체 다이의 어셈블리에 대해 기술한다. 제공된 다이상의 배선 사이트가 하나 이상의 다이 에지에 배열된 다이 패드로 리라우트(rerout)되고, 짧은 연성 본드 와이어 또는 리본이 다이 패드에 부착되며, 다이 에지를 넘어 돌출된다. 스택(z-배선) 내의 다이의 배선이 전기 전도성 폴리머, 또는 에폭시, 다이 스택의 측면에서 돌출된 와이어나 리본을 연결하는 에폭시, 필라멘트 또는 라인에 의해 이루어진다. 미국 특허 제 7,215,018호는 볼 그리드 어레이(BGA:ball grid array) 또는 랜드 그리드 어레이(LGA:land grid array) 기판에 장착되거나 전기적으로 연결된, 미국 특허 제7,245,021호에서와 같이 스택형 수직 배선 반도체 다이 어셈블리를 가지는 스택형 다이 패키지에 대해 기술한다. 패키지 내의 전기 배선(제 2 레벨 배선)이 기판의 다이 부착면 내의 본드 패드와 z-배선의 콘택트에 의해 만들어진다.
패턴화된 전도성 물질로 이루어진 둘 이상의 막이 이용되는 경우에, 특히 기판 제조 비용이 많이 들 수 있다. 기판은 한정된 두께를 가지며, 이는 패키지의 전체 두께에 부가된다.
일반적으로, 본 발명은, 하부 회로(underlying)에 대한 다이 회로의 배선을 위해 삽입되는 별개의 기판을 필요로 하지 않고, 하부 회로에 직접 제 2 레벨 부착이 이루어지도록 구성된 수직 배선 적층형 반도체 다이 어셈블리로 특징지어 진다. 그리고 이러한 어셈블에서 사용하도록 구성된 반도체 다이에 의해 특징지어 진다. 또한, 넓게 본 발명은 다이를 준비하고, 어셈블리를 형성하도록 준비된 다이를 적층하는 방법으로 특징지어 진다.
하부 회로에 대한 스택의 제 2 레벨 배선이 지지대(support) 상의 회로와 어셈블리 내의 제 1 다이 사이의 다이 스택의 쉐도우 내에 복수의 배선(일부 실시예에서 이 배선은 어레이 내에 배치됨)을 통해 형성된다. 그리고 일부 실시예에서, 제 2 레벨 배선은, 지지대의 다이 측면면 내의 하나 이상의 다이 에지에 또는 이에 인접한 본드 패드와의 z-배선의 콘택트를 통해 추가로 형성된다. 스택 내의 제 1 다이(적어도)는 배선 패드로 제공되는 것과 같은 다이 내의 패드로부터 하나 이상의 리라우트 트레이스를 선택적으로 포함한다. 이러한 실시예에서, 제 2 레벨 배선은 리라우트(rerouting) 트레이스 상의 제 2 레벨 배선 사이트에서 형성될 수 있다.
일반적인 하나의 측면에서, 본 발명은 제 1 다이 상에 장착된 제 2 다이를 포함하는 적층형 반도체 다이 어셈블리로 특징지어 지고, 여기서 제 2 다이의 전면은 제 1 다이의 후면을 마주보고, 제 1 다이의 전면은 하나 이상의 다이 에지에 인접하게 배치된 z-배선 패드, 그리고 다이 에지로부터 내부를 향하는 영역 내에(그리고 어레에 내의 일부 실시예에서) 배치된 제 2 레벨 배선 사이트를 포함한다.
일부 실시예에서, 적측형 다이 어셈블리는 제 2 다이 상부에 적층된 하나 이상의 추가 다이를 포함한다. 즉, 이 어셈블리는 셋 이상의 다이를 (필요한 만큼 많이) 포함할 수 있다.
일부 실시예에서, 제 1 및 제 2 다이는 하나 이상의 다이 에지에 인접하게 위치한 z-배선 패드를 포함한다. 이러한 실시예에서, 배선 터미널이 z-배선 패드에 부착되고, 다이 에지("오프-다이" 터미널)로 또는 그 너머로 돌출된다. 이러한 일부 실시예에서, 예를 들면 배선 터미널은 리본 본드, 또는 탭 본드 또는 솔더 페이스트의 부착물(deposit), 또는 전기 전도체 폴리머의 적층물(deposit)을 포함한다.
일부 실시예에서, 제 1 및 제 2 다이는 모두 다이 에지로부터 안쪽을 향하는 영역에(그리고 일부 실시예에서는 어레이 내에) 위치한 제 2 레벨 배선 사이트를 추가로 포함한다.
일부 실시예에서, 제 1 다이는 다이 에지로부터 다이 에지로부터 내측의 영역 내의 제 2 레벨 배선 사이트에 부착된 전기 전도성의 제 2 레벨 배선 볼을 가진다. 일부 실시예에서, 제 2 다이(그리고 존재하는 경우에는 추가 다이)가 제 2 레벨 배선 사이트에 부착된 격리형 볼(standoff ball)을 포함한다. 격리형 볼의 물질은 전기 전도성을 물질이다. 또는 격리형 볼의 물질은 전기적으로 비전도성일 수도 있다. 격리형 볼이 전기적으로 전도성인 제 1 다이(또는 제 2 및 추가 다이, 존재하는 경우임)가 제 1 다이의 후면과 제 2 다이상의 격리형 볼 사이에, 그리고 제 2 다이의 후면과 추가 다이(존재하는 경우에), 그리고 임의의 다이가 그 상부에 적층된 격리형 볼 사이에 위치한 전기 절연체를 포함할 수 있다.
다른 실시예에서, 제 2 다이의 다이 풋 프린트(또는 하나 이상의 추가 다이 내에, 존재하는 경우)에 격리물(standoff)이 제공되지 않는다.
다른 일반적인 측면에서, 본 발명은 하부 회로에 직접 부착하도록 구성된 수직 배선 적층형 반도체 다이 어셈블리에서 사용하기 위한 반도체 다이를 준비하는 방법을 특징으로 한다. 이 방법의 일부 단계는 적어도 다이 어레이 레벨에서 또는 웨이퍼 처리 중에 수행된다.
일부 실시예에서, 이 방법은 활성면의 다이 영역 내에 형성된 전자 회로를 가지고 그리고 웨이퍼의 표면에 위치한 전자 회로에 연결된 다이 패들 노출하는 개구부를 가지는 제 1 절연막을 포함하는 반도체 웨이퍼를 제공하는 단계와; 다이 패드에 전기적으로 연결된, 제 1 절연막 상부로 전기 전도성의 리라우트 트레이스를 형성하는 단계와; 리라우트 트레이스 상부에 제 2 절연막을 선택적으로 형성하는 단계와; 다이 에지로부터 안쪽을 향하는 영역 내에 리라우트 트레이스 상에 사이트를 노출하는 제 2 절연막(존재하는 경우)을 통과하는 개구부를 형성하고, 주변회로의 다이 패드를 노출하는 단계를 포함한다. 특정한 리라우트 절차는, 제공된 웨이퍼가 적합한 위치 내의 사이트 및 주변회로 패드를 가지는 경우에, 생량될 수 있다. 일부의 경우에, 이 방법은 노출된 내측 사이트 중 적어도 선택된 사이트 상의 격리형 범프를 형성하는 단계와; 주변회로의 다이 패드 중 적어도 선택된 패드 상의 배선 터미널을 선택적으로 형성하는 단계를 추가로 포함할 수 있다.
일부 실시예에서, 격리형 범프를 형성하는 단계는 노출된 사이트 중 적어도 선택된 사이트 상에 전기 전도성 물질로 이루어진 범프를 형성 또는 증착하는 단계; 예를 들면 치유가능한 전기 전도성 폴리머와 같은, 치유 가능한 전기 전도성 물질 또는 솔러 페이스트 또는 스터드 범프를 포함할 수 있다. 일부 실시예에서, 격리형 범프를 형성하는 단계는 노출된 사이트 중 적어도 선택된 사이트상에 전기적 절연 물질로 이루어진 범프를 형성 또는 증착하는 단계를 포함하고, 그리고 전기적 전연 물질은 예를 들면 유리 또는 유기 폴리머를 포함할 수 있고, 범프는 예를 들면, 타원형 모양을 가질 수 있다.
일부 실시예에서, 웨이퍼 상의 회로가 하나 이상의 단계에서, 예를 들면, 제 2 절연막을 통과하는 개구부를 형성한 뒤에, 또는 (격리형 범프의 물질이 전기 전도체인 경우에) 격리형 범프를 형성한 뒤에, 또는 배선 터미널을 형성한 뒤에, 테스트될 수 있다.
일부의 경우에, 이 방법은 웨이퍼로부터 다이를 절단하는 단계를 추가로 포함하며, 일부 실시예에서, 절단 단계는 제 2 절연막을 통과하는 개구부를 형성하는 단계에 뒤이어 수행되거나, 격리형 범프를 형성하는 단계에 뒤이서 수행되고, 일부 실시예에서, 절단 단계는 배선 터미널을 형성하기 전에 수행된다.
일부 실시예에서, 다이 측벽은 연마되지 않은 웨이퍼에, 다이 두께와 적어도동일한 깊이로 웨이퍼의 전면내에 트랜치를 형성함으로써 형성되고, 이러한 실시예에서, 예를 들면 후방 그리인드(backgrinding)에 의해, 웨이퍼를 박막화(thinning)하는 단계는 낱개로 분리된 다이(연마 전의 웨이퍼 절단: 소위 "그라인드 전의 다이스")를 형성한다. 일부 실시예에서, 웨이퍼가 다이를 낱개로 분리하기 위해 완전히 절단되기 전에 박막화 된다(소위 "그라인드 후의 다이스"). 선택적으로 콘포말한 전기적 절연 코팅(예를 들면 파릴렌과 같은 폴리머로 이루어짐)이 트렌치 형성 후에(웨이퍼 처리 레벨에서) 절단 후에(다이 어레이 처리 레벨에서)전면 및 다이 측벽에 부가될 수 있다.
일부 실시예에서, 이 방법은 격리형 범프 및 제 2 절연 막 상부에 다이 부착 접착막을 형성하는 단계를 포함한다. 일부 실시예에서, 이 방법은 제 2 또는 추가 다이가 장착될 다이의 후면 상부에 다이 부착 접착막을 형성하는 단계를 추가로 포함한다. 다이 부착 접착막은 배선 터미널을 형성하는 단계 전에, 일부 실시예에서는 이에 뒤이어 수행될 수 있다.
다른 일반적인 측면에서, 본 발명은 적층형 다이 어셈블리의 어레이 또는 적층형 다이 어셈블리 만들기 위해, 위에 설명한 바와 같이 준비된 제 1 다이 상에 위에 설명한 것과 같이 준비된 제 2 다이를 장착함으로써, 적층형 반도체 다이 어셈블리를 제조하기 위한 방법을 특징으로 한다. 차례로 적층된 둘 이상의 다이를 가지는 다이 어셈블리에 대해, 이 방법은 제 2 다이 상부에 하나 이상의 추가 다이를 장착하는 단계를 더 포함한다. 장착하는 단계는 웨이퍼 레벨에서 수행되거나 다이 어레이 레벨 또는 낱개로 분리된 다이 레벨에서 수행될 수 있다. 즉, 장착하는 단계가 다이 싱귤레이션(낱개로 분리)전에 또는 일부 실시예에서는 그 후에 수행될 수 있다. 일부 실시예에서, 제 2 및 추가 다이가 차례로 직렬로 장착될 수 있다. 일부 실시예에서는 제 2 및 추가 다이 중 둘 이상의 다이가 어셈블리를 형성하도록 적층될 수 있으며, 이후에, 서브어셈블리(또는 복수의 서브어셈블리)가 적층된 다이 어셈블리를 형성하기 위해 차례로 올려질 수 있다.
일부 실시예에서, 이 방법은 배선 터미널 중 선택된 하나 이상의 터미널로 구성된 z-배선을 형성하는 단계를 추가로 포함할 수 있으며, 일부 실시예에서, z-배선은 연결된 배선 터미널과 연결된 전기 전도성 폴리머의 라인 또는 스트라이프를 형성한다.
다양한 실시예에서, 적층된 다이 칩 스케일 어셈블리가 제공되고, 이는 제 1 다이상에(어셈블리의 "하부"면에)제공된 제 2 레벨 배선을 가진다. 지지대(예를 들면, 기판, 리드프레임, 또는 인쇄 회로 보드) 내의 하부 회로에 대한 어셈블리의 제 2 레벨 배선이, 제 1 다이의 활성면 상의 다이 에지로부터 안쪽으로 향한 영역(그리고 일부 실시시예에서는 어레이) 내의 사이트(랜드)에 부착된 배선 볼 또는 범프로 만들어지며, 하부 회로 내의 본드 패드에 연결된다. 다양한 실시예에서, 이 어셈블리 내에서 사용을 위해 준비된 다이에 제 2 레벨 배선 사이트와, 하나 이상의 다이 에지에 인접한 z-배선 패드가 제공된다. 준비된 다이 내의 사이트 및 패드의 배열이 제공된 것과 같은 웨이퍼 내에 존재하거나 리라우트 회로를 적용함으로써 만들어질 수 있다. 다양한 실시예에서, 스택 내 다른 다이에 대한 다이의 z-배선이 하나 이상의 스택 면에서 주변회로 배선을 통해 만들어진다. 다양한 실시예에서, 주변회로 배선은 직접 패드와 접촉하거나(스택 내 인접한 다이 사이의 공간으로 삽입됨으로써); 또는 패드에 연결된 배선 터미널에 접촉한다. 배선 터미널은 패드 상에 형성된 전기 전도성 물질로 이루어진 범프 또는 스폿을 포함할 수 있다. 또는 배선 터미널(단자)은 다이 에지 이상으로 확장되며, 패드에 부착된 와이어 또는 리본과 같은 "오프-다이(off-die)" 터미널일 수 있다. 또는 이들은 다이 에지로 확장되며, 패드와 접촉상태로 형성된 전도성 물질로 이루어진 트레이스일 수 있다. 또는 다이 에지 주위로 확장하며, 이는 알부 실시예에서, 모서리가 깍이거나 라운드될 수 있고, 또는 인접 다이 측벽에 대한 다이 에지 주위로 확장한다.
임의의 실시예에서, 제 2 다이(및 추가 다이, 존재하는 경우)가 모두 동일한 사이즈 및 기능성을 가질 수 있으며, 제 1 다이와 동일한 사이즈이고 동일한 기능을 가질 수 있고, 또는 다양한 다이 중 하나 이상의 다이가 서로 다른 사이즈이거나 다른 기능을 가질 수 있다.
다양한 실시예에서, 다이는 웨이퍼 레벨 또는 다이 어레이의 처리 레벨에서, 후속 단계(late stage)로 수행된 절차에서 어셈블리가 이러한 적층형 다이 칩 스케일 어셈블리로 준비된다.
본 발명에 따른 어셈블리가 컴퓨터, 원격통신 설비, 및 고객 및 산업형 전자 장치를 구성하는데 사용될 수 있다.
본 발명이 온전히 이해되고 실질적인 효과를 내기 위해, 본 발명의 바람직한 실시예(이에 제한되는 것은 아님)를 첨부된 도면을 참조하여, 이하에서 설명한다.
도 1A는 반도체 웨이퍼의 1/2 부분의 회로면을 나타내는 평면도이다.
도 1B는 집적 회로 칩의 영역을 포함하는 도 1A의 웨이퍼의 일부를 나타내는 평면도이다.
도 2A는 확대된, 도 1B의 집적 회로 칩의 영역을 포함하는 도 1A에 도시된 웨이퍼의 일부를 나타내는 평면도이다
도 2B는 집적 회로 칩을 포함하는, 2B-2B로 표시된 단면을 나타내는 도면이다.
도 2C 내지 2H는 본 발명의 실시예에 따라 적층형 인쇄 회로 칩을 제조하는 프로세스 내의 단계를 도시하는, 도 2B에 도시된 단면을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따라 적층형 집적 회로 칩을 나타내는 단면도이다.
도 4A-4D는 본 발명의 실시예에 따라 적층형 집적 회로 칩 어셈블리를 제조하는 프로세스 내의 단계를 도시하는, 도 2B에도시된 단면을 나타내는 도면이다.
도 5A 내지 5F는 본 발명의 실시예에 따라 적층형 집적 회로 칩을 제조하는 프로세스 내의 단계를 도시하는, 정면도이다.
도 6은 도 2E의 단면도에 예시적으로 도시된 것과 같은, 본 발명의 실시예에 따른 적층형 집적 회로 칩을 제조하는 프로세스 내의 단계를 나타내는 평면도이다.
도 7은 도 3의 단면도에 예시적으로 도시된 것과 같은, 본 발명의 실시예에 따른 적층형 집적 회로 칩을 나타내는 평면도이다.
도 8은 도 5A의 단면도에 예시적으로 도시된 것과 같은, 본 발명의 실시예에 따른 적층형 집적 회로 칩을 제조하는 프로세스 내의 단계를 나타내는 평면도이다.
도 9는 도 5F의 단면도에 예시적으로 도시된 것과 같은, 본 발명의 실시예에 따른 적층형 집적 회로 칩을 제조하는 프로세스 내의 단계를 나타내는 평면도이다.
도 10A- 10B는 본 발명의 실시예에 따른, 도 5F에 도시된 것과 같은, 적층형 집적 회로 칩의 어셈블리를 제조하기 위한 프로세스 내의 단계를 나타내는 단면도이다.
도 11은 주변회로의 z-배선에 의해 연결되고, 볼 배선이 없는 제 2 유사 칩이 적층된, 도 3에 도시된 제 1 적층형 집적 회로 칩을 포함하는 어셈블리를 나타내는 다면도이다.
도 12는 주변회로의 z-배선에 의해 연결되고 볼 배선이 없는, 도 5E에 도시된 것과 같은 제 2 유사 칩이 적층된, 도 5F에도시된 바와 같은 제 1 적층형 집적 회로 칩을 포함하는 어셈블리를 나타내는 단면도이다.
이하에서, 본 발명의 선택적인 실시예를 도시하는, 첨부된 도면을 참조하여, 본 발명이 상세히 설명될 것이다. 도면은 본 발명의 특성 및 다른 특성 및 구조에 대한 이들의 관계를 도식적으로 나타내는 것으로 계측을 위한 것이 아니다. 설명의 명료성을 높이기 위해, 본 발명의 실시예를 도시하는 도면에서, 다른 도면에 도시된 성분에 대응하는 성분은, 모든 도면에서 이미 모두 동일함을 증명할 수 있음에도, 모두 특별히 다시 번호 매김 되는 것은 아니다. 또한, 표현을 명확성을 위해, 여기서 본 발명의 이해 위해 필수적인 것이 아닌 경우에는, 소정의 특성은 도면에 도시되지 않는다.
이제 도 1A로 돌아가서, 활성면이 보이도록, 반도체 웨이퍼(10)의 절반 부분이 평면도에 도시된다. 복수의 집적 회로가 웨이퍼에 형성되고, 이들 중 하나가 1B에 표시되며, 도 1B에 더 상세히 도시된다. 도 1B를 참조하면, 쏘우 스트리트(saw street, 11 및 13)에 의해 경계가 정해진 칩의 활성 영역(12)이 도시된다. 배선 패드(14, 16)는 칩(12)의 활성 영역의 센터 라인을 따라 행(row) 내에 배열되고, 이에따라 도 1A 및 1B에 예시적으로 도시된 칩이 센터-패드 다이가 된다. 도 2A는 도 1B에서와 같은 칩을 다소 확대하여 도시하며, 도 2B는 도 2A 내의 2B-2B에도시된 바와 같은 웨이퍼(20)의 일부를 관통하는 단면도를 나타낸다. 칩의 활성 영역이 도면 기호(26)에 웨이퍼의 활성면 내, 웨이퍼(20)의 후면(21)의 반대편에 도시된다. 패시베이션(passivation) 막(22)은 활성 영역의 위에 놓인다. 패시베이션 막(22) 내의 개구부가 다이 패드(14, 16)를 노출한다. 개개의 다이의 활성 영역이 쏘우 스트리트(23)에 의해 경계가 정해지고, 쏘우 스트리트를 노출하는 패시베이션 막(22) 내에 개구부(이러한 도면에는 도시되지 않음)에 추가로 존재할 수 있다. 웨이퍼가 이 단계에서 박막화(thinned) 될 수 있다. 또는 후가 프로세스(이하에서 설명됨)에 뒤이어, 이후에 박막화 될 수 있다. 웨이퍼는 예를 들면 활성면에 적용된 백그라인드 테이프(도시되지 않음) 상에서 웨이퍼를 지지하고, 웨이퍼의 후면의 일부를 갈아내거나 연마(polishing)함으로써 박막화 될 수 있다. 백그라인드가 이 단계에서 또는 이후에 수행되던지, 예를 들면 후면에 적용된 다이싱 테이프(도시되지 않음) 상에서 웨이퍼가 추가 처리를 위해 지지될 수 있다.
웨이퍼는 도 1A, 1B를 참조하여, 위에서 포괄적으로 설명된 바와 같이 제공될 숭 lT다 이러한 경우에, 제공된 웨이퍼가 다이 에지로부터 안쪽을 향하는 영역에 안착된 제 2 레벨 배선 패드의 적접한 배치, 그리고 이부 실시예에서, 도 2C 내지 2E에 예를 들어 도시된 바와 같이 하나 이상의 다이에 인접하게 배치된 z-배선 패드의 적합 배치를 가지는 준비된 다이를 생성하기 위해"리라우트(rerouted)"된다.
이러한 리아우트 절차가 대체로 다음과 같이 수행될 수 있다. 도면에 도시된 예에서, 전기 전도성 필름상의 마스크-에치 프로세스를 통해, 패턴화된 전기 전도성 트레이스 및 배선 사이트가 형성된다. 도 2C를 참조하면, 전기 전도성 필름(30)이 제공된 웨이퍼의 전면에, 도면 기호(32)에 예를 들어 도시된 바와 같이, 패시베이션 막(22)의 표면 상부, 그리고 도면 기호(34, 35)에 예를 들어 설명한 바와 같이, 다이 패드(14, 16) 상부에 형성된다. 이어서, 도 2D를 참조하면, 후속 단계에서, 전도성 물질을 제거하기 위한 마스크 및 에치 공정을 수행함으로써 필름(30)이 패턴되고, 이로써, 예를 들면 도면 기호(37)에 도시된 바와 같이, 칩의 활성 영역(26)의 에지에 인접한 배선 사이트가 제공되는 것과 같이, 그리고 예를 들면, 도면 기호(35)에 제공된 바와 같은, 칩의 활성 영역(26)의 에지로부터 안쪽을 향하는 영역 내에, 패시베이션 막(22)의 영역을 노출하고, 웨이퍼 상의 다이 패드(예, 14, 16)를 연결하는 트레이스(예, 31)를 정의한다. 이해할 수 있는 바와 같이, 사이트의 대부분에 대한 트레이스가 이러한 단면도에 도시되지 않는다.
택일적으로, 다이 패드로부터 다양한 사이트로 이어지는 트레이스는 예를 들면, 니들이나 노즐로부터 분사되거나, 기록 또는 인쇄됨으로써 원하는 패턴 내에 전기 전도성 물질을 직접 증착함으로써 형성될 수 있다. 적합한 전기 전도성 물질은 예를 들면 전기 전도성 에폭시나 전기 전도성 잉크와 같은 전기 전도성 폴리머를 포함한다.
후속 절차에서, 전기 절연막(39)이 트레이스(31) 및 웨이퍼(20)의 전면상의 패시베이션(22)의 노출된 영역 상부에 선택적으로 형성되고, 도 2E에 도시된 바와 같이, 배선 사이트(35, 37)의 표면을 노출하도록 그리고 쏘우 스트리트를 선택적으로( 이러한 도면에 도시되지 않음) 노출하도록 패턴화될 수 있다. 전기 절연막의 물질은 예를 들면, 폴리아미드나 파릴렌이고, 개구부는 포토리소그래피(가령 폴리아미드에 대해) 또는 예를 들면 레이저 절삭(가령 파릴렌에 대해)에 의해 형성될 될 수 있다.
도 6은 도 6의 2E-2E를 따라 취해진, 도 2E의 단면에 도시된 바와 같이, 적층형 집적 회로 칩을 제조하기 위한 프로세스 내의 단계를 보여주는 평면도이다. 도시된 바와 같이, z-배선 사이트(37)가 황성 영역의 에지를 따라 행 내에 배열되고, 제 2 레벨 배선 사이트(35)가 에지로부터 내측 영역에 배열된다. 그리고, 사이트(37, 35)가 전기적 절연막(39)(전기 절연막이 존재하는 경우) 내의 영역에 배열된다.
웨이퍼에는 리라우트 회로(에를 들어, 소위 "웨이퍼 레벨 칩 스케일" 장치로서)가 제공되어, 제공된 웨이퍼가 영역 내 및/또는 다이 에지에 인접한 배선 사이트가 노출된다. 즉, 제공된 웨이퍼가 예를 들면, 도 2E에서와 같은 구성을 가질 수 있다.
후속 절차에서, 제 2 레벨 배선이 활성 영역(도 2F에 도시됨)의 에지로부터 안쪽을 향하는 영역에 배치된(그리고 일부 실시예에서, 배열된) 배선 사이트에 부착된다. 웨이퍼가 격리된 칩 영역(도 2G에 도시됨)을 형성하기 위해 쏘우 스트리트를 따라 스크라이빙 한다. 그리고 웨이퍼가 박막화된다(도 2H에 도시됨). 또한, 이러한 예에서, 오프-다이 z-배선 터미널이 활성 영역의 에지(도 2H에 도시)에 인접한 배선 사이트에 부착된다. 도 2F 내지 2H는 배선 볼을 부착하고, 이후에 웨이퍼를 스크라이빙하고, 다이를 박막화 (다이가 낱개로 분리됨) 하며, 오프-다이 터미널을 부착하는 것으로부터 비롯된 일련의 단계를 나타낸다. 택일적으로, 이러한 절차는 임의의 다양한 시퀀스에서 수행될 수 있으며, 예를 들어, 웨이퍼가 스크라이빙(scribing)에 뒤이어 박막화되어 다이 분리(singulation) 단계가 다이 박막화에 앞서 진행될 수 있다. 그리고 예를 들어, 제 2 레벨 배선 볼은 다이 분리 이전이나 이후에, 또는 웨이퍼 박막화 이전이나 이후에 어느 때에나 부착될 수 있다. 그리고 예를 들면, z-배선 오프-다이 터미널이 다이 분리 이후 그리고 다이 어레이로부터 분리 후에 부착될 수 있다.
이 구성은 프로세스 내의 임의의 다양한 단계에서, 웨이퍼에 대해, 다이의 어레이에 대해, 또는 낱개로 분리된 다이에 대해 전기 성능을 테스트할 수 있다. 구체적으로, 예를 들면, 테스트가 제 2 레벨 배선의 부착 전에 사이트(랜드), 또는 부착 후에(예, 도 2F에 도시된 단계에서) 제 2 레벨 배선에 대해, 웨이퍼 레벨에서 수행될 수 있다.
도 2F는 배선 사이트(35)의 표면에 형성되거나 부착된 제 2 레벨 배선(이 예에서, 볼 또는 범프(36))을 나타낸다. 제 2 레벨 배선은 예를 들면, 솔더 볼 또는 "스터드 범프"(구체적으로 예를 들면 골드 스터드 범프)일 수 있다. 또는 제 2 레벨 배선은 예를 들어 전기 전도성 에폭시나 전기 전도성 잉크와 같은 배선 사이트에 증착되거나 인쇄된 전기 전도성 폴리머로 이루어진 스폿(반점)일 수 있다.
도 2G는 칩 영역을 격리시키기 위해, 활성면에 위치한 박막화 되지 않은 웨이퍼(20)를 스크라이빙한 결과를 나타낸다. 스크라이빙(scribing)은 화살표(42)에 의해 도시된 바와 같이, 쏘우 스트리트를 따라 잘라짐으로써 수행될 수 있다. 또는 에를 들면 에칭이나 레이저 커팅에 의해 수행될 수 있다. 스크라이빙이 도면 기호(43)에 표시된 바와 같이, 웨이퍼의 전체 두께보다 다소 작은 깊이로 수행될 수 있으며, 결과적으로 다이 측벽(44)을 형성한다. 도 2H는 예를 들어, 후면(31)을 가지는 낱개로 분리된 박막화된 다이(30)를 형성하기 위한 백그라인드에 의해 웨이퍼 후면(21)으로부터 물질을 제거함으로써 박막화된 스크라이빙 된 웨이퍼를 나타낸다. 오프-다이 터미널은 다이 에지(45)에 오버행된 부분(318)을 가진다.
위에 설명된 절차의 결과로 낱개로 분리된 다이가 도 3의 도면 부호(41)에 도시되며, 추가 다이를 적층하기 위해 또는 하부 회로에 탑재하거나 전기적으로 연결되도록 준비된다.
도 7은 도 7의 3-3에서 취해진, 단면도 내에 예시적으로 도시된 바와 같이, 본 발명의 실시예에 다른 적층형 집적 회로를 나타내는 평면도이다. 도시된 바와 같이, 제 2 레벨 배선 볼(36)은 제 2 레벨 사이트(35)에 부착되고, z-배선 오프-다이 터미널이 사이트(37)의 행에 부착되며, 여기서 부분(318)은 다이 에지(45) 위로 돌출된다.
도 4A는 전기 전도성 제 2 레벨 배선 볼(36) 및 오프-다이 z-배선(38)을 가지는 제 1 다이(41)와, 제 1 다이(41)가 적층되도록 배치된 제 2 다이(411)를 포함한다. 도면에 도시되지 않았으나, 추가 다이가 임의의 바람직한 수의 다이를 가지는 스택을 만들기 위해 제 2 다이 상부에 적층될 수 있다. 제 2 다이(411) 및 추가 다이는 제 1 다이와 실질적으로 동일하게 구성될 수 있다. 즉, 제 2 및 추가 다이가 전기 전도성 제 2 레벨 배선 볼과 오프-다이 z-배선을 가질 수 있다. 제 2 다이는 이와 같이 구성될 때, 제 1 다이(41)는 제 1 다이와 제 2 다이의 제 2 레벨 배서 볼의 전기 접촉을 방지하도록 전기 절연막(47)이 후면(31) 상부에 제공된다. 그리고 추가 다이가 이렇게 구성되는 경우에, 제 2 다이는 제 2 다이와 제 3 다이의 제 2 레벨 배선 볼의 전기 접촉을 방지하도록 전기 절연막(417)이 후면(31) 상부에 제공된다. 택일적으로, 제 2( 및 추가) 다이에 비-전도성 물질로 형성된 스탠드오프 볼 또는 범프(316)가 제공 제공되어, 전기 절연막(47 또는 417)이 필요하지 않을 수도 있다.
도 4B는, 스택 내 인접한 다이 사이에 비-전도성 접착 필(fill, 416)이 쌓인, 도 4A에 예시적으로 도시된 바와 같은 제 1 및 제 2 다이를 가지는 2-다이 스택(410)을 도시한다. 이 스택은 대체로 평평하고 제 1 다이의 전면에 수직인 스택 면(414)을 제공한다. 스택 면은 적층된 다이의 측벽 및 다이 사이의 접착성 lf의 측면을 포함한다. 오프-다이 배선 터미널은 스택 면(414)으로부터 그리고 다이 에지로부터 돌출된다. 추가 다이가 임의의 바람직한 수의 다이를 가지는 스택을 형성하도록 유사하게 다이(411) 상부에 적층될 수 있다.
그리고, 택일적으로, 패시베이션 및/또는 절연막이 제 2 (및 추가) 다이의 전면 상부에 남겨져, 사이트(35, 37)가 노출되지 않고, 전기 절연막(47, 417)을 필요로 하지 않는다.
택일적으로, 회로가 하나 이상의 다이 에지에 인접한 패드를 연결하도록 이어진 랜드 및 트레이스의 배열을 가지는 스택 내 하부 다이의 후면상에 (다이 전면상에 리라우팅 회로를 형성하는 것과 유사한 방식으로) 형성될 수 있다. 이는 상부에 놓인 다이상의 전기 전도성 배선과의 전기적 접촉이 이루어지게 할 수 있고, 다이의 활성면 상의 회로로부터, 배선의 배열을 통해 하부 다이의 후면상의 회로에 위치한 랜드로, 그리고 후면 회로를 통해 하부 다이상의 후면 배선 패드로, 그리고 (주변회로 z-배선과의 접촉에 의해) 스택 어셈블리 하부의 회로 또는 스택 내의 다른 다이로, 전기적 연속성을 제공한다. 그리고, 택일적으로 랜드 및 회로를 가지는 삽입물 및 주변회로 패드가 유사한 방식으로 전기적 연속성을 제공하기 위해 스택 내 다이 사이에 이용될 수 있다. 예를 들어, 이러한 이러한 삽입물은 패턴화된 전도성 트레이스 및 예를 들면 오프-다이 배선 터미널이 제공된 "더비" 다이로 구성된다.
도 4C는 2-다이 스택(412)(스택 면(414) 상부에 형성된 전기 절연막(420)을 가짐)를 도시한다. 전기 절연막(420)은 적층에 뒤이어 형성될 수 있으며, 또는 선택적으로 전기 절연물(420)이 어셈블리 내에 다이를 적층하기 전에 다이 상의 다이 측벽에 적용될 수 있다. 오프-다이 배선 터미널은 다이 에지로부터 그리고 스택 면(414) 및 전기 절연막(420)으로부터 멀리 돌출되며, 여기서 이들은 도 4D에 도시된 바와 같이 z-배선에 유용하다. 도 4D에 도시된 것과 같은 z-배선(422)은 오프-다이 터미널의 개별적인 돌출 부분(318, 319)과 접촉한다. 예을 들어, z-배선의 물질은 예를 들면 치유가능한 금속으로 채워진 에폭시와 같은 전기 전도성 폴리머일 수 있다. z-배선은 도면에 예시적으로 도시된 바와 같은 절연막(420)과 접촉되게 형성될 수 있으며, 이후에 치유된다(cured). z-배선(또는 이 배선들 중 선택된 배선)은 각각 제 1 다이상의 제 2 레벨 배선 범프(36)와 함께, 하부 회로(제 2 레벨 배선) 상의 사이트와의 전기 연결을 제공하는 돌출된 "풋(foot)"를 선택적으로 가질 수 있다.
도 4C에 도시된 것과 같은 다이 스택이 적절히 구성된 회로상의 배선 패드를 가지는 지지대에 장착될 수 있으며, 볼(36)과 선택적으로 복수의 풋(feet, 424)을 지지대 상의 배선 패드에 연결함으로써 전기적으로 연결될 수 있다. 예를 들어, 지지대는 사용하기 위한 장치 내의 마더보드 또는 소형 보드(daughterboard) 등과 같은 인쇄 회로 보드일 수 있다.
위에 언급한 바와 같이, 오프-다이 배선 이외의 z-배선이 사용될 수 있다. 예를 들어, 터미널이 다양한 z-배선 사이트와 접촉되며, 다이 에지의 전면 주위를 감싸는 트레이스로 형성된 그리고 선택적으로 다이 측벽상에 형성된 전기 전도성 물질을 구성할 수 있다. 도 5A-5F는 전면 다이 에지의 모서리가 깍인, 그리고 z-배선 터미널이 z-배선 사이트와 접촉 상태로, 그리고 다이 측벽의 모서리가 깎인 에지 상부에 형성된 이러한 배선을 가지는 적층형 다이를 제조하는 프로세스 내의 여러 단계를 도시한다.
이 프로세스는 도 2E에 도시된 것과 같은 단계로부터 시작된다. 즉 필요한 경우에 리라우트 절차 후에 또는 제공된 리라우트 웨이퍼를 이용하여 시작되며, 제 2 레벨 배선 볼의 부착 전에 또는 웨이퍼 스크라이빙 전에 또는 다이를 낱개로 분리하기 전에 수행된다. 후속 절차에서, 그루브가 다이 에지의 모서를 깍기 위해 쏘우 스트리트에 형성된다(도 5A에 도시됨), 웨이퍼가 박막화되고(도 5B에 도시됨), 웨이퍼가 다이 측벽을 형성하기 위해 그리고 다이를 분리하기 위해 절단된다(도 5C에 도시됨), 절연 캡이 모서리가 깍인 에지 상부에 그리고 측벽 상부에 형성되고(도 5D에 도시됨), z-배선 트레이스가 형성된다(도 5Edp 도시됨). 그리고 제 2 레벨 배선 볼 및 범프가 부착된다(도 5F에 도시됨). 도 5A 내지 5F는 다이 에지의 모서리를 깎는 단계, 이후에 웨이퍼를 박막화하는 단계, 다이를 분리하는 단계, 절연 캡을 형성하는 단계, 이후에 z-배선 트레스를 형성하는 단계, 이후에 제 2 레벨 볼 또는 범프를 부착하는 단계로부터 유래된 일련의 단계를 도시한다. 택일적으로, 이러한 절차가 다양한 시퀀스 중 어느 하나에서 수행될 수 있다.
구성은 프로세스 내의 다양한 단계 중 어느 한 단계에서, 웨이퍼에 대해, 다이의 어레이에 대해, 또는 분리된 다이에 대해 전기적 성능을 테스트할 수 있다. 구체적으로, 예를 들면,제 2 레벨 배선(예, 도 5F에 도시된 단계에서)의 부착 전이나 후에, 웨이퍼 레벨에서 테스트가 수행될 수 있다.
리라우트 웨이퍼를 이용하여 시작하는 경우에, 그루브(groove)가 도 5A에 예시적으로 도시된 바와 같이, 쏘우 스트리트 내에 형성될 수 있다. 그루브는 전기 절연막(39)(존재하는 경우에)과 패시베이션 막(22)(존재하는 경우에)을 통과하여 웨이퍼의 반도체 물질(50)로 절단된다. 그루브는 개개의 칩의 활성 영역(26)의 제한범위 외부에 존재하도록, 그리하여 칩의 내측 회로에 영향을 미치지 않도록 배치된다. 그루브는 경사진 측면(53)을 가지며, 즉, 상부에서보다 하부에서 더 좁아 진다. 도면에 도시된 예에서, 그루브의 측면(53)은 일반적으로 평평하고, 그루브의 평면이 웨이퍼의 전면의 평면에 대해 90도 이하의 각(예를 들면 약 45도)에 형성한다.
그루브는 예를 들면, 톱이나 그라인드 도구, 또는 예를 들면 레이저를 사용하여 절단함으로써 형성될 수 있다. 그루브가 절단되는 경우에, 절단 도구가 한번 이상 xd과될 수 있다. 또는 그루브가 예를 들면 화학적 에칭에 의해 형성될 수 있다.
도 8은 도 8의 도 5A-5A에서 취해진, 도 5A의 단면에 예시적으로 도시된 것과 같은, 적측형 집적 회로 칩을 제조하기 위한 프로세스 내의 단계를 보여주는 평면도이다. 도시된 바와 같이, z-배선 사이트(37)가 활성 영역의 에지를 따라 행(row) 내에 배열되고, 제 2 레벨 배선 사이트(35)가 에지를 따라 내측 영역에 배열된다(도시된 예에서, 어레이를 형성함). 그리고 이 사이트(37, 35)는 패시베이션 막(22) 내의 개구부에 의해 배선이 노출된다.
웨이퍼가 이전에 박막화되지 않은 경우에, 도 5B에도시된 것과 같이, 후면(61)을 가지는 박막화된 웨이퍼(60)를 형성하도록, 예를 들면 백그라인드에 의해, 웨이퍼 후면(51)으로부터 물질을 제거함으로써, 박막화될 수 있다. 이러한 도면에 도시된 예에서, 그루브가 박막화된 웨이퍼의 두께 이하의 깊이로 형성된다. 그루브의 형성에 뒤이은 절차에서, 도 5C에 예시적으로 도시된 결과에 의해, 웨이퍼가 다이스(dice) 된다. 다이스는 화살표(52)에 의해 표시된 것과 같이, 예를 들면, 톱, 또는 레이저를 이용하여 절단하여 이루어질 수 있다. 최종 다이(62)의 반도체 바디는 측벽(예, 도면 기호(54))(예를 들면, 다이스 절차에 의해 형성됨)을 가지며, 이는 대체로 다이의 전면의 평면에 수직이고, 그리고 모서리가 깎인 전면 다이 에지(예, 도면 기호(53), 그루브 형성에 의해 형성됨)를 가진다.
후속 절차에서, 전기 절연 필름이 다이 측벽(54) 및 모리가 깍인 전방 다이 에지(53) 상부에 형성된다. 절연 필름은 z-배선 트레스가 이어서 형성되는(도 5E 및 9를 참조하여 이하에 설명됨) 다이 반도체 물질의 일부분 또는 전부를 덮는다. 그리하여, 전기 절연 필름은 도면 기호(64)에 도시된 바와 같이, 측별(54)를 덮고, 도면기호(63)에 도시된 바와 같이, 모서리가 깎인 전방 다이 에지(53)와, 패드(37) 및 모서리가 깎인 에지(63) 사이에 노출된 다이 전면의 일부(65)(존재하는 경우에)를 덮는다.
이후 절차에서, z-배선 트레이스가 전기 절연 필름 상부에, 도 5E에 예시적으로 도시된 결과를 이용하여, 형성된다. 트레이스(72)는 도면 기호(77)에 도시된 바와 같이, 패드(37)와 전기 전도성 콘택트를 형성하고, 절연 필름(65, 63, 64)에 의해 다이의 반도체 물질로부터 분리되며, 도면 기호(75, 73, 74)에 각각 도시된 바와 같이, 다이 측벽 상부로, 그리고 모서리가 깍인 다이 전방 에지 상부로, 패드 및 모서리가 깍인 다이 전방 에지 사이의 다이의 전면의 일부(존재하는 경우에)를 가로지른다. 따라서, z-배선 트레이스는 패드 및 다이 에지 주위로부터 다이 측벽으로 전기적 연결성을 제공한다.
제 2 레벨 배선이 프로세스 내의 여러 단계 중 어느 한 단계에서, 제 2 레벨 배선 사이트에 형성되거나 이에 부착된다. 도면에 도시된 예에서, 제 2 레벨 배선 볼 또는 범프(36)가 다이에 부착된 것을 도시된다. 위에 설명한 절차로부터 분리된 다이 결과물이 도 5F 내의 도면 기호(51)에 포괄적으로 도시되며, 이는 하부 회로에 장착되고 전기적으로 연결하기 위해, 또는 추가 다이를 적층하도록 준비된다.
도 9는 도 9의 5F-5F를 따라 취해진, 도 5F의 단면도에 예시적으로 도시된, 본 발명의 실시예에 따른 적층형 집적 회로 칩을 나타내는 평면도이다. 도시된 바와 같이, 제 2 레벨 배선 볼(36)은 제 2 레벨 배선 사이트(35)에 부착되고, z-배선 트레이스가 도면 기호(77, 77')에 예시적으로 도시된 것과 같이, 사이트(37)에 연결되며, 도면 기호(73, 73')에 예시적으로 도시된 것과 같이, 모서리가 깎인 에지(53)를 가로지르며, 도면 기호(74, 74')에 예시적으로 도시된 것과 같이 다이 측벽(54) 상을 지난다. 도 9에서 분명히 알 수 있는 바와 같이, 모서리를 깍은 면(chamfer, 챔퍼)의 영역 인접한 트레이스 사이의 측벽(예, 53, 54)이 전기 절연 필름에 의해 덮일 필요가 없다. 현실적인 문제로서, 필름은, 선택적으로 z-배선 트레이스가 형성될 영역 상부에보다는 전체 챔퍼 및 측벽 상부에 형성될 수 있다.
오프-다이 배선 이외의 z-배선이 다른 구성을 가지는 다이에 사용될 수 있다. 구체적으로, 예를 들면, 다이 에지는 예를 들면, 다이 에지가 깍여질 필요가 없다. 이러한 실시예에서, 다이 측벽은 다이 전면에 수직이고, 측벽 및 전면의 교차부분이 직각 전방 다이 에지를 정의한다. 이러한 실시예에서, 터미널의 전기 전도성 물질이 다양한 z-배선 사이트와 접촉되며, 전면 다이 에지를 가로지르고 다이 측벽 상을 지나는 트레스로 형성될 수 있다. 터미널을 형성하는 프로세스는, 챔퍼(예를 들면, 도 5A의 53)를 형성하기 위해 그루브를 형성하는 절차가 생략되고, 그리고 백그라인딩 전에 다이 측벽(예를 들어 도 5C의 54)을 형성하는 트랜치가 절단되는 것을 제외하고는, 도 5A-5F를 참조하여 위에 설명한 것과 유사하다. 터미널의 전도성 물질이 프로세싱의 다이 어레이 레벨에서 백그라인딩에 뒤이어 형성될 수 있다. 또는 더 통상적으로, 터미널의 전도성 물질이 프로세스의 웨이퍼 레벨에서 백그라인드 전에 형성될 수 있다. 모서리가 깍인 에지가 없는 다이 구성을 이용하는 것은 프로세스 단계를 줄일 수 있어 바람직하다.
터미널을 구성하는 전기 전도성 트레이스가 다양한 전기 전도성 물질로 형성되며, 이러한 물질은 예를 들면, 금속, 금속 합금, 전도성 잉크, 및 전도성 에폭시를 포함한다. 전도성 트레이스는 물질에 따라 적합하게 선택된, 다양한 기술 중 어느 하나를 이용하여 형성될 수 있다. 금속 트레이스(금, 알루미늄, 구리)가, 금속 필름(예를 들면, 스퍼터링 또는 증기 증착에 의해) 또는 라미네이트 호일과 같은 금속화물을 부가하여, 또는 스퍼터링에 의하거나, 플레이팅에 의하거나, 스퍼터링 및 플레이팅의 조합 및, 이어서 예를 들면 마스크-에치 프로세스에서의 패터닝에 의해 형성될 수 있다. 예를 들면, 스크린 인쇄나 스텐실 인쇄에 의해, 제트(jet)로부터 또는 제트 어레이로부터의 증착에 의해 전기 전도성 유체(예를 들어 나노입자 전도성 잉크를 포함)가 인쇄된다. 또는 패턴화된 스탬프를 이용한 직접적인 전달ㅎ하여 적용되거나, 또는 예를 들어 기록될 수 있다. 전도성 에폭시 또는 페이스트(가령 금속 입자(예를 들면, 금이나 은)로 채워진 에폭시)가 도포될 수 있다. 트레이스를 위한 물질이 치유가능한 물질일 수 있으며, 이러한 예에서, 치유 가능한 물질은 치유되지 않은 조건에서, 또는 치유된 경우에만, 또는 치유되지 않은 조건과 치유된 조건에서 모두, 전기 전도성을 띌 수 있다.
도 10A는, 전기 전도성의 제 2 레벨 배선 볼(36) 및 z-배선 트레이스(72)를 가지는 제 1 다이(51)와, 제 1 다이(51)가 적층되도록 배치된 제 2 다이(51)를 나타낸다. 도면에 도시되지는 않았지만 추가 다이에 제 2 다이가 적층될 수 있다. 제 2 다이(511) 및 추가 다이는 제 1 다이와 실질적으로 동일하게 구성될 수 있다. 즉, 제 2 및 추가 다이가 전기 전도성 제 2 레벨 배선 볼 및 z-배선 트레이스를 가질 수 있다. 제 2 다이가 이렇게 구성될 때, 제 1 다이(51)에는 제 1 다이와의 제 2 다이의 제 2 레벨 배선 볼의 전기적 접촉을 방지하기 위해, 전기 절연막(67)이 후면(61) 상부에 제공된다. 추가 다이가 이렇게 구성되는 경우에, 제 2 다이와 제 3 다이의 제 2 레벨 배선 볼의 전기 접촉을 방지하기 위해, 제 2 다이에는 전기 절연막(617)이 후면(61) 상부에 제공된다. 택일적으로, 제 2 ( 및 추가) 다이에는 전기 전도성이 없는 물질로 구성된 고립형 볼 또는 범프(316)가 제공되어, 전기 절연막(67, 617)이 필요하지 않을 수도 있다.
도 10B는 도 10A에 예시적으로 도시된 바와 같은, 스택 내 인접 다이 사이의 전기 전도성이 없는 접착 필(fill, 616)이 쌓이고, z-배선(522)에 의해 전기적으로 연결된, 제 1 및 제 2 다이를 가지는 2-다이 스택(510)을 도시한다. 스택은 대체로 평평하며, 제 1 다이의 전면에 대해 대체로 수직인 스택면을 나타낸다. 스택면은 적층형 다이의 측벽에 위치한 전기 절연 필름을 덮는 배선 트레이스(72)를 제공한다. 추가 다이는 임의의 원하는 수의 다이를 가지는 스택을 형성하는 것과 유사하게 다이(511) 상부에 적층될 수 있다.
도 10B에 도시된 바와 같은 z-배선은 측벽에 위치한 개별적인, z-배선 터미널과 접촉하고, 도시된 예에서, 모서리가 깍인 다이 에지에 부분적으로 접촉한다. 예를 들면, z-배선의 물질은 액체 나, 유동성 폼(form)에 적용되며, 그 후에 치유되거나 치유 또는 설정되도록 허용된 물질일 수 있으며, 이는 치유되거나 설정될 때 전기적으로 전도성이 될 수 있다. 적합 물질은 예를 들면, 치유형 금속-채움 에폭시와 같은 전기 전도성 폴리머를 포함한다. z-배선이 형성되고 이어서 치유될 수 있다. z-배선(또는 이들 중 선택된 배선)은 각각 선택적으로 돌출된 "풋"(524)을 가지며, 이는 제 1 다이 상의 제 2 레젤 배선 범프(36)와 함께, 하부 회로(제 2 레벨 배선)상의 사이트와의 전기 연결을 제공할 수 있다.
도 10B에 도시된 것과 같은 다이 스택은, 적절히 구성된 회로상의 배선 패드를 가지는 지지대에 장착될 수 있으며, 볼(35) 및 선택적으로 복수의 풋(feet, 524)(존재하는 경우에, 여기에 도시된 바와 같이)를 지지대 상의 배선 패드에 접착함으로써 전기적으로 연결될 수 있다. 지지대는 예를 들어, 사용하기 위한 장치 내의 마더보드 또는 소형 보드 등과 같은, 인쇄회로 보드일 수 있다.
위에 언급한 바와 같이, 스택 내 제 2 및 후속 다이가 제 2 레벨 배선 대신에 비-전도성 고립물(standoffs)을 가질 수 있다. 예를 들어, 이들은 유리나 비 전도성 폴리머와 같은 비 전도성 물질로 이루어진 볼일 수 있다. 고립물이 존재하는 경우에, 고립물의 양은 약 1um에서 약 500um 정도의 범위, 예를 들면, 약 50um 에서 약 500um 정도의 범위에 존재한다.
선택적으로, 도 11 및 12에 예시적으로 도시된 것과 같이, 스택 내의 제 2 및 후속 다이가 고립물을 전혀 가지지 않을 수 있으며, 결과적으로 더 얇은 스택 어셈블리를 형성한다.
다양한 실시예에서, 위에 언급한 바와 같이, 스택형 다이 어셈블리의 하부 지지대 (예를 들면, 기판, 또는 마더 보드나 소형 보드와 같은 인쇄 회로 보드 또는 리드프레임 등)상의 하부 회로로의 전기적 연결이, 적층형 다이 어셈블리의 쉐도우 내의 지지대 및 스택 내 제 1 다이 사이의 스택 풋 프린트에 배치된 전기 전도성 배선을 이용하여 형성될 수 있다. 추가로, 하부 회로에 대한 어셈블리(또는 스택 내 선택된 다이)의 전기 연결이 주변회로 z-배선 상의 "복수의 풋"을 통해 선택적으로 형성될 수 있다. 다이-투-다이 배선은 하나 이상의 스택면에서 주변회로 배선에 의해 형성될 수 있다. 추가적으로, 다이-투-다이 배선이 다이 후면 회로나 삽입물을 사용하여 다이 사이의 배선을 통해 형성될 수 있다.
실질적인 문제로서, 하부 회로와 스택의 제 2 레벨 배선은 보다 통상적으로는 제 1 다이의 쉐도우 내의 배선을 통해 형성되나, 또는 (덜 통상적으로는) 주변회로 z-배선 상의 "복수의 풋"을 통해 그리고 제 1 다이의 쉐도우 내의 배선 모두에 의해 형성될 수 있다. 이 명세서에 설명된 것과 같은 프로세스 내의 웨이퍼 레벨 프로세스는 어셈블리 라인에서 가장 큰 유연성을 제공할 수 있으며, 다양한 선택사항(옵션)이 프로세스 내의 다양한 단계에서 웨이퍼 내의 다양한 준비된 다이 상에 적용될 수 있다.
그 밖의 실시예가 고려될 수 있다.

Claims (48)

  1. 제 1 다이에 올려진 제 2 다이를 포함하되,
    상기 제 2 다이의 전면이 상기 제 1 다의 후면에 면하고, 상기 제 1 다이의 전면은 하나 이상의 다이 에지에 인접하게 배치된 z-배선 패드와, 다이 에지로부터 안쪽을 향하는 영역 내에 배치된 제 2 레벨 배선 패드를 포함하는 것을 특징으로 하는 반도체 다이 어셈블리.
  2. 제 1 항에 있어서,
    제 1 및 제 2 다이는 모두 하나 이상의 다이 에지에 인접하게 배치된 z-배선 패드를 포함하는 것을 특징으로 하는 반도체 다이 어셈블리.
  3. 제 2 항에 있어서,
    배선 터미널은 z-배선 패드에 부착되고, 다이 에지로 또는 그 이상으로 돌출하는 것을 특징으로 하는 반도체 다이 어셈블리.
  4. 제 3 항에 있어서,
    상기 배선 터미널은 리본 본드, 탭 본드, 솔더 페이스트의 증착물, 전기 전도성 폴리머의 증착물, 패드에 접촉하게 형성되고 다이 에지로 확장하는 전도성 물질로 이루어진 트레이스, 패드와 접촉하게 그리고 모서리가 깍이거나 라운드된 다이 에지 주위에 형성된 전도성 물질로 이루어진 트레이스, 및 패드와 접촉하도록 형성되고 다이 에지 상부로 인접한 다이 측벽을 향해 확장하는 전도성 물질로 이루어진 트레이스로 구성된 리스트로부터 선택된 하나를 포함하는 것을 특징으로 하는 다이 어셈블리.
  5. 제 1 항에 있어서,
    제 1 및 제 2 다이는 다이 에지로부터 안쪽을 향하는 영역 내에 배치된 제 2 레벨 배선 패드를 포함하는 것을 특징으로 하는 다이 어셈블리.
  6. 제 1 항에 있어서,
    상기 제 1 다이는 제 2 레벨 배선 패드에 부착된 전기 전도성의 제 2 레벨 배선을 가지는 것을 특징으로 하는 다이 어셈블리.
  7. 제 1 항에 있어서,
    상기 제 2 다이는 제 2 레벨 배선 패드에 부착된 고립형(standoff) 볼을 가지는 것을 특징으로 하는 다이 어셈블리.
  8. 제 7 항에 있어서,
    상기 고립형 볼의 물질은 전기 전도성인 것을 특징으로 하는 다이 어셈블리.
  9. 제 7 항에 있어서,
    상기 제 1 다이는 제 1 다이의 후면과 제 2 다이의 고립형 볼 사이에 배치된 전기 절연체를 포함하는 것을 특징으로 하는 다이 어셈블리.
  10. 제 7 항에 있어서,
    상기 고립형 볼의 물질은 비-전기 전도성인 것을 특징으로 하는 다이 어셈블리.
  11. 제 1 항에 있어서, 상기 제 2 다이상에 하나 이상의 추가 다이를 더 포함하는 것을 특징으로 하는 다이 어셈블리.
  12. 반도체 웨이퍼의 활성면의 다이 영역 내에 형성된 전자 회로를 가지며, 하나 이상의 다이 에지에 인접하게 배치된 주변회로 z-레벨 배선 사이트 및 다이 에지로부터 안쪽을 향하는 영역 내에 배치된 제 2 레벨 배선 사이트를 포함하는 반도체 웨이퍼를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  13. 제 12 항에 있어서,
    제 2 레벨 배선 사이트 중 선택된 사이트에 고립형 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  14. 제 12 항에 있어서,
    주변회로 z-레벨 배선 사이트 중 선택된 사이트에 배선 터미널을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  15. 제 13 항에 있어서,
    고립형 범프를 형성하는 단계는, 사이트 중 선택된 사이트 전기 전도성 물질로 이루어진 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  16. 제 15 항에 있어서,
    상기 전기 전도성 물질은 스터드 범프, 솔더 페이스트, 및 치유형 전기 전도성 물질로 구성된 그룹으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  17. 제 13 항에 있어서,
    상기 고립형 범프를 형성하는 방법은 사이트의 하나 이상의 선택된 사이트에 전기 절연 물질로 이루어진 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  18. 제 17 항에 있어서,
    상기 전기 절연 물질은 유리 및 유기 폴리머로 구성된 그룹에서 선택된 하나를 포함하는 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  19. 제 17 항에 있어서,
    상기 범프가 타원형 모양인 것을 특징으로 하는 반도체 다이를 준비하는 방법.
  20. 반도체 웨이퍼의 활성면의 다이 영역 내에 형성된 전자 회로를 가지며, 웨이퍼의 표면에 위치한 전자 회로에 연결된 다이 패를 노출하는 개구부를 가지는 제 1 절연막을 포함하는, 반도체 웨이퍼를 제공하는 단계; 그리고
    제 1 절연막 상부에 전기 전도성 리라우트 트레이스(rerouting trace)를 형성하는 단계로서, 상기 리라우트 트레이스는 다이 에지로부터 안쪽을 향하는 영역에 배치된 제 2 레벨 배선 사이트와 하나 이상의 다이 에지에 인접하게 배치된 주변회로 z-레벨 배선 사이트를 포함하는 것이 특징인, 형성 단계
    를 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  21. 제 20 항에 있어서,
    상기 제 2 레벨 배선 사이트 중 선택된 사이트에 고립형 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  22. 제 20 항에 있어서,
    상기 주변회로 z-레벨 배선 사이트 중 선택된 사이트에 배선 터미널을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  23. 제 20 항에 있어서,
    상기 리라우트 트레이스 상부에 제 2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  24. 제 23 항에 있어서,
    복수의 제 2 레벨 배선 사이트를 노출하는, 제 2 절연막을 통과하는 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  25. 제 23 항에 있어서,
    복수의 주변회로 z-레벨 배선 사이트를 노출하는, 제 2 절연막을 통과하는 개구부를 형성하는 단계를 더 포함하는 반도체 다이 준비 방법.
  26. 제 25 항에 있어서,
    주변회로 z-레벨 배선 사이트 중 선택된 사이트에 배선 터미널을 형성하는 단계를 더 포함하는 반도체 다이 준비 방법.
  27. 제 21 항에 있어서,
    상기 고립형 범프를 형성하는 단계는 노출된 사이트 중 선택된 사이트에 전기 전도성 물질로 이루어진 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  28. 제 21 항에 있어서,
    상기 고립형 범프를 형성하는 단계는 노출된 사이트 중 선택된 사이트에 전기 절연 물질로 이루어진 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  29. 제 20 항에 있어서,
    상기 웨이퍼상의 회로를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  30. 제 24 항에 있어서,
    상기 제 2 절연막을 통과하는 개구부를 형성하는 단계 후에 웨이퍼상의 회로를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  31. 제 21 항에 있어서,
    상기 고립형 범프를 형성하는 단계 후에 웨이퍼상의 회로를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  32. 제 26 항에 있어서,
    상기 배선 터미널을 형성하는 단계 후에 웨이퍼상의 회로를 테스트하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  33. 제 20 항에 있어서,
    상기 웨이퍼로부터 다이를 낱개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  34. 제 24 항에 있어서,
    상기 제 2 절연막을 통과하는 개구부를 형성한 후에 상기 웨이퍼로부터 다이를 낱개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  35. 제 21 항에 있어서,
    상기 고립형 범프를 형성하는 단계 후에 상기 웨이퍼로부터 다이를 낱개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  36. 제 26 항에 있어서,
    상기 배선 터미널을 형성하기 전에, 상기 웨이퍼로부터 다이를 낱개로 분리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  37. 제 21 항에 있어서,
    제 2 절연막 및 상기 고립형 범프 상부에 다이 부착 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  38. 제 20 항에 있어서,
    상기 웨이퍼를 박막화하는 단계 및 박막화된 웨이퍼의 후면 상부에 다이 부착 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  39. 제 33 항에 있어서,
    상기 다이의 후면 상부에 다이 부착 접착막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 준비 방법.
  40. 제 11 항에 인용된 것과 같이, 준비된 제 1 및 제 2 다이를 제공하는 단계; 그리고
    제 1 다이상에 제 2 다이를 올리는 단계
    를 포함하는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  41. 제 40 항에 있어서,
    상기 올리는 단계는 웨이퍼 처리 단계에서 수행되는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  42. 제 40 항에 있어서,
    상기 올리는 단계는 다이 어레이 처리 단계에서 수행되는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  43. 제 40 항에 있어서,
    상기 올리는 단계는 낱개로 분리된 다이 처리 단계에서 수행되는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  44. 제 40 항에 있어서,
    주변회로 다이 패드 중 선택된 패드에 배선 터미널을 형성하는 단계; 그리고
    상기 배선 터미널 중 선택된 터미널에 z-배선을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  45. 제 44 항에 있어서,
    연결될 배선 터미널과 접촉하는 전기 전도성 폴리머로 이루어진 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층형 다이 반도체 어셈블리 제조 방법.
  46. 제 1 항에 있어서,
    다이-투-다이 배선을 형성하도록, 배선 터미널 중 선택된 터미널과 접촉하는 주변회로 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 어셈블리.
  47. 제 3 항에 있어서,
    다이-투-다이 배선을 형성하도록, 배선 터미널 중 선택된 터미널과 접촉하는 주변회로 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 어셈블리.
  48. 제 1 항에 있어서,
    회로상의 본드 사이트를 가지는 지지대에 장착되며, 복수의 제 2 레벨 배선 패드가 지지대상의 본드 사이트에 전기적으로 연결되는 것을 특징으로 하는 반도체 다이 어셈블리.




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