JP2009206429A - 記憶媒体 - Google Patents

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semiconductor
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哲也 山本
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Abstract

【課題】耐衝撃性及び耐温度サイクル性に優れ信頼性を向上させることができる記憶媒体を提供する。
【解決手段】本発明の記憶媒体（ＳＳＤ１００）は、半導体パッケージ４０と実装基板３０とを備えている。半導体パッケージ４０は、不揮発性半導体メモリが形成された半導体チップ５、この半導体チップ５を封止する樹脂封止体１０及びこの樹脂封止体１０の裏面に格子状に配列して形成された格子状電極（群状電極、はんだボール２０）を有している。実装基板３０は、はんだボール２０と接合する接合導体３１を有し半導体パッケージ４０を実装する。はんだボール２０は、配列の中央領域内に形成された信号電極２０Ａと、この信号電極２０Ａの外側に形成されたダミー電極２０Ｂとを含む。
【選択図】 図２

Description

本発明は、半導体チップを樹脂封止する半導体パッケージと、この半導体パッケージを実装する実装基板とを備えた記憶媒体に関するものである。
このような半導体パッケージとこれを実装する実装基板とを備えた記憶媒体においては、更なる小型大容量化が望まれている。小型大容量化を実現する方法のひとつとして、従来、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型、或いはＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型等の半導体パッケージを用いることが提案されている。
ＢＧＡ型やＬＧＡ型の半導体パッケージは、樹脂封止体の裏面に電極が設けられており、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）型のように、樹脂封止体の周縁部（端面）から電極（リード）が延出しないので、実装基板に実装する際、隣接するパッケージの樹脂封止体を相互に近づけて配置することができ、半導体チップの高密度化及び記憶媒体の小型化を図ることができる。また、従来、更なる半導体チップの高密度化を図るために、１つのパッケージの中に複数の半導体チップを積層して封止するＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の半導体パッケージも提案されている。
このような半導体パッケージにおいては、半導体チップの高密度化及び記憶媒体の小型化が図れる一方で、樹脂封止体の裏面に多数の電極が配置されることとなる。樹脂封止体の裏面に形成さえる多数の電極は、一般に矩形グリッド状に形成されるが、信頼性の向上のため、配列の角部に形成された電極は信号の授受には使用されない。パッケージの角部はクラックが発生しやすいからである（例えば、特許文献１参照）。
特開２００７−２０７３９７号公報
しかしながら、このような半導体パッケージを実装する記憶媒体においては、更なる高信頼性が望まれている。特に近年、不揮発性半導体メモリを搭載する記憶媒体は、大型コンピュータから、パーソナルコンピュータ、家電製品、携帯電話等、様々な所で利用されており、さらに最近では、ハードディスクドライブ（ＨＤＤ）の置き換えとしても考えられている。そのため、耐衝撃性及び耐温度サイクル性に優れたさらに高信頼性のものが要求されている。
この発明は、耐衝撃性及び耐温度サイクル性に優れ信頼性の高い記憶媒体を提供することを目的とする。
この発明の一態様によれば、半導体チップ、この半導体チップを封止する樹脂封止体及びこの樹脂封止体の裏面に格子状に配列形成された複数の電極を有する半導体パッケージと、複数の電極と接合する接合導体を有し半導体パッケージを実装する実装基板とを備え、複数の電極は、配列の中央領域内に形成された信号電極と、この信号電極の外側に形成されたダミー電極とを含む記憶媒体を提供できる。
本発明によれば、耐衝撃性及び耐温度サイクル性に優れ信頼性の高い記憶媒体を提供することができる。
以下、図面を参照しながら、本発明を実施するための最良の形態について説明する。
［実施の形態１］
図１は、この発明の実施の形態１の記憶媒体の斜視図である。記憶媒体であるＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）１００は、厚さ３ｍｍの矩形小型基板である実装基板（マザーボード）３０に複数の半導体パッケージを実装して構成されたモジュールである。複数の半導体パッケージは、各々半導体チップを樹脂封止するＢＧＡ型の半導体パッケージであり、不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリを内蔵する８枚の半導体パッケージ４０と、コントローラとしてのドライブ制御回路を内蔵する半導体パッケージ５０と、揮発性メモリとしてのＤＲＡＭを内蔵する半導体パッケージ６０、電源回路を内蔵する半導体パッケージ７０とを含んでいる。また、実装基板３０の外周縁部の短辺の一辺には、コネクタ８０が設けられている。
実装基板３０の外形寸法は、ＨＤＤの規格に合わせて１．８インチのＨＤＤの外形寸法と概略同じ大きさである。また、コネクタ８０もＨＤＤの規格に基づいて作製され、インターフェイスには、ＨＤＤと同じ高速シリアルＡＴＡが採用されている。ＮＡＮＤ型フラッシュメモリ内蔵の半導体パッケージ４０の大きさは、外形寸法が１４×１８ｍｍであり、実装基板３０からの高さが最大で１．４６ｍｍである。この高さは、半導体チップを４枚内蔵するＴＳＯＰ型の半導体パッケージを２枚重ねたものの高さ（つまり、８枚重なる半導体チップをＴＳＯＰ型で実現したときの高さ）である２．３５ｍｍよりも低い（ＴＳＯＰ型半導体パッケージは、現在４枚の半導体チップの樹脂封止が限界である）。
図２は、図１に示したＳＳＤ１００のＮＡＮＤ型フラッシュメモリ内蔵の半導体パッケージ４０を実装する部分の断面図である。半導体パッケージ４０は、ＮＡＮＤ型フラッシュメモリが形成された８枚の半導体チップ５と、これら半導体チップ５を樹脂封止する概略平板状の樹脂封止体１０と、樹脂封止体１０裏面に格子状（グリッド状）に配列して形成された格子状電極としてのはんだボール２０とから構成されている。ＮＡＮＤ型フラッシュメモリには、メモリセルごとに「００」、「０１」、「１０」、「１１」のいずれかを記録する多値技術が採用されており、素子あたりの容量が二値技術よりも高められている。１枚の半導体チップ５には２Ｇバイトを記憶可能なＮＡＮＤ型フラッシュメモリが形成されており、ＳＳＤ１００全体で１２８Ｇバイトを記憶可能である。なお、半導体チップの枚数は８枚に限られるものではなく記憶媒体の容量などに応じて適宜変更される。
樹脂封止体１０は、配線基板（インターポーザ）７と、封止樹脂８と、ボンディングワイヤ９とを含んで構成されている。配線基板７は、第一面（おもて面）に半導体チップ５を搭載し、第一面と対向する第二面（裏面）にはんだボール２０を形成している。封止樹脂８は、配線基板７の第一面側で８枚の半導体チップ５を樹脂封止する。ボンディングワイヤ９は、半導体チップ５と配線基板７とを電気的に接続する。はんだボール２０は、実装基板３０上に配線パターンとして形成された接合導体３１にはんだ接合されている。
図３は、はんだボール２０が縦横に並ぶ配列の様子を示す図であり、半導体パッケージ４０を配線基板７の第二面側から見た様子を示す。はんだボール２０は、配線基板７の第二面に縦横に整列して形成されている。また、はんだボール２０は、中心を配線基板７の中心と一致させて概略矩形に配列され、配線基板７の長辺方向に約１６個が並び、短辺方向に約１２個が並ぶ基本部分（図中１点鎖線で囲まれた部分）を有し、さらに配列の４つ角部においては、外側にさらに１列または２列のはんだボール２０が追加して形成されている。また、配列の配線基板７の中心部の２×６個分の領域（２点鎖線で囲まれた部分）にははんだボール２０は設けられていない。
このように形成されたはんだボール２０は、図中点線で示す配列中心部の所定領域（以下、中央領域と呼ぶ）内に形成された図中黒丸で示す信号電極２０Ａと、信号電極２０Ａの外側に形成された図中白丸で示すダミー電極２０Ｂとに分かれる。信号電極２０Ａが形成される中央領域は、配列長辺方向全幅の約１／３の幅の領域とされ、信号電極２０Ａはこの中央領域内にダミー電極２０Ｂと混在して形成されている。一方、ダミー電極２０Ｂの一部は、前述のように中央領域内において信号電極２０Ａと混在して形成されるが、残りのダミー電極は前記中央領域の両側方向に広がり、配線基板上の残りの領域を占有するようにダミー電極のみで配列形成されている。
信号電極２０Ａは、信号の授受に使用される電極であり、例えば、データピン、コマンドピン、電源ピン（接地、Ｖｄｄなど）、及びクロックピンとして機能する。一方、ダミー電極２０Ｂは、信号の授受には使用されず、半導体パッケージ４０の固定支持のために使用される。ここでは、例えばはんだボール２０は２２４個形成され、このうち、信号電極２０Ａが３０個、ダミー電極２０Ｂが１９４個である。つまり、信号電極２０Ａとダミー電極２０Ｂの数の比は約２対１３であり、また、全体に占める信号電極２０Ａの数の割合は約１３％である。
発明者らの耐衝撃及び耐温度試験によれば、実装基板にはんだ付け等で接合された格子状電極の接合部は、衝撃などの外部応力により、また、温度サイクルによるはんだ疲労により、中心からの距離が大きいものから、つまり配列の外側に位置するものからクラックが発生し、このクラックは徐々に内側のものへと進行する傾向があることがわかった。そこで本実施の形態では、格子状の配列の中心側に信号電極２０Ａを形成し、配列の外側にダミー電極２０Ｂを形成することにより、クラックが信号電極２０Ａで発生するまでの時間を長くして耐衝撃性及び耐温度サイクル性を向上させている。また、クラックは中心からの距離が大きい位置として配列の４つ角部において最初に発生しやすい。そのため、本実施の形態においては、配列の４つ角部において、配列の外側にさらに１列または２列のダミー電極２０Ｂを追加して形成することにより、角部における固着性を増強し更なる耐衝撃性及び耐温度サイクル性の向上を図っている。
なお、上記効果を得るには信号電極２０Ａに対して、信号電極２０Ａの周囲に配置されるダミー電極２０Ｂの数を十分に多くすることが有効である。そして、本実施の形態のように、全電極２２４個の内、信号電極２０Ａの数を３０個（約１３％）程度とすると良好に耐衝撃性及び耐温度サイクル性の効果を得られた。
全電極に対する信号電極２０Ａの割合に関しては、本実施の形態と同じ１４×１８ｍｍの半導体パッケージにおいて、発明者らが信号電極の数を調整してみたところ、信号電極の占める数の割合を約１０％（例えば、２２４個中２２個）程度とするまでは、信号電極減少に伴い次第に大きくなる効果を得ることができた。しかし、その後は信号電極をさらに減少させても顕著に効果が大きくなることはなかった。なお、１４×１８ｍｍの半導体パッケージだけでなく、他のサイズのものにおいても実験を行ったところ、概略同様の比率で同様の効果が得られることが分かった。
なお、はんだボール２０は、必ずしも縦横に等ピッチで格子状に整列形成するものでなくてもよく、等ピッチでなく不規則に集団を成して形成されたもの（集団状の電極）であってもよい。また集団の外周形状についても、正方形はもとより台形や楕円等でもよい。すなわち、集団を成すはんだボールのうち、集団中心部の所定領域内に信号電極を形成して、この信号電極の外側にダミー電極を形成することで上記効果と概略同様な効果を得ることができる。
さらに詳細な構造を説明する。図４は、半導体パッケージ４０の詳細な構造を示す部分的な拡大断面図である。配線基板７は、詳細には、樹脂材料でなるコア材１１の表面に銅の配線パターン１３が形成されたものである。配線基板７は、板状のコア材１１に銅箔を貼り付け、表面をエッチング等することにより銅の配線パターン１３を形成し、さらに酸化を防止して絶縁性を保つ目的で表面にソルダーレジスト１５をコーティングして作製されている。コア材１１には、はんだボール２０の配列に合わせて図示しないスルーホールが形成されており、配線パターン１３は、このスルーホールを貫通して配線基板７の第二面側に露呈するように形成されている。そして、コア材１１から露呈した配線パターン１３上にニッケル或いはアルミニウムの電解メッキ１７を介してはんだボール２０が形成されている。
８枚の半導体チップ５は、ダイアタッチフィルム１９にて相互に固定されて積層されている。ダイアタッチフィルム１９は、エポキシとポリイミドが混合されたもので接着剤として働く。半導体チップ５から延びるボンディングワイヤ９は、配線基板７の端部で配線パターン１３に接続されている。８枚の半導体チップ５は、ボンディングワイヤ９の接続を容易とするために少しずつずらして積層されている。すなわち、ボンディングワイヤ９が接続される周縁部の上面に、上側に重なる他の半導体チップ５が重なることがないように、上側の半導体チップ５がワイヤ９と対向する側へ所定量ずらして積層されている。そして、半導体チップ５は、２枚積層される毎にワイヤボンディングされ、これが４回繰りかえされて８枚積層される。その後、封止樹脂８が半導体チップ５及びボンディングワイヤ９を覆うようにして金型にてモールドされる。
図５は、半導体チップ５にボンディングワイヤ９が接続される様子を示す図であり、封止樹脂８を削除した状態を図２の矢印Ａ側から見た様子を示す。ボンディングワイヤ９は、各半導体チップ５の１辺に接続されている。図２と合わせて確認すると分かるように、半導体チップ５は積層方向に隣接する２枚が組を成し、それぞれの組からから延びるボンディングワイヤ９が、半導体チップ５の積層方向に重ならないように４箇所に分かれて接続されている。半導体チップ５をこのように積層及びボンディングすることで作業工程の容易化とパッケージの小型化を図っている。
このように構成された本実施の形態のＳＳＤ１００においては、ＮＡＮＤ型フラッシュメモリでなる不揮発性半導体メモリが形成された半導体チップ５と、この半導体チップを封止する樹脂封止体１０と、樹脂封止体１０の裏面に格子状に配列して形成されたはんだボール２０とを有する半導体パッケージ４０を実装している。このようなタイプの半導体パッケージにおいては、ＴＳＯＰ型のように、樹脂封止体１０の周縁部（端面）から電極（リード）が基板３０に沿う方向に延出してない。そのため、実装基板３０に実装する際、隣接するパッケージの樹脂封止体１０を密に配置することができる。これにより、実装基板３０に対する樹脂封止体１０の占める面積の割合を大きくすることができ、ひいては半導体チップの高密度化を図ることができる。また、本実施の形態では、１個の半導体パッケージ４０に、８枚の半導体チップを搭載することで、さらなる高密度化を図っている。さらにまた、本実施の形態の半導体パッケージ４０は、ＢＧＡ型のパッケージであり樹脂封止体１０形成の際にリードフレームを使用しないので薄型化に優れる。
さらに、本実施の形態のＳＳＤ１００においては、はんだボール２０は、格子状の配列の中心側（長辺方向の中央部約１／３の領域内）に形成された信号電極２０Ａとこの領域の外側に形成されたダミー電極２０Ｂとを含むので、耐衝撃性及び耐温度サイクル性が促進されＳＳＤ１００の信頼性を向上させることができる。また、半導体パッケージ４０は、多くのダミー電極２０Ｂを含む２２４個のはんだボール２０を有し、その数は同サイズのＴＳＯＰ型の電極（リード）数４６本に較べはるかに多い。そのため、半導体チップ５で発生した熱がはんだボール２０を介して実装基板３０に良好に伝導され、これにより、非常に優れた放熱効果を実現している。
図６は、本実施の形態のＳＳＤ１００に用いたＢＧＡ型の半導体パッケージ４０と従来用いられていたＴＳＯＰ型の半導体パッケージの温度サイクル試験による実装信頼性を比較した対数グラフを示す図である。温度サイクル試験は、パッケージの温度を−２５℃と１２５℃との間を３０分間隔で上下するようにし、そのときの累積不良率を測定して比較した。横軸はサイクル数［回数］を示し、縦軸は累積不良率［％］を示している。図中三角のプロットはＴＳＯＰ型のものが所定の累積不良率となったサイクル数を表しており、図中黒丸のプロットはＢＧＡ型のものが所定の累積不良率となったサイクル数を表している。そして、例えば、累積で１％の不良率に達するサイクル数を比較すると、ＴＳＯＰ型の半導体パッケージが４６７回のサイクルで達するのに対して、ＢＧＡ型の半導体パッケージ４０は９００回のサイクルで達する。このようなことから、本実施の形態の半導体パッケージ４０の方が、約１．９３倍寿命が延びていることが証明された。
なお、本実施の形態において、実装基板３０の周縁部に配置される半導体部品、例えば、電源回路を内蔵する半導体パッケージ７０においては、樹脂封止体１０と実装基板３０との間にはんだボール２０を封止するようにアンダーフィル剤（樹脂封止剤）を充填すると、耐衝撃性及び耐温度サイクル性の向上に効果的である。この構成により、樹脂封止体１０と実装基板３０との間の固着力が増大するとともに、はんだボール２０が外部応力から保護されてクラックの発生が更に抑制されるのでＳＳＤの信頼性がより向上する。
一方、半導体パッケージ４０、５０、６０のうち、実装基板３０上で相互に密に配置されるＮＡＮＤ型フラッシュメモリ内蔵の半導体パッケージ４０については、アンダーフィル剤を用いず、上記のように角部のダミー電極の数を増やして補強するようにすると効果的である。
［実施の形態２］
図７は、この発明の実施の形態２の記憶媒体の信号電極とダミー電極の配列の様子を示す図である。本実施の形態のはんだボール１２０は、格子状の配列の中心側に形成された図中黒丸で示す信号電極１２０Ａと、配列の外側に形成された図中白丸で示すダミー電極１２０Ｂとに分かれる。はんだボール１２０は本実施の形態においても２２４個あり、そのうち、信号電極１２０Ａが３０個、ダミー電極１２０Ｂが１９４個である。信号電極１２０Ａは、配列の長辺方向および短辺方向のともに中央部約１／３の領域内に形成されている。
そして、本実施の形態の信号電極１２０Ａの配置は、配線基板７の第二面の平面上において、中心線Ｌに対して線対称である。このように中心線に対して線対称に配置することにより、いずれか一方の半分においてクラックが発生しやすくなることがなく平均化されるので、さらに耐衝撃性及び耐温度サイクル性が向上する。また、本実施の形態のように、ダミー電極１２０Ｂが信号電極１２０Ａを全周にわたって包囲するように配置するとより効果が上がる。
［実施の形態３］
図８は、この発明の実施の形態３の記憶媒体の信号電極とダミー電極の配列の様子を示す図である。本実施の形態のはんだボール２２０は、格子状の配列の中心側に形成された図中黒丸で示す信号電極２２０Ａと、配列の外側に形成された図中白丸で示すダミー電極２２０Ｂとに分かれる。はんだボール２２０は本実施の形態においても２２４個あり、そのうち、信号電極２２０Ａが３０個、ダミー電極２２０Ｂが１９４個とである。信号電極２２０Ａは、全体が矩形を成す配列に対して中央部で４５°回転した概略正方形の領域内に形成されている。
そして、本実施の形態の信号電極２２０Ａの配置は、配線基板７の第二面の平面上において、中心点Ｐに対して点対称である。このように中心に対して点対称とすることにより、いずれか一側の部分でクラックが発生しやすくなることがなく、実施の形態２のものと概略同様な効果を得ることができる。また、本実施の形態のように、信号電極２２０Ａの形成される領域を中央部で４５°回転した概略正方形の領域とすることで、クラックの発生しやすい角部から信号電極２２０Ａを最も遠ざけた配置とすることができ、耐衝撃性及び耐温度サイクル性の向上に効果的である。
［実施の形態４］
図９は、この発明の実施の形態４の記憶媒体の信号電極とダミー電極の配列の様子を示す図である。本実施の形態のはんだボール３２０は、格子状の配列の中心側に形成された図中黒丸で示す信号電極３２０Ａと、配列の外側に形成された図中白丸で示すダミー電極３２０Ｂとに分かれる。はんだボール３２０は本実施の形態においても２２４個あり、そのうち、信号電極３２０Ａが４８個、ダミー電極３２０Ｂが１７６個である。つまり、信号電極３２０Ａの数が上記実施の形態のものより増やされている。信号電極３２０Ａが形成される中央領域は、配列全幅の約１／２の幅の領域である。
半導体パッケージは、近い将来、半導体チップの更なる多層化等に対応して信号電極の数が増加することが予測される。しかしながら、実施の形態１で述べたように、ダミー電極による耐衝撃性及び耐温度サイクル性の効果を得るには信号電極に対して、信号電極を囲むダミー電極のピン数を必要以上に減らすと有効でない。そして、本実施の形態のように、全電極２２４個の内、信号電極３２０Ａの数を４８個（全体の約２１％）とする場合、および信号電極３２０Ａが形成される中央領域を配列全幅の約１／２の幅の領域とする場合は良好な効果が得られた。
そして、発明者らが信号電極の割合を増加させながら実験を繰り返したところ、信号電極の数を６６個（約３０％）とするまでは先の耐衝撃性及び耐温度サイクルの向上の効果を得ることができたが、それ以上になると耐衝撃性及び耐温度サイクル効果は格段に得られなかった。また、信号電極が形成される中央領域を配列全幅の１／２以上とすると格段に効果が落ちた。このようなことから、実施の形態１の実験結果と照らし合わせて、信号電極が形成される領域は、全幅の約１／３〜１／２の幅の領域が適当であることが分かった。例えば、５．６／１４．４≒１／３（図３の例）、７．２／１４．４≒１／２（図９の例）等が適当である。また、全電極のうち信号電極の占める数の割合を３０％未満とすることが適当であり、望ましくは２０％未満であることが分かった。さらには、信号電極の占める数の割合が１０％以上３０％未満のときに効率よく効果を得られることが分かった。なお、この信号電極の比率と効果の関係は、１４×１８ｍｍの半導体パッケージに限らず、他のサイズのものにおいても概略同様であることが実験により分かっている。
なお、上記実施の形態１乃至４のＳＳＤでは、半導体チップの高密度化を図る目的でＢＧＡ型の半導体パッケージを採用しているが、同目的を達成するにはＢＧＡ型に限らずＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型の半導体パッケージを用いてもよい。ＬＧＡ型の半導体パッケージは、樹脂封止体の裏面に、はんだボールに替わってランドと呼ばれる微細な平たい電極が格子状電極として形成されている。その他の構成はＢＧＡ型のものと同様である。そして、それぞれの電極に対応するピンが格子状に並んだ剣山のような形状のソケットに押し付けて実装基板に装着される。
発明者らの実験によれば、このＬＧＡ型の半導体パッケージにおいても、格子状電極の接合部は、衝撃などの外部応力等により、中心からの距離が大きいものから順に接合不良が発生する。そして、この接合不良は時間の経過に伴い徐々に内側の電極へと進行してゆく。そのため、このＬＧＡ型の半導体パッケージにおいても、信号電極とダミー電極の配置を上記実施の形態１乃至４と同じ思想のものとすることで、外部応力に対する耐久性を向上させることができる。
さらにまた、発明者らによれば、ＢＧＡ型、ＬＧＡ型の半導体パッケージに限らず、樹脂封止体の裏面に配列形成された複数の電極を有するパッケージであれば、その接合部は、衝撃などの外部応力等により、中心から遠いものから順に接合不良が発生するので、信号電極とダミー電極の配置を上記実施の形態１乃至４のものと同じ思想のもとに形成することで、外部応力に対する耐久性を向上させることができる。
なお、本発明は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の実施の形態１の記憶媒体の斜視図。 ＳＳＤの半導体パッケージを実装する部分の断面図。 実施の形態１の記憶媒体の信号電極とダミー電極の配列を示す図。 半導体パッケージの詳細な構造を示す部分的な拡大断面図。 半導体チップにボンディングワイヤが接続される様子を示す図。 ＢＧＡ型の半導体パッケージとＴＳＯＰ型の半導体パッケージの温度サイクル試験による実装信頼性を比較した対数グラフを示す図。 実施の形態２の記憶媒体の信号電極とダミー電極の配列を示す図。 実施の形態３の記憶媒体の信号電極とダミー電極の配列を示す図。 実施の形態４の記憶媒体の信号電極とダミー電極の配列を示す図。
符号の説明
５…半導体チップ、７…配線基板、８…封止樹脂、９…ボンディングワイヤ、１０…樹脂封止体、２０Ａ，１２０Ａ，２２０Ａ，３２０Ａ…はんだボール（信号電極）、２０Ｂ，１２０Ｂ，２２０Ｂ，３２０Ｂ…はんだボール（ダミー電極）、３０…実装基板、３１…接合導体、４０…ＮＡＮＤフラッシュメモリ内蔵の半導体パッケージ、５０…ドライブ制御回路内蔵の半導体パッケージ、６０…ＤＲＡＭを内蔵する半導体パッケージ、７０…電源回路内蔵の半導体パッケージ、８０…コネクタ、１００…ＳＳＤ（記憶媒体）。

Claims (5)

  1. 半導体チップ、該半導体チップを封止する樹脂封止体及び該樹脂封止体の裏面に格子状に配列形成された複数の電極を有する半導体パッケージと、
    前記複数の電極と接合する接合導体を有し前記半導体パッケージを実装する実装基板とを備え、
    前記複数の電極は、前記配列の中央領域内に形成された信号電極と、該信号電極の外側に形成されたダミー電極とを含む
    ことを特徴とする記憶媒体。
  2. 前記信号電極が形成される前記中央領域は、前記配列の全幅の約１／３〜１／２の幅の領域を持つ
    ことを特徴とする請求項１に記載の記憶媒体。
  3. 前記複数の電極のうち前記信号電極数の占める割合は、３０％未満であり、望ましくは２０％未満である
    ことを特徴とする請求項１または２に記載の記憶媒体。
  4. 前記信号電極の配置は、前記電極が形成する配列の中心線に対して線対称、或いは前記配列の中心に対して点対称である
    ことを特徴とする請求項１乃至３のいずれか１項に記載の記憶媒体。
  5. 前記ダミー電極は、前記信号電極を全周にわたって包囲するように形成されている
    ことを特徴とする請求項１乃至４のいずれか１項に記載の記憶媒体。
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