JP2009065066A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の設計の容易性を向上させる。
【解決手段】配線基板５の主面上にフリップチップ実装されたマイコンチップ２と、その裏面上に搭載されたメモリチップ３とを同一封止体内に混載させて、携帯電話用の処理システムを構築したＳｉＰにおいて、マイコンチップ２の主面の互いに反対側に位置する両辺側に、クロック信号用のパッドＣＰ１，ＣＰ２を配置した。これにより、メモリチップの互いに反対側に位置する長辺のいずれの側にクロック信号用のパッドＭＰ１が配置されている場合でも、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い配線長で電気的に接続できる。
【選択図】図２

Description

本発明は、半導体装置技術に関し、特に、制御回路を有する第１半導体チップと、その第１半導体チップによって動作が制御されるメモリ回路を有する第２半導体チップとを単一の封止体内に混載させて所望の回路機能を構成するＳｉＰ（System in Package）に適用して有効な技術に関するものである。

ＳｉＰは、複数の半導体チップを単一の封止体内に封止することで、単一の封止体内に所望の回路機能を構築する手法である。ＳｉＰの場合、開発済みの半導体チップをそのまま流用できるため、ＳＯＣ（System On Chip）に比べて開発期間を短縮でき、また、開発費を抑えることができる。また、ＳＯＣの場合は１つの半導体チップ内に多種多様なメモリを混載するのが困難であるのに対して、ＳｉＰの場合は多種多様な大容量メモリを容易に混載できる。また、複数のパッケージを配線基板上に実装して所望の回路機能を構築する場合に比べて、ＳｉＰの場合、配線長を短くすることができるので、半導体装置全体の高速化および高性能化を推進することができる。

このようなＳｉＰについては、例えば特開２００６−９３１８９号公報（特許文献１）に記載があり、マイクロプロセッサが形成された半導体チップと、それにより動作が制御されるメモリ回路が形成された半導体チップとを下層から順に積み重ねたスタック型のＳｉＰが開示されている。下段の半導体チップは、配線基板上にフリップチップ方式により実装されている。

また、ＳｉＰの構成を開示するものではないが、例えば特表２００５−５１９３８５号公報（特許文献２）には、プログラマブルロジックデバイスの異なる端部の各々の中央に複数のクロックパッドを配置する構成が開示されている。

また、ＳｉＰの構成を開示するものではないが、例えば特開２００４−１１８３７６号公報（特許文献３）には、マイクロコンピュータが形成された半導体チップにメインクロック用のパッドとサブクロック用のパッドとが配置される構成が開示されている。

また、ＳｉＰの構成を開示するものではないが、例えば特開平１０−４１２５号公報（特許文献４）には、半導体チップに、半導体チップの集積回路に電気的に接続されていないダミーバンプを設ける構成が開示されている。
特開２００６−９３１８９号公報 特表２００５−５１９３８５号公報 特開２００４−１１８３７６号公報 特開平１０−４１２５号公報

ところで、本発明者は、制御回路が形成された半導体チップ（制御チップ）と、その制御回路によって動作が制御されるメモリ回路が形成された半導体チップ（メモリチップ）とを配線基板上に積み重ねて搭載する構成のＳｉＰについて検討した。

このＳｉＰにおいては、その設計段階で、制御チップとメモリチップとを接続する配線の長さが最短になるように、メモリチップの外部端子の配置に合わせて制御チップの外部端子の配置を決定している。このため、外部端子の配置が異なる他のメモリチップを用いてＳｉＰを構成しようとすると、ＳｉＰ全体の設計が困難になってしまう、という問題がある。

本発明の目的は、半導体装置の設計の容易性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される複数の発明のうち、一実施の形態の概要を簡単に説明すれば、次のとおりである。

すなわち、本実施の形態は、配線基板上にバンプ電極を介して搭載された第１半導体チップの制御回路およびクロック信号発生回路に電気的に接続された複数の外部端子のうち、前記クロック信号発生回路に電気的に接続されたクロック信号用の外部端子は、前記第１半導体チップの第１の辺側に配置されたクロック信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置されたクロック信号用の第２外部端子とを有しており、
前記配線基板において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極は、前記配線基板の配線に電気的に接続された電極と、前記配線基板の配線に電気的に接続されていないダミー電極とを有しており、
前記第１半導体チップの前記複数の外部端子と前記配線基板の前記複数の電極とは、前記バンプ電極を介して電気的に接続されており、
前記クロック信号用の第１外部端子は、前記バンプ電極および前記電極を介して前記配線基板の前記配線に電気的に接続されており、
前記クロック信号用の第２外部端子は、前記バンプ電極を介して前記配線基板の前記ダミー電極に電気的に接続されているものである。

また、本実施の形態は、配線基板上にバンプ電極を介して搭載された第１半導体チップの制御回路およびクロック信号発生回路に電気的に接続された複数の外部端子のうち、前記クロック信号発生回路に電気的に接続されたクロック信号用の外部端子は、前記第１半導体チップの第１の辺側に配置されたクロック信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置されたクロック信号用の第２外部端子とを有しており、
前記配線基板において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極のうち、前記クロック信号用の第１外部端子に対応する第１電極と、前記クロック信号用の第２外部端子に対応する第２電極とは、前記配線基板の配線を通じて電気的に接続されており、
前記第１半導体チップの前記複数の外部端子のうちの前記クロック信号用の第２外部端子を除く前記複数の外部端子と前記配線基板の前記複数の電極とは前記バンプ電極を介して電気的に接続されており、
前記クロック信号用の第１外部端子は、前記バンプ電極および前記第１電極を介して前記配線基板の前記配線に電気的に接続されており、
前記クロック信号用の第２外部端子と前記配線基板の前記第２電極との間には前記バンプ電極が介在されておらず、前記クロック信号用の第２外部端子は前記配線基板の前記配線に電気的に接続されていないものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、半導体装置の設計の容易性を向上させることができる。

以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。

なお、以下の説明では、制御回路が形成された半導体チップをマイコンチップといい、マイコンチップにより動作が制御されるメモリ回路が形成された半導体チップをメモリチップという。

（実施の形態１）
図１は本実施の形態１の半導体装置の全体平面図、図２は図１のＸ１−Ｘ１線の断面図、図３は図１の半導体装置のメモリチップを取り外して示した全体平面図、図４は図１の半導体装置の配線基板の主面の全体平面図である。なお、図１では説明を分かり易くするため半導体装置１の内部を透かして示している。また、図３では説明を分かり易くするためマイコンチップの主面の外部端子を透かして示している。また、図３および図４では配線基板の内部の一部の配線も透かして示している。さらに、符号Ｘは第１方向を、符号Ｙは第１方向Ｘに直交する第２方向を示している。また、図３の符号Ｃは第２方向Ｙにおける中心線を示している。

本実施の形態１の半導体装置１は、マイコンチップ（第１半導体チップ）２と、そのマイコンチップ２によって動作が制御されるメモリチップ（第２半導体チップ）３とを単一（同一）の封止体４内に混載させて、例えば携帯電話用の処理システムを構築したＳｉＰ（System in Package）である。

半導体装置１を構成する半導体チップの実装方式は、マイコンチップ２とメモリチップ３とを配線基板５の主面上に下層から順に積み重ねる、いわゆるスタック型実装方式とされている。これにより、半導体チップを同一平面内に並べて配置するプレーン型実装方式に比べて半導体装置１の平面積を小さくすることができ、半導体装置１を小型にすることができる。

下段のマイコンチップ２は、例えば携帯電話システムのベースバンドＬＳＩに接続されて、音声や動画等のようなマルチメディアアプリケーションを専用に処理することが可能なプロセッサ（マイクロコンピュータ）である。このマイコンチップ２は、例えばシリコン（Ｓｉ）単結晶を母材とする半導体薄板を基板として、その厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。マイコンチップ２の主面および裏面は、例えば四角形状に形成されている。

このマイコンチップ２の主面には、プロセッサの核となる中央演算処理装置（Central Processing Unit（以下、ＣＰＵという）；制御回路、演算回路）の他、バス制御回路、クロックジェネレータ（クロック信号発生回路）ＣＬＧ（図３参照）および入出力回路等のような所望の集積回路が形成されている。クロックジェネレータＣＬＧは、マイコンチップ２の回路の動作を制御するクロック信号と、メモリチップ３に出力するクロック信号を生成する回路であり、これにより半導体装置１の全体の回路動作の同期が取られている。本実施の形態１においては、例えばクロックジェネレータＣＬＧがマイコンチップ２の主面の四隅のうちの１つ（図３の右上角）の近傍（他の３つの角よりも相対的に近い位置）に配置されている。これにより、マイコンチップ２内のＣＰＵ等の他の回路の配置の自由度を向上させることができる。

また、マイコンチップ２の主面の外周（四辺）近傍には、その外周（四辺）に沿って複数のボンディングパッド（外部端子）ＣＰが形成されている（以下、ボンディングパッドを単にパッドという）。このパッドＣＰは、上記ＣＰＵやクロックジェネレータＣＬＧ等のような集積回路に電気的に接続された引き出し電極である。

本実施の形態１においては、マイコンチップ２の複数のパッドＣＰのうち、同一のクロックジェネレータＣＬＧに電気的に接続されたクロック信号用のパッドＣＰ１，ＣＰ２がマイコンチップ２の主面の２辺（複数の辺、第１の辺Ａ１および第２の辺Ａ２）の近傍に配置されている。

すなわち、マイコンチップ２のクロック信号用のパッドＣＰは、マイコンチップ２の第１の辺Ａ１側に配置されたクロック信号用のパッド（第１外部端子）ＣＰ１と、マイコンチップ２の上記第１の辺Ａ１とは異なる第２の辺Ａ２側に配置されたクロック信号用のパッド（第２外部端子）ＣＰ２とを有しており、そのいずれの辺Ａ１，Ａ２からでもクロック信号を取り出せるようになっている。

これにより、後述するように、メモリチップ３の種類が変わっても、メモリチップ３のクロック信号用のパッドと、マイコンチップ２のクロック信号用のパッドＣＰ１，ＣＰ２とを短かい距離で接続することができるので、半導体装置１の動作信頼性および機能性を向上させることができる。また、マイコンチップ２や配線基板５の配線設計を容易にすることができるので、半導体装置１の設計の容易性を向上させることができる。

この第１の辺Ａ１および第２の辺Ａ２は、上記第１方向Ｘに沿って互いに反対側に１８０度反転して位置し、上記第２方向Ｙに沿って延び、交差することの無い辺である。上記クロックジェネレータＣＬＧは、マイコンチップ２の第２の辺Ａ２よりも第１の辺Ａ１に近い側に配置されている。

なお、図３では図面を見易くするためクロック信号用のパッドＣＰ１，ＣＰ２にハッチングを付した。

ここで、上記メモリチップ３においては、クロック信号用のパッドをメモリチップ３の長辺の中央辺りに配置する。このため、マイコンチップ２とメモリチップ３とのクロック信号用のパッド同士の接続を考えた場合、マイコンチップ２においてもクロック信号用のパッドＣＰ１，ＣＰ２をメモリチップ３の長辺に並ぶ第１の辺Ａ１および第２の辺Ａ２の中央部に配置することが望ましい。

しかしながら、複数の異なる電源電位が供給されるマイコンチップ２では、同一電源ごとに回路ブロックを配置するため、クロック信号用のパッドＣＰ１，ＣＰ２を、メモリチップ３の長辺に並ぶ第１の辺Ａ１および第２の辺Ａ２の中央部に配置することが難しい。

本実施の形態１においては、上記クロックジェネレータＣＬＧの配置が第１の辺Ａ１に近い角部（隅）となったことから、クロック信号用のパッドＣＰ１，ＣＰ２を、上記クロックジェネレータＣＬＧから遠くならないように配置した。

すなわち、図３に示すように、クロック信号用のパッドＣＰ１はクロックジェネレータＣＬＧが配置された第１の辺Ａ１側に配置されている。これに対して、クロック信号用のパッドＣＰ２はクロックジェネレータＣＬＧが配置された第１の辺Ａ１とは全く反対の第２の辺Ａ２側に配置されている。このため、クロックジェネレータＣＬＧからクロック信号用のパッドＣＰ２までの距離は、クロックジェネレータＣＬＧからクロック信号用のパッドＣＰ１までの距離よりも遠くなる。そこで、クロック信号用のパッドＣＰ２は、マイコンチップ２の第２方向Ｙの中心線Ｃよりも上に配置されている。すなわち、クロック信号用のパッドＣＰ２は、クロックジェネレータＣＬＧに近づく方向に向かって中心線Ｃから離れて配置されている。一方、クロック信号用のパッドＣＰ１は、マイコンチップ２の第２方向Ｙの中心線Ｃよりも下に配置されている。すなわち、クロック信号用のパッドＣＰ１は、クロックジェネレータＣＬＧから遠ざかる方向に向かって中心線Ｃから離れて配置されている。このようにクロック信号用のパッドＣＰ１，ＣＰ２を配置することにより、クロックジェネレータＣＬＧからのクロック信号用のパッドＣＰ１，ＣＰ２に対する各々のクロック信号の時間的ずれを無くすようになっている。すなわち、クロックジェネレータＣＬＧからクロック信号用のパッドＣＰ１，ＣＰ２の各々に伝送されるクロック信号間の遅延バランスが取られている。

また、本実施の形態１においては、上記のようなクロック信号用のパッドＣＰ１，ＣＰ２の配置による遅延バランス構成のみでは充分でない場合があるので、マイコンチップ２のクロックジェネレータＣＬＧとクロック信号用のパッドＣＰ１，ＣＰ２とを電気的に接続する各々の配線経路のうち、配線経路の長さが相対的に短い方の配線経路の途中にクロック信号の伝送速度を遅らせる遅延回路ＤＬＣが介在されている（図３参照）。これにより、クロックジェネレータＣＬＧからクロック信号用のパッドＣＰ１までの相対的に長い配線でのクロック信号の遅延量と、クロックジェネレータ等ＣＬＧからクロック信号用のパッドＣＰ２までの相対的に短い配線でのクロック信号の遅延量とを同じにするか、または、許容範囲内において近づけることができる。したがって、クロックジェネレータＣＬＧからクロック信号用のパッドＣＰ１，ＣＰ２の各々に伝送されるクロック信号間の遅延バランスをさらに良好にすることができる。

上記配線基板５は、例えばプリント多層配線基板により形成されている。この配線基板５は、例えばガラスエポキシ系樹脂を絶縁材料とし、また、例えば銅（Ｃｕ）を配線材料とするプラスチック薄板を基板として、その厚さ方向に沿って互いに反対側に位置する主面（第１主面、チップ搭載面）および裏面（第２主面）を有している。配線基板５の主面および裏面は、例えば四角形状に形成されている。

配線基板５の主面には、複数のランド（電極）ＬＤＡ，ＬＤＢが配置されている。ランドＬＤＡは、上記マイコンチップ２の複数のパッドＣＰに対応するように配置されている。このランドＬＤＡは、ビアホール部ＶＡおよび配線Ｌを通じてランドＬＤＢに電気的に接続されている。ランドＬＤＢは、マイコンチップ２およびメモリチップ３とは平面的に重ならないように、上記ランドＬＤＡよりも外側に配置されている。

本実施の形態１において、マイコンチップ２のクロック信号用のパッドＣＰ１に対応するランドＬＤＡ１は配線基板５のビアホール部ＶＡおよび配線Ｌ１を通じてランドＬＤＢ１に電気的に接続されているが、マイコンチップ２のクロック信号用のパッドＣＰ２に対応するランドＬＤＡ２は配線基板５の配線Ｌに電気的に接続されておらずダミーランド（ダミー電極）になっている。なお、図４では図面を見易くするためランドＬＤＡ１，ＬＤＡ２にハッチングを付した。

このような配線基板５の裏面には、複数のランドＬＤＣがアレイ状に配置されている。このランドＬＤＣは、配線基板５内の配線Ｌやビアホール部ＶＡを通じて、上記配線基板５の主面のランドＬＤＡ，ＬＤＢに電気的に接続されている。なお、ランドＬＤＣは、ダミーのランドＬＤＡ２には電気的に接続されていない。

このランドＬＤＣの表面には、例えば錫−銀−銅合金のような鉛フリー半田より形成されたバンプ６Ａが接合されてバンプ電極（突起電極）が形成されている。このバンプ６Ａは、配線基板５の裏面のランドＬＤＣ、配線基板５内の配線Ｌを通じて、配線基板５の主面のランドＬＤＡ，ＬＤＢに電気的に接続されている。このように本実施の形態１の半導体装置１は、例えばＢＧＡ（Ball Grid Array）型のパッケージとされている。ただし、パッケージ構成はＢＧＡ型に限定されるものではなく、例えば配線基板５の裏面に平らな電極がアレイ状に配置されたＬＧＡ（Land Grid Array）型のパッケージとしても良い。

なお、ランドＬＤＡ，ＬＤＡ１，ＬＤＡ２，ＬＤＢ，ＬＤＣの表面には、例えばニッケル（Ｎｉ）下地の金（Ａｕ）メッキが施されている。

この配線基板５の主面上には、上記マイコンチップ２がフリップチップ実装方式により搭載されている。すなわち、上記マイコンチップ２と上記配線基板５とは、各々の主面を向き合わせた状態で配置されている。マイコンチップ２の主面の複数のパッドＣＰと、配線基板５の主面の複数のランドＬＤＡとは、バンプ６Ｂ（バンプ電極）を介して電気的に接続されている。バンプ６Ｂは、例えば鉛（Ｐｂ）−錫（Ｓｎ）合金により形成されている。このバンプ６Ｂは、配線基板５の主面のランドＬＤＡおよび配線基板５内の配線Ｌを通じて配線基板５の主面のランドＬＤＢに電気的に接続されている（バンプ６Ｂのうち、後述のダミー用のランドに接続されるものを除く）。

マイコンチップ２のパッドＣＰのうち、第１の辺Ａ１側のクロック信号用のパッドＣＰ１は、バンプ６Ｂを通じて配線基板５のランドＬＤＡ１に電気的に接続され、そのランドＬＤＡ１からビアホール部ＶＡおよび配線Ｌ１を通じて、配線基板５の主面のランドＬＤＢ１に電気的に接続されている。一方、マイコンチップ２の第２の辺Ａ２側のクロック信号用のパッドＣＰ２は、バンプ６Ｂを通じて配線基板５のダミー用のランドＬＤＡ２に電気的に接続されて終端されている。

なお、マイコンチップ２の主面と配線基板５の主面との間には、例えば絶縁性樹脂により形成されたアンダーフィル７が充填されている。

上記メモリチップ３は、上記プロセッサ（マイコンチップ２）のメインメモリである。すなわち、メモリチップ３は、マイコンチップ２の処理および制御に必要なプログラムおよびデータを記憶する記憶回路である。このメモリチップ３は、例えばシリコン（Ｓｉ）単結晶を母材とする半導体薄板を基板として、その厚さ方向に沿って互いに反対側に位置する主面（第１主面）および裏面（第２主面）を有している。このメモリチップ３の主面および裏面は、例えば長方形形状に形成されている。メモリチップ３の第１の長辺Ｂ１および第２の長辺Ｂ２の長さ（第２方向Ｙの長さ）は、マイコンチップ２の第２方向Ｙの第１の辺Ａ１および第２の辺Ａ２の長さよりも長く、メモリチップ３の短辺の長さ（第１方向Ｘの長さ）は、マイコンチップ２の第１方向Ｘの長さよりも短い。

このメモリチップ３は、その主面を上に向け、その裏面をマイコンチップ２の裏面に向けた状態で、メモリチップ３の裏面とマイコンチップ２の裏面との間に介在された接着層８によりマイコンチップ２に接着された状態でマイコンチップ２の裏面上に搭載されている。ここで、メモリチップ３は、その第１の長辺Ｂ１が、マイコンチップ２の第１の辺Ａ１に隣接して沿うように、また、メモリチップ３の第２の長辺Ｂ２がマイコンチップ２の第２の辺Ａ２に隣接して沿うように搭載されている。接着層８は、例えば接着性を有する絶縁ペースト材または絶縁フィルムにより形成されている。

このメモリチップ３の主面には、例えばシンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory：以下、ＳＤＲＡＭと略す）のようなメモリ回路やその周辺回路等のような所望の集積回路が形成されている。ＳＤＲＡＭは、外部インターフェースが一定周期のクロック信号に同期して動作するＤＲＡＭである。

また、メモリチップ３の主面の第１、第２の長辺Ｂ１，Ｂ２の近傍には、その辺に沿って複数のパッド（外部端子）ＭＰが配置されている。このパッドＭＰは、上記メモリ回路や周辺回路等のような集積回路に電気的に接続された引き出し電極である。この複数のパッドＭＰは、ボンディングワイヤ（以下、単にワイヤという）ＷＲを通じて、配線基板５の主面に配置された複数のランドＬＤＢの各々に電気的に接続されている。パッドＭＰがワイヤＷＲを通じて電気的に接続されるランドＬＤＢは、パッドＭＰが配置されているメモリチップ３の第１、第２の長辺Ｂ１，Ｂ２の向かい側に配置されているランドＬＤＢである。ワイヤＷＲは、例えば金（Ａｕ）により形成されている。

本実施の形態１においては、メモリチップ３の複数のパッドＭＰのうち、クロック信号用のパッドＭＰ１がメモリチップ３の主面の第１の長辺Ｂ１（図１ではメモリチップ３の右側の辺）の近傍のみに配置されている。なお、図１では図面を見易くするためクロック信号用のパッドＭＰ１にハッチングを付した。

このクロック信号用のパッドＭＰ１は、ワイヤＷＲを通じて、配線基板５の主面においてメモリチップ３の第１の長辺Ｂ１の向かい側に配置されたランドＬＤＢ１に電気的に接続されている。すなわち、クロック信号用のパッドＭＰ１は、ワイヤＷＲ、ランドＬＤＢ１、ビアホール部ＶＡおよび配線Ｌ１を通じて、配線基板５の主面のランドＬＤＡ１に電気的に接続され、さらにバンプ６Ｂを通じてマイコンチップ２の第１の辺Ａ１側に配置されたクロック信号用のパッドＣＰ１に電気的に接続されている。

このように本実施の形態１においては、メモリチップ３のクロック信号用のパッドＭＰ１を、そのクロック信号用のパッドＭＰ１が配置された第１の長辺Ｂ１に沿うマイコンチップ２の第１の辺Ａ１側に配置されたパッドＣＰ１に電気的に接続することができる。このため、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ１とを結ぶ配線の長さを短くすることができるので、半導体装置１の動作信頼性および機能性を向上させることができる。

なお、メモリチップ３のクロック信号用のパッドＭＰ１の上下には、例えばデータ信号用のパッドＭＰ等が配置され、メモリチップ３の長辺Ｂ２近傍には、例えばアドレス信号用のパッドＭＰ等が配置されている。

上記マイコンチップ２、メモリチップ３およびワイヤＷＲは、封止体４により覆われ封止されている。封止体４は、例えばエポキシ系樹脂により形成されている。

次に、図５はマイコンチップ２の具体例の全体平面図である。図５ではマイコンチップ２を裏面から見ているが、説明上、マイコンチップ２の主面の複数のパッドＣＰの一部を透かして示している。

複数のパッドＣＰのうち、第１の辺Ａ１側のクロック信号用のパッドＣＰ１の上下の複数のパッドＣＰは、上記メモリチップ３のＳＤＲＡＭのデータ入出力信号用のパッドである。この第１の辺Ａ１側のデータ入出力信号用の複数のパッドＣＰの各々には、マイコンチップ２の主面の第１の辺Ａ１側に配置されたデータ入出力回路が電気的に接続されている。なお、データ入出力回路は、データ入力回路、データ出力回路およびデータ入出力双方向の回路を含む。

すなわち、第１の辺Ａ１側のデータ入出力信号用のパッドＣＰには、メモリの書き込み動作時において、マイコンチップ２からメモリチップ３に送られるデータが出力されるデータ出力回路が電気的に接続されている。クロック信号用のパッドＣＰ１に供給（伝送）されるクロック信号は、このデータ出力回路に供給（伝送）される。すなわち、このデータ出力回路は、上記パッドＣＰ１に供給されるクロック信号に応じてデータを上記データ入出力信号用のパッドＣＰへ出力するようになっている。

また、第１の辺Ａ１側のデータ入出力信号用のパッドＣＰには、メモリの読み出し動作時において、メモリチップ３からマイコンチップ２に送られるデータが入力されるデータ入力回路が電気的に接続されている。クロック信号用のパッドＣＰ１に供給（伝送）されるクロック信号は、このデータ入力回路に供給（伝送）される。すなわち、このデータ入力回路は、上記パッドＣＰ１に供給されるクロック信号に応じてデータを上記データ入出力信号用のパッドＣＰから取り込むようになっている。

上記第１の辺Ａ１側のクロック信号用のパッドＣＰ１は、上記複数のデータ入出力信号用のパッドＣＰの一群の端部ではなく、上記複数のデータ入出力信号用のパッドＣＰの一群に挟まれるように配置されている。これにより、上記複数のデータ入出力信号用のパッドＣＰの一群の端部にクロック信号用のパッドＣＰ１を配置する場合に比べて、各データ入出力信号用のパッドＣＰに接続されるデータ入出力回路（データ入力回路やデータ出力回路等）に対してクロック信号を遅延が少なく供給（伝送）することができる。

一方、複数のパッドＣＰのうち、第２の辺Ａ２側のクロック信号用のパッドＣＰ２の上下の複数のパッドＣＰは、上記メモリチップ３のＳＤＲＡＭのアドレス信号用のパッドである。

この第２の辺Ａ２側のアドレス信号用の複数のパッドＣＰの各々には、マイコンチップ２の主面の第２の辺Ａ２側に配置されたアドレス出力回路が電気的に接続されている。このアドレス出力回路は、メモリの書き込みおよび読み出し動作時において、マイコンチップ２からメモリチップ３に送られるアドレスデータが出力される回路である。クロック信号用のパッドＣＰ２に供給（伝送）されるクロック信号は、このアドレス出力回路に供給（伝送）される。すなわち、アドレス出力回路は、上記パッドＣＰ２に供給されるクロック信号に応じてアドレスデータを上記アドレス信号用のパッドＣＰへ出力するようになっている。

上記第２の辺Ａ２側のクロック信号用のパッドＣＰ２は、上記複数のアドレス信号用のパッドＣＰの一群の端部ではなく、上記複数のアドレス信号用のパッドＣＰの一群に挟まれるように配置されている。これにより、上記複数のアドレス信号用のパッドＣＰの一群の端部にクロック信号用のパッドＣＰ２を配置する場合に比べて、各アドレス信号用のパッドＣＰに接続されるアドレス出力回路に対してクロック信号を遅延が少なく供給（伝送）することができる。

図５の符号のＶＣＣ１〜ＶＣＣ１０は複数の電源回路を示している。、上記第１の辺Ａ１の複数のデータ入出力回路に電源電圧を供給する電源回路ＶＣＣ６と、上記第２の辺Ａ２の複数のアドレス出力回路に電源電圧を供給する電源回路ＶＣＣ２とは、電源電圧として同電圧が供給されるようになっている。これ以外において電源回路ＶＣＣ１〜ＶＣＣ１０は互いに異なる電源電位を供給するようになっている。

上記のようにクロック信号用のパッドＣＰ１，ＣＰ２は、それぞれ第１の辺Ａ１および第２の辺Ａ２の中央から第２方向Ｙの互いに逆方向に離れるようにずれて配置されている。これは、上記のようにマイコンチップ２内に異なる電源電位を供給する電源回路ＶＣＣ１〜ＶＣＣ１０が複数存在する場合、電源が同じ回路を隣接してマイコンチップ２内に配置するため、クロック信号用のパッドＣＰ１，ＣＰ２が各々の辺Ａ１，Ａ２の中央部に配置され難くなった結果である。この場合、マイコンチップ２の回路ブロックおよびパッドを、上記メモリチップ３のパッド配列と同様に配列することで、全体に同じ信号遅延が乗るため回路動作上の影響は小さい。

ただし、クロック信号用のパッドＣＰ１，ＣＰ２は、上記のようにマイコンチップ２の２辺に配置することに限定されるものではなく種々変更可能であり、マイコンチップ２の３辺または４辺に配置しても良い。また、クロック信号用のパッドＣＰ１，ＣＰ２をマイコンチップ２の互いに直交する辺の各々の近傍に配置しても良い。

さらに、図６および図７に示すようにしても良い。すなわち、図６に示すように、クロック信号用のパッドＣＰ１，ＣＰ２を、第１、第２の辺Ａ１，Ａ２の各々の中央（中心線Ｃ上）に配置しても良い。

また、図７に示すように、クロック信号用のパッドＣＰ１，ＣＰ２を、第１、第２の辺Ａ１，Ａ２の各々の中央（中心線Ｃ）から第２方向Ｙの同じ方向に離れるようにずらして配置しても良い。このようにクロック信号用のパッドＣＰ１を中央線Ｃよりも下に配置する場合は、上記遅延回路ＤＬＣの遅延量（時間）を増加させる必要がある。したがって、図７の場合は、マイコンチップ２およびメモリチップ３の全体のクロック信号に遅れが生じることになるため、図７の場合よりは図３で例示した構成の方が望ましい。

なお、図６および図７は図５のマイコンチップ２のクロック信号用のパッドＣＰの配置の変形例を示すマイコンチップ２の主面の全体平面図を示している。

次に、図８（ａ），（ｂ）は、それぞれ図５のマイコンチップ２の破線で囲んだ領域ＲＡ，ＲＢを拡大して示している。図８（ａ）は上記アドレス信号用のパッドＣＰが配置されたアドレスパッド部であり、図８（ｂ）は上記データ入出力信号用のパッドＣＰが配置されたデータパッド部である。

クロック信号用のパッドＣＰ１，ＣＰ２は、マイコンチップ２内の配線を通じて、マイコンチップ２の入出力バッファＢＦ（入出力回路）の出力に電気的に接続されている。このクロック信号用のパッドＣＰ１，ＣＰ２の第２方向Ｙの上下には、基準電源電位（ＧＮＤ）用のパッドＣＰｓと、高電源電位供給用のパッドＣＰｖ１，ＣＰｖ２とが、クロック信号用のパッドＣＰ１，ＣＰ２を挟み込むように、クロック信号用のパッドＣＰ１，ＣＰ２に隣接して配置されている。

基準電源電位用のパッドＣＰｓは、複数の入出力バッファＢＦの各々の基準電源電位用の電源端子に電気的に接続されている。高電源電位供給用のパッドＣＰｖ１，ＣＰｖ２は、複数の入出力バッファＢＦの各々の高電源電位供給用の電源端子に電気的に接続されている。

図８（ａ）に示すように、基準電源電位用のパッドＣＰｓの第２方向Ｙの下には、クロックイネーブル信号用のパッドＣＰｃｋｅが基準電源電位用のパッドＣＰｓに隣接して配置されている。このクロックイネーブル信号用のパッドＣＰｃｋｅは、マイコンチップ２内の配線を通じて、入出力バッファＢＦの出力に電気的に接続されている。

また、高電源電位供給用のパッドＣＰｖ１の第２方向Ｙの上には、リードライト信号用のパッドＣＰｗｒが高電源電位供給用のパッドＣＰｖ１に隣接して配置されている。このリードライト信号用のパッドＣＰｗｒは、マイコンチップ２内の配線を通じて、マイコンチップ２の入出力バッファＢＦの出力に電気的に接続されている。

一方、図８（ｂ）に示すように、基準電源電位用のパッドＣＰｓの第２方向Ｙの下には、データマスク信号用のパッドＣＰｄｑｍが基準電源電位用のパッドＣＰｓに隣接して配置されている。このデータマスク信号用のパッドＣＰｄｑｍは、マイコンチップ２内の配線を通じて、入出力バッファＢＦの出力に電気的に接続されている。

また、高電源電位供給用のパッドＣＰｖ２の第２方向Ｙの上にも、データマスク信号用のパッドＣＰｄｑｍが高電源電位供給用のパッドＣＰｖ２に隣接して配置されている。このデータマスク信号用のパッドＣＰｄｑｍは、マイコンチップ２内の配線を通じて、入出力バッファＢＦの出力に電気的に接続されている。

図９は、上記図８（ｂ）の拡大図であって、上記マイコンチップ２のクロック部およびデータ部の一例の要部回路図を示している。

上記クロックジェネレータＣＬＧ（図３参照）により生成されたクロック信号ＣＬＫは、入出力バッファＢＦを介してクロック信号用のパッドＣＰ１，ＣＰ２に伝送される一方、データラッチ回路ＤＬｗ，ＤＬｒに入力されるようになっている。

ライトデータ信号Ｄｗは、クロック信号ＣＬＫに同期し、データラッチ回路ＤＬｗを介してデータ信号用のパッドＣＰｄに出力され、メモリチップ３のＳＤＲＡＭに伝送される。また、リードデータ信号Ｄｒは、クロック信号ＣＬＫに同期して、データ信号用のパッドＣＰｄからデータラッチ回路ＤＬｒを介してマイコンチップ２の内部のレジスタに伝送される。

次に、図１０は半導体装置１のシステム構成の説明図を示している。

マイコンチップ２のＣＰＵは、メモリチップ３に用意されたプログラムに従って演算処理および制御処理を実行する回路であり、制御回路および演算回路の他、レジスタＲ等を有している。レジスタＲには、制御回路用のレジスタと演算回路用のレジスタとがある。制御回路用のレジスタには、インストラクションレジスタおよびプログラムカウンタ等がある。演算回路用のレジスタには、アキュムレータ、フラグレジスタおよびデータレジスタ等がある。

マイコンチップ２のバス制御回路ＢＣＣは、アドレスバス、データバスおよび制御バスの信号制御を行う回路である。入出力回路Ｉ／Ｏには、上記入出力バッファが複数配置されている。上記複数のパッドＣＰは、入出力回路Ｉ／Ｏの配置領域に配置されている。

マイコンチップ２のＣＰＵが必要とするプログラムおよびデータは、メモリチップ３から入出力回路Ｉ／Ｏおよびバス制御回路ＢＣＣを経由してマイコンチップ２に伝送されるようになっている。

アドレス信号Ａｄｄはメモリチップ３のＳＤＲＡＭのアドレスを指定する信号を示し、データ信号Ｄはデータ信号を示している。

チップセレクト信号ＣＳはメモリチップ３内の接続されるＳＤＲＡＭ回路ブロックの選択信号を示し、ロウアドレスストローブ信号ＲＡＳはメモリチップ３のＳＤＲＡＭのロウアドレスを指定する信号を示し、カラムアドレスストローブ信号ＣＡＳはメモリチップ３のＳＤＲＡＭのカラムアドレスを指定する信号を示し、ライトイネーブル信号ＷＥは読み出し（リード）／書き込み（ライト）信号を示している。チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥは、制御信号であり、アクティブロウである。

データマスク信号ＤＱＭは、メモリチップ３のＳＤＲＡＭのバイト選択信号を示している。クロック信号ＣＬＫは、同期クロック出力信号を示し、マイコンチップ２からメモリチップ３に伝送される。マイコンチップ２およびメモリチップ３の回路は、このクロック信号ＣＬＫに同期して動作するようになっている。クロックイネーブル信号ＣＫＥはメモリチップ３のＳＤＲＡＭのクロックイネーブル信号を示している。データマスク信号ＤＱＭ、クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥは制御信号である。なお、各信号の矢印は信号の伝送方向を示しており、データ信号Ｄは双方向バスであるが、その他の信号はマイコンチップ２からメモリチップ３に伝送される。

次に、図１１は半導体装置１のメモリチップ３のリードサイクル例を示すタイミングチャート図を示している。

マイコンチップ２からメモリチップ３に与えられるクロック信号ＣＬＫに同期して、アドレス信号Ａｄｄを与え、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳおよびカラムアドレスとローブ信号ＣＡＳ等のような制御信号をアクティブすることでＳＤＲＡＭの所望のアドレスのデータ信号Ｄを読み出すことができる。

ここで、図１２はマイコンチップ２とメモリチップ３とのクロック信号ＣＬＫおよびデータ信号Ｄの信号遅延の説明図を示している。

マイコンチップ２から出力されたクロック信号ＣＬＫは、遅延を持ってメモリチップ３のＳＤＲＡＭに到達する。メモリチップ３のＳＤＲＡＭは、このクロック信号ＣＬＫに同期して動作し、マイコンチップ２が必要とするプログラムやデータをマイコンチップ２に対して出力する。この時、メモリチップ３のＳＤＲＡＭから出力されたデータは、遅延を持ってマイコンチップ２のＣＰＵに到達する。

ここで、マイコンチップ２のＣＰＵがデータを正しく受け取るためには、マイコンチップ２のＣＰＵが出力するクロック信号に対して到達したデータがマイコンチップ２のＣＰＵに到達したときにセットアップ時間が確保されていることが必要となる。

このため、マイコンチップ２のＣＰＵが正しくデータを受け取るためにマイコンチップ２のＣＰＵとメモリチップ３のＳＤＲＡＭとの間の遅延時間をできる限り小さく抑えることが必要となる。特に、ＳＤＲＡＭは、クロック信号に同期して動作する回路なので、マイコンチップ２のＣＰＵとメモリチップ３のＳＤＲＡＭとの間の遅延時間を最小限にすることが要求されている。

次に、本発明者が見出した課題を説明した後、本実施の形態１の効果について説明する。

図１３（ａ），（ｂ）はクロック信号用のパッドＭＰ１の配置が異なる２種のメモリチップ３の主面の全体平面図を示している。

図１３（ａ）では、クロック信号用のパッドＭＰ１がメモリチップ３の第１の長辺Ｂ１側のみに配置されている。この場合、メモリチップ３の第１の長辺Ｂ１側のクロック信号用のパッドＭＰ１の第２方向Ｙの上下の複数のパッドＭＰはデータ信号用のパッドであり、第２の長辺Ｂ２側の複数のパッドＭＰはアドレス信号用のパッドである。

図１３（ｂ）では、クロック信号用のパッドＭＰ１がメモリチップ３の第２の長辺Ｂ２側のみに配置されている。この場合、メモリチップ３の第２の長辺Ｂ２側のクロック信号用のパッドＭＰ１の第２方向Ｙの上下の複数のパッドＭＰはアドレス信号用のパッドであり、第１の長辺Ｂ１側の複数のパッドＭＰはデータ信号用のパッドである。

ここで、ＳｉＰを構成する場合、マイコンチップ２のパッドＣＰの配置は、マイコンチップ２とメモリチップ３との配線が最短となるように、メモリチップ３のパッド配置に合わせて決められる。

例えば図１３（ａ）のようなパッド配置のメモリチップ３の場合は、図１４に示すようなパッド配置のマイコンチップ２が用意される。図１４は本発明者が検討したＳｉＰのマイコンチップ２を裏面から見たときの全体平面図を示している。図１４では、説明上、マイコンチップ２の主面の複数のパッドＣＰを透かして示している。

図１４では、マイコンチップ２の第１の辺Ａ１側にのみクロック信号用のパッドＣＰ１が配置されている。なお、図１４のマイコンチップ２の第１の辺Ａ１側のクロック信号用のパッドＣＰ１の第２方向Ｙの上下の複数のパッドＣＰはデータ信号用のパッドであり、第２の辺Ａ２側の複数のパッドＣＰはアドレス信号用のパッドである。

ここで、図１３（ａ）のメモリチップ３と、図１４のマイコンチップ２とを用いてＳｉＰを構成する場合、本実施の形態１で説明したのと同様に、マイコンチップ２のクロック信号用のパッドＣＰ１と、メモリチップ３のクロック信号用のパッドＭＰ１とが同じ側の辺（第１の辺Ａ１および第１の長辺Ｂ１）に配置されるので、各々のクロック信号用のパッドＣＰ１，ＭＰ１を電気的に接続する配線の長さを短くすることができる（図１および図２参照）。

しかし、図１３（ｂ）のメモリチップ３と、図１４のマイコンチップ２とを用いてＳｉＰを構成する場合は、各々のクロック信号用のパッドＣＰ１，ＭＰ１が、互いに反対側の辺（第１の辺Ａ１と第２の長辺Ｂ２）に配置されているので、これらのパッドＣＰ１，ＭＰ１を短い距離で電気的に接続することが難しい。

図１５は図１３（ｂ）のメモリチップ３と図１４のマイコンチップ２とを用いたＳｉＰの全体平面図、図１６は図１５のＳｉＰの配線（破線）に沿って切断した断面図をそれぞれ示している。なお、図１５では説明を分かり易くするため半導体装置１の内部およびマイコンチップ２の主面のパッドＣＰを透かして示している。また、配線基板５の内部の配線Ｌ０を破線で示している。

この場合は、メモリチップ３の第２の長辺Ｂ２側に配置されたクロック信号用のパッドＭＰ１は、ワイヤＷＲを通じて、メモリチップ３の第２の長辺Ｂ２の向かい側に配置されたランドＬＤＢに接続される。このランドＬＤＢは、マイコンチップ２の第２の辺Ａ２側からマイコンチップ２を跨いでマイコンチップ２の第１の辺Ａ１に延びる配線Ｌ０を通じて、マイコンチップ２の第１の辺Ａ１側のランドＬＤＡに電気的に接続される。そして、そのランドＬＤＡからバンプ６Ｂを通じて、マイコンチップ２の第１の辺Ａ１側に配置されたクロック信号用のパッドＣＰ１に電気的に接続される。このため、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ１との配線距離が長くなり、マイコンチップ２のＣＰＵとメモリチップ３のＳＤＲＡＭとの間の配線遅延が大きくなるので、半導体装置の動作信頼性および性能が低下する問題がある。また、そのような配線遅延が生じないようにするために、半導体装置の配線設計が難しくなる問題がある。

これに対して、本実施の形態１の場合、上記したようにマイコンチップ２において、第１方向Ｘに沿って互いに反対側に位置する第１、第２の辺Ａ１，Ａ２の両側に、クロック信号用のパッドＣＰ１，ＣＰ２が引き出されているので、図１３（ａ），（ｂ）のいずれのメモリチップ３を用いても、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い距離で接続することができる。

図１７は図１３（ｂ）のメモリチップ３を用いた場合の本実施の形態１の半導体装置１の全体平面図、図１８は図１７の半導体装置１において図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。なお、図１７では説明を分かり易くするため半導体装置１の内部、マイコンチップ２の主面のパッドＣＰおよび配線基板５の内部の一部の配線を透かして示している。

この場合、メモリチップ３の第２の長辺Ｂ２側に配置されたクロック信号用のパッドＭＰ１は、ワイヤＷＲを通じて、配線基板５の主面においてメモリチップ３の第２の長辺Ｂ２（マイコンチップ２の第２の辺Ａ２）の向かい側に配置されたランドＬＤＢ２に電気的に接続されている。このランドＬＤＢ２は、ビアホール部ＶＡおよび配線Ｌ２を通じて、マイコンチップ２の第２の辺Ａ２側のクロック信号用のパッドＣＰ２に対向する配線基板５の主面のランドＬＤＡ３に電気的に接続されている。そして、そのランドＬＤＡ３は、マイコンチップ２の第２の辺Ａ２側のクロック信号用のパッドＣＰ２にバンプ６Ｂを介して電気的に接続されている。

すなわち、メモリチップ３の第２の長辺Ｂ２側に配置されたクロック信号用のパッドＭＰ１は、ワイヤＷＲ、ランドＬＤＢ２、ビアホール部ＶＡ、配線Ｌ２、ランドＬＤＡ３およびバンプ６Ｂを通じて、マイコンチップ２の第２の辺Ａ２側に配置されたクロック信号用のパッドＣＰ２に電気的に接続されている。このため、図１３（ｂ）のメモリチップ３を用いた場合でも、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ１とを短い距離で接続することができる。

なお、図１８に示すように、マイコンチップ２の使用しないクロック信号用のパッドＣＰ１はバンプ６Ｂを介して配線基板５の主面のダミー用のランドＬＤＡ２に接続され終端している。また、図１３（ａ）のメモリチップ３を用いた場合については、上記のように図１、図２等を用いて説明したので説明を省略する。

このように、本実施の形態１によれば、図１３（ａ），（ｂ）のいずれのメモリチップ３を用いても、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い距離で接続することができるので、半導体装置１の動作信頼性および機能性を向上させることができる。

また、図１３（ａ），（ｂ）のいずれのメモリチップ３を用いても、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い距離で接続することができ、マイコンチップ２や配線基板５の配線設計を容易にすることができるので、半導体装置１の設計の容易性を向上させることができる。

また、使用しないクロック信号用のパッドＣＰに接続されるランドＬＤＡ２をダミーにしたことにより、配線基板５に無用な配線Ｌを形成しないで済むので、配線基板５の配線容量を低減できる。したがって、半導体装置１の動作信頼性および機能性を向上させることができる。

次に、本実施の形態の半導体装置１の製造方法の一例を説明する。

まず、配線基板母体を用意する。この配線基板母体は、複数の上記配線基板５を一体的に有する基板である。配線基板母体の単位領域（上記配線基板５に相当する）には、用いるマイコンチップ２およびメモリチップ３のパッドＣＰ，ＭＰの配置に応じて、配線ＬおよびランドＬＤＢ，ＬＤＣが配置されている。

続いて、この配線基板母体の各単位領域に、上記バンプ６Ｂを介してマイコンチップ２を搭載し、マイコンチップ２の主面と配線基板母体の主面との間にアンダーフィル７を充填する（第１チップ搭載工程）。

その後、配線基板母体の各単位領域のマイコンチップ８上に接着層８を介してメモリチップ３を搭載する（第２チップ搭載工程）。その後、各メモリチップ３のパッドＭＰと配線基板母体の各単位領域のランドＬＤＢとをワイヤＷＲにより接続する（ワイヤボンディング工程）。

次いで、配線基板母体の主面全体（すなわち、複数の単位領域）をトランスファーモールド法により一括して封止する。すなわち、配線基板母体の主面の複数の単位領域のマイコンチップ２、メモリチップ３およびワイヤＷＲを封止体４により覆う（モールド工程）。

続いて、配線基板母体の裏面の各単位領域の複数のランドＬＤＣにバンプ６Ａを接合した後、配線基板母体および封止体４をダイシング装置により単位領域毎に切断する（切断工程）。これにより、半導体装置１を製造する。

（実施の形態２）
本実施の形態２においては、マイコンチップの使用しないクロック信号用のパッドと配線基板のランドとの間にバンプを介在させないようにする。

図１９は図１３（ａ）のメモリチップ３を用いた場合の本実施の形態２の半導体装置１の図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。

メモリチップ３のクロック信号用のパッドＭＰ１とマイコンチップ２のクロック信号用のパッドＣＰ１との接続経路は、図１および図２で説明したのと同じである。本実施の形態２において、前記図１および図２で説明したものに対して特に異なるのは下記の構成である。

第１に異なるのは、マイコンチップ２の使用しないクロック信号用のパッドＣＰ２と、これに対向する配線基板５の主面のランドＬＤＡ３との間にバンプ６Ｂが介在されていないことである。すなわち、マイコンチップ２の使用しないクロック信号用のパッドＣＰ２は、それに対向する配線基板５の主面のランドＬＤＡ３に電気的に接続されておらず、パッドの状態で終端している。

第２に異なるのは、配線基板５の主面の上記ランドＬＤＡ３はダミーランドになっておらず、ビアホール部ＶＡおよび配線Ｌ２を通じて配線基板５の主面のランドＬＤＢ２に電気的に接続されていることである。これにより、マイコンチップ２の第２の辺Ａ２側のクロック信号用のパッドＣＰ２と、これに対向する配線基板５の主面のランドＬＤＡ３との間にバンプ６Ｂを介在させれば、クロック信号用のパッドＣＰ２を、配線基板５の主面においてメモリチップ３の第２の長辺Ｂ２（マイコンチップ２の第２の辺Ａ２）の向かい側のランドＬＤＢ２に引き出せるようになっている。

一方、図２０は図１３（ｂ）のメモリチップ３を用いた場合の本実施の形態２の半導体装置１の図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。

メモリチップ３のクロック信号用のパッドＭＰ１とマイコンチップ２のクロック信号用のパッドＣＰ２との接続経路は、図１７および図１８で説明したのと同じである。本実施の形態２において、前記図１７および図１８で説明したものに対して特に異なるのは下記の構成である。

第１に異なるのは、マイコンチップ２の使用しないクロック信号用のパッドＣＰ１と、これに対向する配線基板５の主面のランドＬＤＡ１との間にバンプ６Ｂが介在されていないことである。すなわち、マイコンチップ２の使用しないクロック信号用のパッドＣＰ１は、それに対向する配線基板５の主面のランドＬＤＡ１に電気的に接続されておらず、パッドの状態で終端している。

第２に異なるのは、配線基板５の主面の上記ランドＬＤＡ１はダミーランドになっておらず、ビアホール部ＶＡおよび配線Ｌ１を通じて配線基板５の主面のランドＬＤＢ１に電気的に接続されていることである。これにより、マイコンチップ２の第１の辺Ａ１側のクロック信号用のパッドＣＰ１と、これに対向する配線基板５の主面のランドＬＤＡ１との間にバンプ６Ｂを介在させれば、クロック信号用のパッドＣＰ１を、配線基板５の主面においてメモリチップ３の第１の長辺Ｂ１（マイコンチップ２の第１の辺Ａ１）の向かい側のランドＬＤＢ１に引き出せるようになっている。

このように本実施の形態２においては、配線基板５が、図１３（ａ），（ｂ）のいずれのメモリチップ３にも対応できるようになっている。これにより、配線基板５の配線設計を容易にすることができるので、半導体装置１の設計の容易性を向上させることができる。

ただし、本実施の形態２の場合でも配線基板５の配線を図１３（ａ），（ｂ）の両方のメモリチップ３に対応するようにせず、図１３（ａ），（ｂ）のいずれか一方のメモリチップ３に合わせて配線基板５の配線を設計しても良い。この場合、図１９では配線Ｌ２、図２０では配線Ｌ１の配置領域を他の配線の領域として使用できるので、配線の設計の自由度を向上させることができる。また、無駄な配線を無くせるので配線容量を低減でき、半導体装置１の動作信頼性および機能性を向上させることができる。

また、図１９および図２０では、ランドＬＤＡ１，ＬＤＡ３の間が絶縁されている場合について説明したが、このランドＬＤＡ１，ＬＤＡ３を配線Ｌにより電気的に接続しても良い。

（実施の形態３）
本実施の形態３においては、マイコンチップと配線基板とをワイヤ接続する場合について説明する。

図２１は図１３（ａ）のメモリチップ３を用いた場合の本実施の形態３の半導体装置１の図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。

ここでは、マイコンチップ２が、その主面を上に向けた状態で配線基板５の主面に搭載されている。マイコンチップ２の裏面と配線基板５の主面とは、それらの間の接着層８ａにより接着されている。

また、メモリチップ３は、その主面を上に向けた状態でマイコンチップ２の主面上に搭載されている。メモリチップ３の裏面とマイコンチップ２の主面とは、それらの間の接着層８ｂにより接着されている。接着層８ａ，８ｂの材料は、上記接着層８と同じである。

配線基板５の主面において、マイコンチップ２の外周であって、上記ランドＬＤＢよりも内側（マイコンチップ２に近い位置）には、複数のランドＬＤＤが配置されている。

本実施の形態３においても、前記実施の形態１，２と同様に、マイコンチップ２の主面の第１の辺Ａ１および第２の辺Ａ２の両側にクロック信号用のパッドＣＰ１，ＣＰ２が配置されている。

マイコンチップ２の主面の第１の辺Ａ１側のパッドＣＰ１は、ワイヤＷＲ１を通じて、配線基板５の主面においてマイコンチップ２の第１の辺Ａ１の向かい側に配置されたランドＬＤＤ１に電気的に接続されている。このランドＬＤＤ１は、ビアホール部ＶＡおよび配線Ｌ１を通じて、マイコンチップ２の第１の辺Ａ１の向かい側に配置された配線基板５の主面のランドＬＤＢ１に電気的に接続されている。

なお、マイコンチップ２の主面の第２の辺Ａ２側のパッドＣＰ２は、ワイヤＷＲ１が接続されずパッドの状態で終端されている。

メモリチップ３の主面の第１の長辺Ｂ１側には、クロック信号用のパッドＭＰ１が配置されている。このパッドＭＰ１は、ワイヤＷＲ２を通じて、配線基板５の主面においてメモリチップ３の第１の長辺Ｂ１（およびマイコンチップ２の第１の辺Ａ１）の向かい側のランドＬＤＢ１に電気的に接続されている。すなわち、メモリチップ３の主面のクロック信号用のパッドＭＰ１は、ワイヤＷＲ２、ランドＬＤＢ１、ビアホール部ＶＡ、配線Ｌ１、ランドＬＤＤ１およびワイヤＷＲ１を通じて、マイコンチップ２のクロック信号用のパッドＣＰ１に電気的に接続されている。このように、図１３（ａ）のメモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ１とを短い距離で接続することができる。

一方、図２２は図１３（ｂ）のメモリチップ３を用いた場合の本実施の形態３の半導体装置１の図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。

マイコンチップ２やメモリチップ３の搭載構成は図２１で説明したのと同じである。また、マイコンチップ２のクロック信号用のパッドＣＰ１，ＣＰ２の配置は前記実施の形態１，２および図２１で説明したのと同じである。さらに、配線基板５のランドＬＤＢ，ＬＤＤの配置についても図２１で説明したのと同じである。

マイコンチップ２の主面の第２の辺Ａ２側のパッドＣＰ２は、ワイヤＷＲ１を通じて、配線基板５の主面においてマイコンチップ２の第２の辺Ａ２の向かい側に配置されたランドＬＤＤ２電気的に接続されている。このランドＬＤＤ２は、ビアホール部ＶＡおよび配線Ｌ２を通じて、マイコンチップ２の第２の辺Ａ２の向かい側に配置された配線基板５の主面のランドＬＤＢ２に電気的に接続されている。

なお、マイコンチップ２の主面の第１の辺Ａ１２側のパッドＣＰ１は、ワイヤＷＲ１が接続されずパッドの状態で終端されている。

メモリチップ３の主面の第２の長辺Ｂ２側には、クロック信号用のパッドＭＰ１が配置されている。このパッドＭＰ１は、ワイヤＷＲ２を通じて、配線基板５の主面においてメモリチップ３の第２の長辺Ｂ２（およびマイコンチップ２の第２の辺Ａ２）の向かい側のランドＬＤＢ２に電気的に接続されている。すなわち、メモリチップ３の主面のパッドＭＰ１は、ワイヤＷＲ２、ランドＬＤＢ２、ビアホール部ＶＡ、配線Ｌ２、ランドＬＤＤ２およびワイヤＷＲ１を通じて、マイコンチップ２のクロック信号用のパッドＣＰ２に電気的に接続されている。このように、図１３（ｂ）のメモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ２とを短い距離で接続することができる。

このように、本実施の形態３によれば、前記実施の形態１，２で得られた効果の他に、以下の効果を得ることができる。

すなわち、配線基板５の主面において、使用しないクロック信号用のパッド側にダミーランドを配置する必要がない。また、配線基板５の主面において、使用しないクロック信号用のパッド側にメモリチップ３のクロック信号用のパッドＭＰ１とマイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを接続するための配線Ｌを配置する必要がない。このため、その分の配線領域を通常の配線の配置領域として使用できるので、配線基板５の配線設計の自由度を向上させることができる。したがって、半導体装置１の設計の容易性をさらに向上させることができる。また、配線基板５に無用な配線Ｌを形成しないで済むので、配線基板５の配線容量を低減できる。したがって、半導体装置１の動作信頼性および機能性を向上させることができる。

（実施の形態４）
本実施の形態４においては、マイコンチップとメモリチップとの各々のクロック信号パッド間をワイヤにより直接接続する場合について説明する。

図２３は図１３（ａ）のメモリチップ３を用いた場合の本実施の形態４の半導体装置１の図１のＸ１−Ｘ１線に相当する箇所の断面図を示している。

マイコンチップ２やメモリチップ３の搭載構成は図２１や図２２で説明したのと同じである。また、マイコンチップ２のクロック信号用のパッドＣＰ１，ＣＰ２の配置は前記実施の形態１，２，３、図２１および図２２で説明したのと同じである。

本実施の形態４においては、メモリチップ３の主面の第１の長辺Ｂ１側のクロック信号用のパッドＭＰ１が、ワイヤＷＲ３を通じて、マイコンチップ２の主面の第１の辺Ａ１側のパッドＣＰ１に電気的に直接接続されている。これにより、図１３（ａ）のメモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ１とを短い距離で接続することができる。

図１３（ｂ）のメモリチップ３を用いる場合は、上記と同様に、メモリチップ３の主面の第２の長辺Ｂ２側のクロック信号用のパッドＭＰ１を、ワイヤを通じて、マイコンチップ２の主面の第２の辺Ａ２側のパッドＣＰ２に電気的に直接接続する。これにより、図１３（ｂ）のメモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ２とを短い距離で接続することができる。

このように、本実施の形態４によれば、前記実施の形態１，２，３で得られた効果の他に、以下の効果を得ることができる。

すなわち、メモリチップ３のクロック信号用のパッドＭＰ１と、マイコンチップ２のクロック信号用のパッドＣＰ２とを電気的に接続するためのランドや配線を配線基板５に配置する必要がないので、その分の配線領域を通常の配線の配置領域として使用できる。したがって、配線基板５の配線設計の自由度を向上させることができるので、半導体装置１の設計の容易性をさらに向上させることができる。

（実施の形態５）
前記実施の形態１〜４においては、マイコンチップの複数の辺にクロック信号用のパッドを配置する場合について説明したが、例えばチップセレクト信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号またはライトイネーブル信号等のようなクロック信号以外の制御信号用のパッドもピン数が少ないのでマイコンチップの複数の辺に分散させて配置することもできる。

図２４は本実施の形態５の半導体装置１の全体平面図、図２５は図２４のＸ２−Ｘ２線の断面図を示している。なお、図２４では説明を分かり易くするため半導体装置１の内部、マイコンチップ２の主面のパッドＣＰおよび配線基板５の内部の一部の配線を透かして示している。

本実施の形態５においては、マイコンチップ２の主面の第１、第２の辺Ａ１，Ａ２の両側に、チップセレクト信号用のパッドＣＰ（ＣＰｃｓ１，ＣＰｃｓ２）が配置されている。パッドＣＰｃｓ１，ＣＰｃｓ２の配置は第２方向Ｙの中央でも良いし、中央から同方向または離間方向にずらして配置しても良い。マイコンチップ２の他の構成は前記実施の形態１〜４で説明したのと同じである。

また、図２４および図２５では、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓが、メモリチップ３の主面の第１の長辺Ｂ１側に配置されている場合が例示されている。このチップセレクト信号用のパッドＭＰｃｓは、ワイヤＷＲを通じて、配線基板５の主面においてメモリチップ３の第１の長辺Ｂ１の向かい側に配置されたランドＬＤＢ３に電気的に接続されている。このランドＬＤＢ３は、ビアホール部ＶＡおよび配線Ｌ３を通じて、マイコンチップ２の第１の辺Ａ１側のチップセレクト信号用のパッドＣＰｃｓ１に対向する配線基板５の主面のランドＬＤＡ４に電気的に接続されている。そして、そのランドＬＤＡ４は、マイコンチップ２の第１の辺Ａ１側のチップセレクト信号用のパッドｃｓ１にバンプ６Ｂを介して電気的に接続されている。

すなわち、メモリチップ３の長辺Ｂ１側に配置されたチップセレクト信号用のパッドＭＰｃｓは、ワイヤＷＲ、ランドＬＤＢ３、ビアホール部ＶＡ、配線Ｌ３、ランドＬＤＡ４およびバンプ６Ｂを通じて、マイコンチップ２の第１の辺Ａ１側に配置されたチップセレクト信号用のパッドＣＰｃｓ１に電気的に接続されている。このため、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓと、マイコンチップ２のチップセレクト信号用のパッドＣＰｃｓ１とを短い距離で接続することができる。

なお、マイコンチップ２の使用しないチップセレクト信号用のパッドＣＰｃｓ２はバンプ６Ｂを介して配線基板５の主面のダミー用のランドＬＤＡ５に接続され終端している。

図２６は本実施の形態５の半導体装置１の全体平面図、図２７は図２６のＸ３−Ｘ３線の断面図を示している。なお、図２６では説明を分かり易くするため半導体装置１の内部、マイコンチップ２の主面のパッドＣＰおよび配線基板５の内部の一部の配線を透かして示している。

マイコンチップ２については図２４および図２５で説明したのと同じである。図２６および図２７では、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓが、メモリチップ３の主面の第２の長辺Ｂ２側に配置されている場合が例示されている。このチップセレクト信号用のパッドＭＰｃｓは、ワイヤＷＲを通じて、配線基板５の主面においてメモリチップ３の第２の長辺Ｂ２の向かい側に配置されたランドＬＤＢ４に電気的に接続されている。このランドＬＤＢ４は、ビアホール部ＶＡおよび配線Ｌ４を通じて、マイコンチップ２の第２の辺Ａ２側のチップセレクト信号用のパッドＣＰｃｓ２に対向する配線基板５の主面のランドＬＤＡ６に電気的に接続されている。そして、そのランドＬＤＡ６は、マイコンチップ２の第２の辺Ａ２側のチップセレクト信号用のパッドｃｓ２にバンプ６Ｂを介して電気的に接続されている。

すなわち、メモリチップ３の長辺Ｂ２側に配置されたチップセレクト信号用のパッドＭＰｃｓは、ワイヤＷＲ、ランドＬＤＢ４、ビアホール部ＶＡ、配線Ｌ４、ランドＬＤＡ６およびバンプ６Ｂを通じて、マイコンチップ２の第２の辺Ａ２側に配置されたチップセレクト信号用のパッドＣＰｃｓ２に電気的に接続されている。このため、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓと、マイコンチップ２のチップセレクト信号用のパッドＣＰｃｓ２とを短い距離で接続することができる。

なお、マイコンチップ２の使用しないチップセレクト信号用のパッドＣＰｃｓ１はバンプ６Ｂを介して配線基板５の主面のダミー用のランドＬＤＡ５に接続され終端している。

このように、本実施の形態５によれば、メモリチップ３におけるチップセレクト信号用のパッドＭＰｃｓが第１、第２の長辺Ｂ１，Ｂ２のいずれの側に配置されている場合でも、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓと、マイコンチップ２のチップセレクト信号用のパッドＣＰ（ＣＰｃｓ１，ＣＰｃｓ２）とを短い距離で接続することができるので、半導体装置１の動作信頼性および機能性を向上させることができる。

また、上記いずれのメモリチップ３を用いても、メモリチップ３のチップセレクト信号用のパッドＭＰｃｓと、マイコンチップ２のクロック信号用のパッドＣＰ（ＣＰ１，ＣＰ２）とを短い距離で接続することができ、マイコンチップ２や配線基板５の配線設計を容易にすることができるので、半導体装置１の設計の容易性を向上させることができる。

また、使用しない側のランドＬＤＡ２をダミーにしたことにより、無用な配線Ｌを形成しないで済むので、配線基板５の配線容量を低減できる。したがって、半導体装置１の動作信頼性および機能性を向上させることができる。

本実施の形態５は、前記実施の形態２で説明した構成を適用することもできる。すなわち、マイコンチップ２の使用しないチップセレクト信号用のパッドＣＰと、配線基板５のランドＬＤＡとの間にバンプ６Ｂを介在させないようにしても良い。この場合のチップセレクト信号にかかるパッドや配線の構成は、前記実施の形態２で説明したクロック信号にかかるパッドや配線の構成と同じである。

すなわち、マイコンチップ２の使用するチップセレクト信号用のパッドＣＰ（ＣＰｃｓ１，ＣＰｃｓ２）は、バンプ６Ｂ、ランドＬＤＡ、ビアホール部ＶＡ、配線ＬおよびランドＬＤＢに電気的に接続され、さらにランドＬＤＢに接続されたワイヤＷＲを通じてメモリチップ３のチップセレクト信号用のパッドＭＰｃｓに電気的に接続される。

一方、マイコンチップ２の使用されないチップセレクト信号用のパッドＣＰ（ＣＰｃｓ１，ＣＰｃｓ２）と、それに対向する配線基板５のランドＬＤＡとの間にはバンプ６Ｂが介在されず、そのチップセレクト信号用のパッドＭＰｃｓは、配線基板５の配線Ｌに電気的に接続されていない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

例えば前記実施の形態１〜５においては、メモリチップ３のメモリ回路がＳＤＲＡＭであるとして説明したが、これに限定されるものではなく種々変更可能であり、例えばメモリチップ３のメモリ回路がＤＲＡＭ（Dynamic Random Access Memory）等のような他のメモリ回路としても良い。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である携帯電話システム用のＳｉＰに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば自動車の電子系統、デジタルビデオカメラまたはデジタルカメラ等のような種々の電子機器のＳｉＰに適用できる。

本発明は、制御回路を有する第１半導体チップと、その第１半導体チップによって動作が制御されるメモリ回路を有する第２半導体チップとを同一の封止体内に混載させて所望の回路機能を構成したＳｉＰ構成の半導体装置の製造業に適用できる。

本発明の一実施の形態（実施の形態１）である半導体装置の全体平面図である。 図１のＸ１−Ｘ１線の断面図である。 図１の半導体装置のメモリチップを取り外して示した全体平面図である。 図１の半導体装置の配線基板の主面の全体平面図である。 図１の半導体装置のマイコンチップの具体例の全体平面図である。 図１の半導体装置のマイコンチップのクロック信号用の外部端子の配置の変形例を示すマイコンチップの主面の全体平面図である。 図１の半導体装置のマイコンチップのクロック信号用の外部端子の配置の他の変形例を示すマイコンチップの主面の全体平面図である。 （ａ），（ｂ）は、それぞれ図５のマイコンチップの破線で囲んだ領域ＲＡ，ＲＢを拡大して示した説明図である。 図８（ｂ）の拡大図であって、図１の半導体装置のマイコンチップのクロック部およびデータ部の一例の要部回路図である。 図１の半導体装置１のシステム構成の説明図である。 図１の半導体装置のメモリチップのリードサイクル例を示すタイミングチャート図である。 図１の半導体装置のマイコンチップとメモリチップとのクロック信号およびデータ信号の信号遅延の説明図である。 （ａ），（ｂ）はクロック信号用のパッドの配置が異なるメモリチップの主面の全体平面図である。 本発明者が検討したＳｉＰのマイコンチップを裏面から見たときの全体平面図である。 図１３（ｂ）のメモリチップと図１４のマイコンチップとを用いたＳｉＰの全体平面図である。 図１５のＳｉＰの配線（破線）に沿って切断した断面図である。 図１３（ｂ）のメモリチップを用いた場合の実施の形態１の半導体装置の全体平面図である。 図１７の半導体装置１において図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３（ａ）のメモリチップを用いた場合の本発明の他の実施の形態（実施の形態２）の半導体装置の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３（ｂ）のメモリチップを用いた場合の本発明の他の実施の形態（実施の形態２）の半導体装置の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３（ａ）のメモリチップを用いた場合の本発明の他の実施の形態（実施の形態３）の半導体装置の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３（ｂ）のメモリチップを用いた場合の本発明の他の実施の形態（実施の形態３）の半導体装置の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３（ａ）のメモリチップを用いた場合の本発明の他の実施の形態（実施の形態４）の半導体装置の図１のＸ１−Ｘ１線に相当する箇所の断面図である。 本発明の他の実施の形態（実施の形態５）の半導体装置の全体平面図である。 図２４のＸ２−Ｘ２線の断面図である。 本発明の他の実施の形態（実施の形態５）の半導体装置の全体平面図である。 図２６のＸ３−Ｘ３線の断面図である。

符号の説明

１ 半導体装置
２ マイコンチップ（第１半導体チップ）
３ メモリチップ（第２半導体チップ）
４ 封止体
５ 配線基板
６Ａ バンプ
６Ｂ バンプ（バンプ電極）
７ アンダーフィル
８，８ａ，８ｂ 接着層
ＣＬＧ クロックジェネレータ（クロック信号発生回路）
ＣＰ ボンディングパッド（外部端子）
ＣＰ１ ボンディングパッド（第１外部端子）
ＣＰ２ ボンディングパッド（第２外部端子）
ＣＰｓ ボンディングパッド
ＣＰｖ ボンディングパッド
ＣＰｃｋｅ ボンディングパッド
ＣＰｗｒ ボンディングパッド
ＣＰｄｑｍ ボンディングパッド
ＤＬＣ 遅延回路
Ａ１ 第１の辺
Ａ２ 第２の辺
Ｂ１ 第１の長辺
Ｂ２ 第２の長辺
ＬＤＡ ランド（電極）
ＬＤＡ１ ランド
ＬＤＡ２ ランド（ダミー電極）
ＬＤＡ３ ランド
ＬＤＡ４ ランド
ＬＤＡ５ ランド（ダミー電極）
ＬＤＡ６ ランド
ＬＤＢ ランド（電極）
ＬＤＢ１，ＬＤＢ２，ＬＤＢ３，ＬＤＢ４ ランド
ＬＤＣ ランド
ＶＡ ビアホール部
Ｌ 配線
Ｌ０ 配線
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 配線
ＷＲ ボンディングワイヤ
ＭＰ ボンディングパッド
ＭＰ１ ボンディングパッド
ＣＰＵ 中央演算処理装置
Ｒ レジスタ
ＢＣＣ バス制御回路
ＶＣＣ１〜ＶＣＣ１０ 電源回路
ＢＦ 入出力バッファ
ＤＬｗ，ＤＬｒ データラッチ回路
ＣＬＫ クロック信号
ＣＫＥ クロックイネーブル信号
Ａｄｄ アドレス信号
Ｄ データ信号
ＣＳ チップセレクト信号
ＣＡＳ カラムアドレスストローブ信号
ＲＡＳ ロウアドレスストローブ信号
ＤＱＭ データマスク信号

Claims (12)

1. 配線基板と、
   前記配線基板上にバンプ電極を介して搭載された第１半導体チップとを備え、
   前記第１半導体チップは、
   制御回路およびクロック信号発生回路と、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記第１半導体チップの第１主面に配置され、前記制御回路および前記クロック信号発生回路に電気的に接続された複数の外部端子とを有しており、
   前記第１半導体チップの前記複数の外部端子のうち、前記クロック信号発生回路に電気的に接続されたクロック信号用の外部端子は、前記第１半導体チップの第１の辺側に配置されたクロック信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置されたクロック信号用の第２外部端子とを有しており、
   前記配線基板は、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記配線基板の第１主面において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極とを有しており、
   前記配線基板の前記複数の電極は、前記配線基板の配線に電気的に接続された電極と、前記配線基板の配線に電気的に接続されていないダミー電極とを有しており、
   前記第１半導体チップと前記配線基板とは、各々の第１主面を向き合わせた状態で配置され、
   前記第１半導体チップの第１主面の前記複数の外部端子と前記配線基板の第１主面の前記複数の電極とは、前記バンプ電極を介して電気的に接続されており、
   前記クロック信号用の第１外部端子は、前記バンプ電極および前記電極を介して前記配線基板の前記配線に電気的に接続されており、
   前記クロック信号用の第２外部端子は、前記バンプ電極を介して前記配線基板の前記ダミー電極に電気的に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１半導体チップの第２主面上には、前記制御回路によって動作が制御されるメモリ回路を有する第２半導体チップが搭載されており、
   前記第２半導体チップのクロック信号用の外部端子は、ボンディングワイヤを通じて、前記第１半導体チップの前記クロック信号用の第１外部端子に電気的に接続された前記配線基板の前記配線に電気的に接続されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記クロック信号発生回路は、前記第１半導体チップの第１主面の四隅のうちの１つに相対的に近く配置されており、
   前記第１半導体チップの第１主面において前記第１の辺側には複数のデータ入出力回路が配置されており、
   前記第１半導体チップの第１主面において前記第２の辺側には複数のアドレス出力回路が配置されており、
   前記第１の辺側に配置された前記第１外部端子に供給されるクロック信号は、前記第１の辺側に配置された前記複数のデータ入出力回路に供給され、
   前記第２の辺側に配置された前記第２外部端子に供給されるクロック信号は、前記第２の辺側に配置された前記複数のアドレス出力回路に供給されることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記クロック信号発生回路は、前記第１半導体チップの第１主面において、前記第２の辺よりも前記第１の辺に近い側に配置されており、
   前記第１外部端子は、前記クロック信号発生回路から遠ざかる方向に向かって前記第１の辺の中央から離れて配置されており、
   前記第２外部端子は、前記クロック信号発生回路に近づく方向に向かって前記第２の辺の中央から離れて配置されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１半導体チップの前記クロック信号発生回路と前記クロック信号用の第１外部端子とを電気的に接続する配線経路と、前記第１半導体チップの前記クロック信号発生回路と前記クロック信号用の第２外部端子とを電気的に接続する配線経路とのうち、配線経路の長さが相対的に短い方の配線経路の途中にクロック信号の伝送速度を遅らせる遅延回路を介在させたことを特徴とする半導体装置。
6. 配線基板と、
   前記配線基板上にバンプ電極を介して搭載された第１半導体チップとを備え、
   前記第１半導体チップは、
   制御回路およびクロック信号発生回路と、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記第１半導体チップの第１主面に配置され、前記制御回路および前記クロック信号発生回路に電気的に接続された複数の外部端子とを有しており、
   前記第１半導体チップの前記複数の外部端子のうち、前記クロック信号発生回路に電気的に接続されたクロック信号用の外部端子は、前記第１半導体チップの第１の辺側に配置されたクロック信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置されたクロック信号用の第２外部端子とを有しており、
   前記配線基板は、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記配線基板の第１主面において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極とを有しており、
   前記配線基板の前記複数の電極は、前記配線基板の第１配線に電気的に接続された第１電極と、前記配線基板の第２配線に電気的に接続された第２電極とを有しており、
   前記第１半導体チップと前記配線基板とは、各々の第１主面を向き合わせた状態で配置されており、
   前記第１半導体チップの第１主面の前記複数の外部端子のうちの前記クロック信号用の第２外部端子を除く前記複数の外部端子と前記配線基板の第１主面の前記複数の電極とは前記バンプ電極を介して電気的に接続されており、
   前記クロック信号用の第１外部端子は、前記バンプ電極および前記第１電極を介して前記配線基板の前記第１配線に電気的に接続されており、
   前記クロック信号用の第２外部端子と前記配線基板の前記第２電極との間には前記バンプ電極が介在されておらず、前記クロック信号用の第２外部端子は前記配線基板の前記第２配線に電気的に接続されていないことを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１半導体チップの第２主面上には、前記制御回路によって動作が制御されるメモリ回路を有する第２半導体チップが搭載されており、
   前記第２半導体チップのクロック信号用の外部端子は、ボンディングワイヤを通じて、前記第１半導体チップの前記クロック信号用の第１外部端子に電気的に接続された前記配線基板の前記第１配線に電気的に接続されていることを特徴とする半導体装置。
8. 請求項７記載の半導体装置において、
   前記第１半導体チップの前記クロック信号発生回路と前記クロック信号用の第１外部端子とを電気的に接続する配線経路と、前記第１半導体チップの前記クロック信号発生回路と前記クロック信号用の第２外部端子とを電気的に接続する配線経路とのうち、配線経路の長さが相対的に短い方の配線経路の途中にクロック信号の伝送速度を遅らせる遅延回路を介在させたことを特徴とする半導体装置。
9. 配線基板と、
   前記配線基板上にバンプ電極を介して搭載された第１半導体チップとを備え、
   前記第１半導体チップは、
   制御回路と、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記第１半導体チップの第１主面に配置され、前記制御回路に電気的に接続された複数の外部端子とを有しており、
   前記第１半導体チップの前記複数の外部端子のうち、制御信号用の外部端子は、前記第１半導体チップの第１の辺側に配置された制御信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置された制御信号用の第２外部端子とを有しており、
   前記配線基板は、
   互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
   前記配線基板の第１主面において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極とを有しており、
   前記配線基板の前記複数の電極は、前記配線基板の配線に電気的に接続された電極と、前記配線基板の配線に電気的に接続されていないダミー電極とを有しており、
   前記第１半導体チップと前記配線基板とは、各々の第１主面を向き合わせた状態で配置され、
   前記第１半導体チップの第１主面の前記複数の外部端子と前記配線基板の第１主面の前記複数の電極とは、前記バンプ電極を介して電気的に接続されており、
   前記制御信号用の第１外部端子は、前記バンプ電極および前記電極を介して前記配線基板の前記配線に電気的に接続されており、
   前記制御信号用の第２外部端子は、前記バンプ電極を介して前記配線基板の前記ダミー電極に電気的に接続されていることを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、
    前記第１半導体チップの第２主面上には、前記制御回路によって動作が制御されるメモリ回路を有する第２半導体チップが搭載されており、
    前記第２半導体チップの制御信号用の外部端子は、ボンディングワイヤを通じて、前記第１半導体チップの前記制御信号用の第１外部端子に電気的に接続された前記配線基板の前記配線に電気的に接続されていることを特徴とする半導体装置。
11. 配線基板と、
    前記配線基板上にバンプ電極を介して搭載された第１半導体チップとを備え、
    前記第１半導体チップは、
    制御回路と、
    互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
    前記第１半導体チップの第１主面に配置され、前記制御回路に電気的に接続された複数の外部端子とを有しており、
    前記第１半導体チップの前記複数の外部端子のうち、制御信号用の外部端子は、前記第１半導体チップの第１の辺側に配置された制御信号用の第１外部端子と、前記第１半導体チップの前記第１の辺とは異なる第２の辺側に配置された制御信号用の第２外部端子とを有しており、
    前記配線基板は、
    互いに厚さ方向に沿って反対側に位置する第１主面および第２主面と、
    前記配線基板の第１主面において、前記第１半導体チップの前記複数の外部端子に対応するように配置された複数の電極とを有しており、
    前記配線基板の前記複数の電極は、前記配線基板の第１配線に電気的に接続された第１電極と、前記配線基板の第２配線に電気的に接続された第２電極とを有しており、
    前記第１半導体チップと前記配線基板とは、各々の第１主面を向き合わせた状態で配置されており、
    前記第１半導体チップの第１主面の前記複数の外部端子のうちの前記制御信号用の第２外部端子を除く前記複数の外部端子と前記配線基板の第１主面の前記複数の電極とは前記バンプ電極を介して電気的に接続されており、
    前記制御信号用の第１外部端子は、前記バンプ電極および前記第１電極を介して前記配線基板の前記第１配線に電気的に接続されており、
    前記制御信号用の第２外部端子と前記配線基板の前記第２電極との間には前記バンプ電極が介在されておらず、前記制御信号用の第２外部端子は前記配線基板の前記第２配線に電気的に接続されていないことを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１半導体チップの第２主面上には、前記制御回路によって動作が制御されるメモリ回路を有する第２半導体チップが搭載されており、
    前記第２半導体チップの制御信号用の外部端子は、ボンディングワイヤを通じて、前記第１半導体チップの前記制御信号用の第１外部端子に電気的に接続された前記配線基板の前記第１配線に電気的に接続されていることを特徴とする半導体装置。

Images