JP5259059B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、マイコンチップとメモリチップを有する半導体装置に適用して有効な技術に関する。
上面に半導体素子が実装されている第１の配線基板と、この第１の配線基板と電気的に接続される複数の電極端子を介して第１の配線基板の上に積層される第２の配線基板と、該半導体素子の周囲に配設され、かつ第１の配線基板及び第２の配線基板に設けられた接地配線層と接続された導体支持部材を有する技術がある（例えば、特許文献１参照）。
特開２００５−１９５６８号公報（図１）
複数の半導体チップを有する半導体装置の一例として、演算処理機能を有する半導体チップ（以降、マイコンチップともいう）と、メモリ回路を有する半導体チップ（以降、メモリチップともいう）が配線基板上に搭載されたＳＩＰ（System In Package)と呼ばれる半導体装置が知られている。
なお、半導体装置の高機能化に伴い、ＳＩＰでも更なる小型化、薄型化が要求されている。ＳＩＰでは、メモリチップは、複数個搭載されている場合が多く、したがって、チップ積層型の構造を採用する場合が多い。例えば、配線基板上にメモリチップを多段積層し、各半導体チップと配線基板がワイヤボンディングによって電気的に接続されている。
一方、マイコンチップは、メモリチップと外部のインタフェースの役割をするため、メモリチップよりも実装基板に近い位置に配置することが好ましい。
そこで、上段の基板上に複数のメモリチップを積層配置するとともに、下段の基板上にマイコンチップを搭載して半導体装置の小型化を図る技術が前記特許文献１（特開２００５−１９５６８号公報）に開示されている。
また、ＳＩＰでは、マイコンチップに対して複数のメモリチップが搭載されており、近年ではシステムの高速化に伴って、メモリチップはＤＤＲ（Double Date Rate）方式を採用した高速対応のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) が使用される。ＤＤＲ方式は、各回路間で同期を取る際に、外部クロック信号の立ち上がり時と立ち下がり時の両方を利用する方式である。処理動作としては、データ信号がマイコンチップからそれぞれのメモリチップに送信される。そして、再びメモリチップから戻ってくる信号のタイミングが、ほぼ同時にマイコンチップに戻ってくれば、実行されたことになる。そのため、１つのマイコンチップと複数のメモリチップとをそれぞれ電気的に接続する配線の等長化が要求される。
しかしながら、前記特許文献１に記載された構造では、上段の基板上に積層配置された複数のメモリチップの基板との接続において、バンプ接続とワイヤ接続が混在しており、配線の等長化が図れないことが問題である。
なお、基板内に複数の半導体チップを埋め込む構造は考案されているが、この構造の場合、基板の材質（樹脂）と半導体チップの材質（Ｓｉ）の熱膨張係数の差によって基板に反りが発生し易く、この基板のはんだ接続が困難なことが問題である。
本発明の目的は、マイコンチップと複数のメモリチップを有する半導体装置において複数のメモリチップの配線の等長化を図ることができる技術を提供することにある。
本発明の他の目的は、複数のメモリチップが埋め込まれた基板のはんだ接続を可能にすることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、第１主面、前記第１主面に形成された第１ボンディングリード、及び前記第１主面とは反対側の第１裏面を有する第１配線基板と、演算処理機能を有し、前記第１配線基板の前記第１主面に搭載されたマイコンチップと、第２主面、前記第２主面に形成された端子、前記第２主面とは反対側の第２裏面、及び前記第２裏面に形成された第２ボンディングリードを有し、前記マイコンチップが搭載された前記第１配線基板上に配置された第２配線基板と、前記第１配線基板の前記第１ボンディングリードと前記第２配線基板の前記第２ボンディングリードとを電気的に接続する第１バンプ電極と、前記第１配線基板の前記第１裏面に配置された第２バンプ電極と、前記第２配線基板の前記第２主面と前記第２配線基板の前記第２裏面との間に配置された第１メモリチップと、前記第２配線基板の前記第２主面と前記第２配線基板の前記第２裏面との間において、前記第１メモリチップ上に配置された第２メモリチップと、を含み、前記マイコンチップは、前記第１配線基板の内部に形成された第１内部配線を介して前記第１ボンディングリードと電気的に接続され、前記マイコンチップは、前記第１配線基板の内部に形成された第２内部配線を介して前記第２バンプ電極と電気的に接続され、前記第１メモリチップは、前記第２配線基板の内部に形成された第３内部配線を介して前記第２ボンディングリードと電気的に接続され、前記第２メモリチップは、前記第２配線基板の内部に形成された第４内部配線を介して前記第２ボンディングリードと電気的に接続されており、前記マイコンチップは、前記第１及び第２メモリチップと外部機器とのインタフェースであり、前記第１及び第２メモリチップのそれぞれは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送するダブル・データ・レート・シンクロナスＤＲＡＭであることを特徴とする半導体装置。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
マイコンチップと複数の高速のメモリチップを有する半導体装置において、複数のメモリチップの配線の等長化を図ることができる。
また、第１配線基板の複数の第１ボンディングリード上にはんだペーストを塗布しておくことにより、第１バンプ電極とはんだペーストを接続して第１配線基板上に第２配線基板を実装することができ、複数のメモリチップが埋め込まれた反り易い第２配線基板のはんだ接続を可能にすることができる。これにより、マイコンチップが搭載された反りにくい第１配線基板は下に配置し、かつ反り易い第２配線基板を第１バンプ電極を介して第１配線基板上に実装することができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図、図２は図１に示す半導体装置の等長配線構造を模式的に示す部分構造図、図３は図１に示す半導体装置を基板ごとに展開して構造を示す平面図、図４は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。また、図５は図１に示す半導体装置の上段側パッケージの構造を示す断面図、図６は図１に示す半導体装置の下段側パッケージの構造を示す断面図、図７は図４に示す半導体装置の下段側パッケージの構造を示す断面図、図８は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図、図９は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。さらに、図１０は図８に示す半導体装置を基板ごとに展開して構造を示す平面図、図１１は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図、図１２は本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。
図１〜図３に示す本実施の形態１の半導体装置は、複数の半導体チップを有するものであり、複数の半導体チップが内蔵された基板を有する半導体パッケージである。本実施の形態１では、前記半導体装置の一例として、ＳＩＰ１を取り上げて説明する。
ＳＩＰ１の構成について説明すると、主面（第1主面）４ａと主面４ａに対向する裏面（第１裏面）４ｂを有する第１配線基板４と、第１配線基板４の主面４ａ上に搭載されたマイコンチップ３と、主面（第２主面）５ａと主面５ａに対向する裏面（第2裏面）５ｂを有し、かつマイコンチップ３上に配置された第２配線基板５と、第１配線基板４と第２配線基板５とを電気的に接続する複数の第１はんだバンプ（第１バンプ電極）３４とから成る。さらに、第１配線基板４の裏面４ｂには、ＳＩＰ１の外部端子として複数の第２はんだバンプ（第２バンプ電極）３５が格子状に配置されている。
すなわち、ＳＩＰ１は、第１配線基板４と、第１配線基板４上に搭載されたマイコンチップ３と、マイコンチップ３上に配置された第２配線基板５と、第１配線基板４と第２配線基板５を接続する複数の第１はんだバンプ３４と、第１配線基板４の裏面４ｂに設けられた複数の第２はんだバンプ３５とを有し、第１配線基板４を有するパッケージ完結構造上に第２配線基板５を有するパッケージ完結構造が搭載された、所謂ＰＯＰ（Package on Package）構造である。
さらに、第２配線基板５の内部には高速の第１メモリチップ２と第２メモリチップ６が積層した状態で内蔵されており、第２配線基板５内で第１メモリチップ２の配線と第２メモリチップ６の配線が等長化されている。
ＳＩＰ１の構造について詳細に説明すると、第１配線基板４上に複数の第１はんだバンプ３４を介して第２配線基板５が搭載されており、かつ第１配線基板４の主面４ａと第２配線基板５の裏面５ｂとの間の領域に、演算処理機能を備えたマイコンチップ３が配置されている。図３に示すようにマイコンチップ３は、第１配線基板４上でその略中央に配置され、第１配線基板４の主面４ａに形成された複数の第1ボンディングリード４ｃのうちマイコンチップ３用の複数のボンディングリード（図示しない）と、例えば複数の金バンプ３６を介してフリップチップ接続されている。すなわち、マイコンチップ３は、図１に示すように、その主面３ａを下方に向け、裏面３ｂを上方に向けて搭載されている。さらに、そのフリップチップ接続部にアンダーフィル３７が充填され、このアンダーフィル３７によって保護されている。ここで、マイコンチップ３をＡｕバンプ３６を介してフリップチップ接続することで、狭ピッチ化に対応することが可能である。
また、第１配線基板４と第２配線基板５を接続する第１はんだバンプ３４は、図３に示すようにマイコンチップ３の外側周囲に配置されている。その際、図１に示すＳＩＰ１では、第１配線基板４と第２配線基板５の平面方向の大きさが同じであるため、複数の第１はんだバンプ３４は、図３に示すように第１配線基板４及び第２配線基板５の周縁部に並んで配置されている。更に説明すると、複数の第1はんだバンプ３４は、第1配線基板４の主面４ａ上に搭載されたマイコンチップ３の周囲に並んで配置されている。
また、第２配線基板５は、それぞれにメモリ回路を備えた第１メモリチップ２と第２メモリチップ６を内蔵しており、その際、図１に示すように第２メモリチップ６は、第１メモリチップ２上に配置されている。すなわち、第１メモリチップ２及び第２メモリチップ６は、第２配線基板５内に埋め込まれており、その際、第１メモリチップ２上に第２メモリチップ６が積層されている。なお、第１メモリチップ２及び第２メモリチップ６とも、主面２ａ，６ａ及び裏面２ｂ，６ｂがそれぞれ同じ方向を向いて積層されている。
このように本実施の形態１のＳＩＰ１では、下段側として、図６に示すように第１配線基板４上にマイコンチップ３が搭載されたパッケージ完結構造となっており、さらに、上段側として、図５に示すように第２配線基板５内に第１メモリチップ２と第２メモリチップ６が内蔵されたパッケージ完結構造となっており、両方のパッケージ完結構造を積層した構造（以降、オンパック構造ともいう）となっている。
したがって、メモリチップ関係のテストと、マイコンチップ関係のテストをそれぞれ独立したパッケージ完結構造にて実施できるため、良品同士を組み合わせて積層することでＳＩＰ１の組み立てにおける歩留りを向上させることができる。
また、メモリチップ関係のパッケージ構造と、マイコンチップ関係のパッケージ構造とを自由自在に組み合わせることが可能なため、バリエーションを多数組むことができ、種々の構造を実現できる。その際、テスト後に、組み合わせをユーザ側で選択することも可能になる。
なお、ＳＩＰ１の上段側に配置された第２配線基板５に内蔵されている第１メモリチップ２及び第２メモリチップ６は、例えば、ダブル・データ・レート・シンクロナスＤＲＡＭ（Double Data Rate SDRAM) である。ダブル・データ・レート・シンクロナスＤＲＡＭは、ＳＤＲＡＭの同期タイミングを強化し、転送レートが２倍となるようにした高速対応のＳＤＲＡＭであり、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送するものである。
したがって、第１メモリチップ２と第２メモリチップ６において、外部クロック信号の立ち上がりと立ち下がりの両方を使用するため、極めて短いタイミングを合わせる必要があり、本実施の形態１では、第２配線基板５の内部において、第１メモリチップ２と接続する内部配線５ｄと、第２メモリチップ６と接続する内部配線５ｄとの等長化が図られている。
すなわち、図２に示すように、第２配線基板５の内部配線５ｄにおいて、第１メモリチップ２の第１電極パッド２ｃからこの第１電極パッド２ｃに対応する第２配線基板５の第２ボンディングリード５ｃまでの第１距離５ｅと、第２メモリチップ６の第２電極パッド６ｃからこの第２電極パッド６ｃに対応する第２ボンディングリード５ｃまでの第２距離５ｆとが略等しい長さになっている。
これにより、第１メモリチップ２及び第２メモリチップ６において、内部配線５ｄの等長化が図られているため、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送することができる。
なお、内部配線５ｄの等長化に関して、第１距離５ｅと第２距離５ｆの差の許容範囲は、例えば、±２ｍｍ以内、好ましくは±１ｍｍ以内である。
ここで、ＳＩＰ１では、マイコンチップ３は、システムの外部と、システムの内部に設けられた第１メモリチップ２や第２メモリチップ６との間を仲介してデータの入出力を制御している。すなわち、アドレス、コマンド、クロック等の情報を複数のメモリチップとの間でやり取りしている。そのため、図１に示すように、マイコンチップ３と第1メモリチップ２及び第２メモリチップ６のそれぞれは、複数の第1ボンディングリード４ｃ、複数の第1はんだバンプ３４、及び複数の第２ボンディングリード５ｃを介して電気的に接続されている。このとき、マイコンチップ３の複数の金バンプ３６が電気的に接続されるマイコンチップ用のボンディングリードと、複数の第1はんだバンプ３４と電気的に接続される複数の第1ボンディングリード４ｃは、それぞれ電気的に接続されている。
本実施の形態１のＳＩＰ１では、マイコンチップ３を下段側、メモリチップを上段側に配置している。
なぜなら、第２配線基板５では、２つの薄い第１メモリチップ２と第２メモリチップ６が内蔵されるため、内部に半導体チップを搭載していない第１配線基板４よりも反り易い。つまり、基板とチップの熱膨張係数の差から第２配線基板５は第１配線基板４に比べて反り易いので、第2配線基板５を下段側に配置した場合、第2配線基板５の表面（主面５ａ）の平坦性が確保できず、上段側に積層しようとする第1配線基板４の実装不良が発生し易い。しかしながら、ＳＩＰ１の組み立ての際の第１配線基板４と第２配線基板５のはんだ接続において、予め、第１配線基板４の第１ボンディングリード４ｃ上にはんだペースト４６（迎えはんだ）を塗布しておき（図３５参照）、このはんだペースト４６と第１はんだバンプ３４を接続することで、第２配線基板５が反っている場合であっても第１配線基板４と第２配線基板５を接続をすることができる。従って、反りの少ない第１配線基板４を下側に配置するため、ユーザ側でのＳＩＰ１の実装も可能になる。
また、マイコンチップ３は、メモリチップに比較して遥かにピン数が多く、かつ発熱量も多い。すなわち、マイコンチップ３は、信号の送受信の外部との仲介役であるとともに、ピン数が多くかつ発熱量も多い。しかしながら、下段の第１配線基板４上に搭載することで、ＳＩＰ１が実装される実装基板に第２はんだバンプ３５を介して熱を逃がすことができる。
以上のように本実施の形態１のＳＩＰ１は、第２配線基板５に第１メモリチップ２及び第２メモリチップ６が内蔵され、かつ第２メモリチップ６が第１メモリチップ２上に配置されているとともに、第１メモリチップ２及び第２メモリチップ６は、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送する高速のメモリチップである。このような複数の高速のメモリチップが内蔵された第２配線基板５において、これらのメモリチップ（第１メモリチップ２及び第２メモリチップ６）の配線の等長化を図ることができる。
さらに、反り易いチップ内蔵の第２配線基板５が上段側に配置されているため、マイコンチップ３から発せられる熱を外部端子である第２はんだバンプ３５を介して実装基板に逃がすことができる。
次に、本実施の形態１の変形例について説明する。図４に示す変形例のＳＩＰ１は、下段側の第１配線基板４上に半導体チップを積層して実装するものである。第１配線基板４上に積層されている下段の半導体チップは、フリップチップ接続されたマイコンチップ３である。したがって、このマイコンチップ３は、第１配線基板４の第１内部配線４ｅを介して第１はんだバンプ３４や第２はんだバンプ３５と電気的に接続されている。
また、図４に示すＳＩＰ１の第１配線基板４上に積層されている上段の半導体チップは、マイコンチップ３であってもメモリチップ４０であってもどちらでもよく、ワイヤ３８を介して第１配線基板４の主面４ａ上の端子４ｄと電気的に接続されている。第２配線基板５に内蔵されている第１メモリチップ２や第２メモリチップ６ほど高速処理を必要としないため、第１内部配線４ｅとは分離された第２内部配線４ｆを介して端子４ｄが第２はんだバンプ３５と接続されている。なお、下段のマイコンチップ３と上段のメモリチップ４０、及びワイヤ３８は、封止体３９によって樹脂封止されている。
また、図４に示すＳＩＰ１においても、下段側として、図７に示すように第１配線基板４上にマイコンチップ３とメモリチップ４０が積層されたパッケージ完結構造となっており、さらに、上段側として、図５に示すように第２配線基板５内に第１メモリチップ２と第２メモリチップ６が内蔵されたパッケージ完結構造となっており、両方のパッケージ完結構造を積層した構造（オンパック構造）となっている。
したがって、メモリチップ関係のテストと、マイコンチップ関係のテストをそれぞれ独立したパッケージにて実施できるため、良品同士を組み合わせて積層することで図４に示すＳＩＰ１の組み立てにおける歩留りを向上させることができる。
次に、図８に示す変形例のＳＩＰ１は、図１０に示すように上下段の基板のサイズが異なっているものであり、下段に配置される第１配線基板４の方が上段に配置される第２配線基板５より遥かに大きなものとなっている。さらに、図８に示すように、第２配線基板５と、第１配線基板４の第２配線基板５から迫り出した箇所が放熱板４１によって覆われており、ＳＩＰ１の放熱性を向上させることができる。放熱板４１は、第１配線基板４の主面４ａの周縁部に接着剤４２を介して固着されている。
また、図９に示す変形例のＳＩＰ１は、第１配線基板４の第２配線基板５から迫り出した箇所のみに接着剤４２を介して放熱板４１が固着されているものであり、これによってもＳＩＰ１の放熱性を向上させることができる。
また、図１１に示す変形例のＳＩＰ１は、第１配線基板４上に第２配線基板５を積層し、さらに第２配線基板５上に第３はんだバンプ４４を介して第３配線基板４３が積層されているものである。第３配線基板４３上には、例えば、その下段にはマイコンチップ４５が金バンプ３６を介してフリップチップ接続され、さらにその上にメモリチップ４０が積層されており、メモリチップ４０は、ワイヤ３８を介して第３配線基板４３に電気的に接続されている。第３配線基板４３上のマイコンチップ４５及びメモリチップ４０やワイヤ３８は、封止体３９によって樹脂封止され、さらに、封止体３９の表面には放熱板４１が貼り付けられている。
また、図１２に示す変形例のＳＩＰ１は、第１メモリチップ２と第２メモリチップ６が埋め込まれた第２配線基板５の主面５ａ上に、例えば、メモリチップ４０（マイコンチップ４５でもよい）が搭載されたものであり、このメモリチップ４０がワイヤ３８を介して第２配線基板５の主面５ａの端子５ｇと電気的に接続されている。メモリチップ４０は、第２配線基板５に内蔵されている第１メモリチップ２や第２メモリチップ６ほど高速処理を必要としないため、第２配線基板５の内部配線５ｄとは分離された他の内部配線５ｈを介して端子５ｇが第１はんだバンプ３４と接続され、さらに、第１はんだバンプ３４が第１配線基板４の第２内部配線４ｆを介して第２はんだバンプ３５と接続されている。
なお、第２配線基板５の主面５ａ上において、メモリチップ４０やワイヤ３８は、封止体３９によって樹脂封止され、さらに、封止体３９の表面には放熱板４１が貼り付けられているとともに、第１配線基板４の第２配線基板５から迫り出した周縁部にも放熱板４１が貼り付けられている。
このように図１１及び図１２にそれぞれ示す変形例のＳＩＰ１は、多層のオンパック構造のパッケージであり、図１に示すＳＩＰ１と同様の効果を得ることができるとともに、より多数の半導体チップ（メモリチップ４０やマイコンチップ４５等）を搭載していることにより、さらに機能を向上させたＳＩＰ１を実現できる。
次に、本実施の形態１の図１に示すＳＩＰ１の組み立てについて説明する。
図１３〜図１８はそれぞれ図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図、図１９〜図２１はそれぞれ図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図、図２２〜図２５はそれぞれ変形例のチップ埋め込み方法を示す部分断面図である。また、図２６は図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図、図２７は図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図、図２８は図１に示す半導体装置の組み立てにおける内蔵チップの積層後の基板の構造の一例を示す裏面図、図２９は図２８のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。さらに、図３０は図１に示す半導体装置の組み立てにおける第１バンプ電極の取り付け後の構造の一例を示す部分断面図、図３１は変形例の第１バンプ電極の取り付け後の構造を示す部分断面図、図３２は図１に示す半導体装置の組み立てにおける基板個片化及びテスト完了後の構造の一例を示す断面図、図３３は図１に示す半導体装置の組み立てにおける下側パッケージのテスト完了後の構造の一例を示す部分断面図である。
また、図３４は図１に示す半導体装置の組み立て完了後の構造の一例を示す部分断面図、図３５は図１に示す半導体装置の組み立てにおける迎えはんだ形成時の構造の一例を示す部分断面図、図３６〜図３８はそれぞれ変形例の下側パッケージのテスト完了後の構造を示す部分断面図、図３９は変形例の半導体装置の組み立てにおける第１バンプ電極の取り付け後の構造を示す部分断面図である。
まず、図１３に示すように、Ｓｉベース７上にデバイス層８が形成され、さらにデバイス層８上に第１電極パッド２ｃとパッシベーション膜１０が形成されたデバイスにおいて、プローブ検査とヒューズ９の切断を行って良品のデバイスを取得する。
その後、図１４に示すように、第１電極パッド２ｃ及びパッシベーション膜１０上に電極層であるシード層１２を形成する。
その後、図１５に示すように、シード層１２上にレジスト膜１３を形成し、その後、第１電極パッド２ｃ上のレジスト膜１３を所定形状で除去した後、第１電極パッド２ｃ上のシード層１２上にＣｕ電極１４を形成する。
その後、図１６に示すように、Ｃｕ電極１４の周囲のレジスト膜１３及びシード層１２を除去し、第１電極パッド２ｃ上のＣｕ電極１４を完成させる。なお、Ｃｕ電極１４の形成についてはスパッタ法等の他の方法で形成してもよい。
その後、図１７に示すように、Ｓｉベース裏面を研磨して薄膜化デバイス３３を形成する。
その後、ダイシングによる個片化を行って図１８に示す第１メモリチップ２を取得する。
その後、図１９に示すように、多連の第１ベース基板１５を準備し、さらに、第１ベース基板１５上に樹脂層１７と、凹部であるキャビティ１６を形成する。
その後、図１８で形成した第１メモリチップ２を第１ベース基板１５上に形成したキャビティ１６内に配置し、ダイボンド材１８で固着する。
その後、キャビティ１６内において、図２０に示すように第１メモリチップ２上にエポキシ樹脂等からなる絶縁材１９を充填し、さらに、第１メモリチップ２の第１電極パッド２ｃ上のＣｕ電極１４の上部を開口する。
その後、レーザ加工等によって樹脂層１７の所定箇所に貫通孔を形成し、続いて図２１に示すように、めっきによって貫通孔の内壁にスルーホール配線２３を形成するとともに、その内部に充填材２２を埋め込み、さらにＣｕ電極１４に接続する配線パターンである導体パターン２０、及び導体パターン２０とスルーホール配線２３を接続するビアパッド２４を形成する。その際、ビアパッド２４を導体パターン２０によって覆う。
なお、図２２及び図２３の変形例に示すように、第１ベース基板１５上にチップマウント後、チップ周囲をプリプレグ等の絶縁材１９で覆う構造としてもよく、絶縁材１９で覆った後に、第１電極パッド２ｃ上のＣｕ電極１４の上部を開口すればよい。開口後、ビアパッド２４と、このビアパッド２４を覆い、かつＣｕ電極１４と接続する導体パターン２０を形成する。
また、図１９に示すキャビティ構造を利用して、図２４及び図２５の変形例に示すように、樹脂層１７の上部にエポキシ樹脂等からなる絶縁材１９を配置しない構造としてもよい。すなわち、キャビティ１６内のみに絶縁材１９を充填するものである。
その後、図２６に示すように、導体パターン２０上にプリプレグ等からなる絶縁層１１を形成するとともに、ビアパッド２４上にパッド２６を形成する。
その後、図２７に示すように、第２ベース基板２１を準備する。ここで、第２ベース基板２１は、樹脂層１７（第１ベース基板１５を含む）とほぼ同じ厚さであり、第２ベース基板２１の所定箇所にスルーホール配線２３と、このスルーホール配線２３に接続されるビアパッド２４及び中継パターン２５を形成する。
その後、図２８及び図２９に示すように、第２ベース基板２１の表面側に、第２メモリチップ６が埋め込まれた樹脂層１７（第１ベース基板１５を含む）を配置し、さらに、第２ベース基板２１の裏面側に、第１メモリチップ２が埋め込まれた樹脂層１７（第１ベース基板１５を含む）を配置し、加熱プレス等によって第２ベース基板２１と表裏両面の樹脂層１７とをそれぞれ接着する。その際、第２ベース基板２１の表裏両面の第２メモリチップ６と第１メモリチップ２が同じ方向を向くようにそれぞれの樹脂層１７と第２ベース基板２１とを接着する。
その結果、第２ベース基板２１を間に介在させた状態で第２メモリチップ６と第１メモリチップ２が積層されるとともに、上下のメモリチップの等長配線を行うことができる。ここでは、図２９に示すように、第２メモリチップ６と第１メモリチップ２にそれぞれ接続されている導体パターン２０は、それぞれスルーホール配線２３を介してＡ部で中継パターン２５に接続しており、これによって配線の等長化が図られている（図２９における黒塗り配線が等長化配線となっている）。
その後、基板の表裏両面にレジスト膜２７を形成する。
これによって、第１メモリチップ２と第２メモリチップ６が積層されて埋め込まれ、かつ等長化配線が形成されたパッケージ完結構造の形成を完了する。
その後、図３０に示すように、パッケージ完結構造（第２配線基板５）の裏面５ｂのパッド２６（第２ボンディングリード５ｃ）に、第１はんだバンプ３４を接続する。
なお、図３１に示す変形例は、パッケージ完結構造（第２配線基板５）のパッド２６（第２ボンディングリード５ｃ）に第１はんだバンプ３４を接続する際に、第１配線基板４上に第２配線基板５を接続した時に、第１メモリチップ２及び第２メモリチップ６のデバイス面が上方を向くようにするものである。すなわち、パッケージ完結構造（第２配線基板５）の主面５ａのパッド２６（第２ボンディングリード５ｃ）に第１はんだバンプ３４を接続するものである。これにより、基板が反っていてもその実装性を向上できるとともに、基板の放熱性を向上させることができる。
その後、図３２に示すように、ダイシングによって基板の個片化を行って第２配線基板５を形成し、さらにこのパッケージ完結構造（メモリスタックパッケージ）のメモリテストを行う。
その後、図３３に示すように、マイコンチップ３がフリップチップ接続で搭載され、かつ第２はんだバンプ３５が接続され、さらにテストが完了した第１配線基板４（パッケージ完結構造）を準備する。
その後、図３４に示すように、第１はんだバンプ３４を介して上段の第２配線基板５を有するパッケージ完結構造と、下段の第１配線基板４を有するパッケージ完結構造とを接続することでＳＩＰ１の組み立てを完了する。
なお、第１配線基板４と第２配線基板５を接続する際には、熱及び荷重を掛けた状態で第２配線基板５を第１配線基板４上に実装する。さらに、図３５に示すように、予め第１配線基板４の第１ボンディングリード４ｃ上に迎えはんだを塗布しておき、前記迎えはんだと第２配線基板５に接続されている第１はんだバンプ３４とを接続することが好ましい。すなわち、第１配線基板４の主面４ａの複数の第１ボンディングリード４ｃ上に予め迎えはんだであるはんだペースト４６を塗布しておき、熱及び荷重を掛けて第１はんだバンプ３４とはんだペースト４６とを接続して第１配線基板４上に第２配線基板５を実装することが好ましい。
これは、上段に配置される第２配線基板５には、薄い第１メモリチップ２と第２メモリチップ６が積層して埋め込まれているため、基板が反り易い。したがって、上段に配置される第２配線基板５と下段に配置される第１配線基板４とを接続する際には、下段側の第１配線基板４の第１ボンディングリード４ｃ上に予めはんだペースト４６（迎えはんだ）を塗布しておき、熱及び荷重を掛けて第２配線基板５を実装することで、上段側の第２配線基板５の反りを吸収してはんだ接続を行うことができるためである。熱及び荷重から解放されると、第２配線基板５は再び反るが、その時には、すでに第１配線基板４と第２配線基板５は、はんだが硬化して接続を完了しているため、接続不良に至ることは無い。
したがって、第１配線基板４にはんだペースト４６を塗布せずに、単に、熱及び荷重を掛けるだけでも良いが、より好ましくは迎えはんだであるはんだペースト４６を予め第１配線基板４に塗布しておくことで、反り易いチップ内蔵の第２配線基板５をより確実に実装することができる。
すなわち、迎えはんだ技術を採用することで、複数のチップ内蔵の反り易い第２配線基板５を上段に配置してはんだ実装することが可能になる。その結果、マイコンチップ３が搭載された反りにくい第１配線基板４は下段に配置し、かつ反り易い第２配線基板５を第１はんだバンプ３４を介して第１配線基板４上に実装することが可能になるため、ユーザ側で第２配線基板５の実装を行うことも可能になる。
次に、図３６は変形例を示すものであり、第１配線基板４上に、例えば、マイコンチップ３とメモリチップ４０を積層して実装した結果、これらチップを樹脂封止する封止体３９の高さがより高くなってしまう場合がある。そのため、この封止体３９の周囲に第１はんだバンプ３４を介して別のパッケージを積層するＰＯＰ（Package On Package）構造を採用できない。そこで、第1配線基板４上の第1ボンディングリード４ｃを封止体３９の上面よりも高い位置に引出すために、スペーサ基板２８を介在させてテストを行うものである。テスト終了後は、スペーサ基板２８を離脱させて、図３７に示すように、元の第１配線基板４の構造にもどすことが可能である。
また、図３８に示す変形例は、第１配線基板４上に積層されたマイコンチップ３とメモリチップ４０において、上段のメモリチップ４０と基板とをワイヤ３８を介して接続する際に、スペーサ基板２８のキャビティ内側に段差部２８ａを設けておき、この段差部２８ａの電極にワイヤ３８を接続してテストを行うものである。段差部２８ａを設けておけば、フリップチップ接続されたマイコンチップ３と第1配線基板４との間にアンダーフィル樹脂を充填しても、メモリチップ４０とワイヤ３８を介して電気的に接続される第1配線基板４上のボンディングリードがアンダーフィル樹脂で覆われ難くなる。
また、図３９に示す変形例は、第２配線基板５において第１メモリチップ２と第２メモリチップ６を積層した状態で埋め込む際に、両チップを逆向きで積層するものである。すなわち、第１メモリチップ２の裏面２ｂと第２メモリチップ６の裏面６ｂとが向かい合って積層されており、この構造においても、両チップをそれぞれスルーホール配線２３を介して中継パターン２５に接続することにより、配線の等長化を図ることができる。
（実施の形態２）
図４０は本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図、図４１は図４０に示す半導体装置の上段側パッケージの構造を示す断面図、図４２は図４１に示す上段側パッケージの基板の内部構造の一例を示す部分断面図である。
図４０に示す本実施の形態２のＳＩＰ３１は、第２配線基板５に内蔵される半導体チップそれぞれが、貫通孔２ｄ，６ｄ，３０ｃを有するものであり、それぞれの貫通孔２ｄ，６ｄ，３０ｃ内に導体２９が埋め込まれて配線が等長化されているものである。
したがって、図４１に示すように、第２配線基板５に第１メモリチップ２と第２メモリチップ６と第３メモリチップ３０が積層して埋め込まれており、この構造でパッケージ完結構造としてメモリテストを行うことが可能である。なお、各チップは、それぞれの主面２ａ，６ａ，３０ａ及び裏面２ｂ，６ｂ，３０ｂが同一の方向を向いて積層されており、貫通孔２ｄ，６ｄ，３０ｃに埋め込まれた導体２９を介して電気的に接続されている。
なお、図４２は、第１メモリチップ２と第２メモリチップ６のみが積層されて埋め込まれた第２配線基板５を有するパッケージ完結構造の詳細を示しており、このパッケージ完結構造においてもチップ厚が薄いため、導体２９を介して配線の等長化を図ることができる。その結果、実施の形態１のＳＩＰ１と同様の効果を得ることができる。
（実施の形態３）
図４３は本発明の実施の形態３の半導体装置の構造の一例を模式的に透過して示す平面図、図４４は図４３に示す半導体装置の断面図、図４５乃至図４８はそれぞれ本発明の実施の形態３の変形例の半導体装置の構造を模式的に透過して示す平面図と断面図である。
本実施の形態３の半導体装置（ＳＩＰ３２）は、第１配線基板４上に第２配線基板５を実装する際に、マイコンチップ３と第２配線基板５を横置き（平置き）に実装するものであり、図４３、図４５、及び図４７に示すＳＩＰ３２では、それぞれの内部構造を上方から透過して示している。
図４３及び図４４は、第１配線基板４上に金バンプ３６を介してフリップチップ接続されたマイコンチップ３の横に、第１メモリチップ２と第２メモリチップ６が積層して埋め込まれた第２配線基板５を第１はんだバンプ３４を介して実装した構造を示している。第１配線基板４の裏面側には複数の第２はんだバンプ３５が設けられている。
図４５及び図４６のＳＩＰ３２では、第１配線基板４上に金バンプ３６を介してフリップチップ接続されたマイコンチップ３が実装され、さらにマイコンチップ３上に、例えば、メモリチップ４０等が積層されて実装されている。この場合も、マイコンチップ３の横に、第１メモリチップ２と第２メモリチップ６が積層して埋め込まれた第２配線基板５が第１はんだバンプ３４を介して実装されており、さらに、第１配線基板４の裏面側には複数の第２はんだバンプ３５が設けられている。
図４７及び図４８のＳＩＰ３２は、図４５のＳＩＰ３２のマイコンチップ３上に積層されたメモリチップ４０のさらに上部に放熱板４１が設けられている場合であり、放熱板４１以外の構造は、図４５のＳＩＰ３２と同様である。
図４３〜図４８に示すＳＩＰ３２においても、第１配線基板４上に実装されたチップ内蔵の第２配線基板５で複数の半導体チップの配線の等長化を図ることができ、実施の形態１のＳＩＰ１と同様の効果を得ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜３では、上段側の第２配線基板５に２つまたは３つの半導体チップが積層して内蔵されている場合を説明したが、内蔵される半導体チップの積層数は、２つ以上であれば何層であってもよい。
また、例えばマイコンチップ３のフリップチップ接続には、金バンプに限定されるものではなく、半田バンプを使用してもよい。図４３〜図４８に示すように、マイコンチップ３とメモリチップ（第１メモリチップ２と第２メモリチップ６）を内蔵した第２配線基板５とが平置きに搭載されている場合、それぞれを第１配線基板４上に実装してから、一括してリフロー処理することが可能であり、Ａｕバンプを使用する場合に比べ、実装工程の簡略化が可能である。
本発明は、マイコンチップとメモリチップを有する電子装置に好適である。
本発明の実施の形態１の半導体装置の構造の一例を模式的に示す断面図である。 図１に示す半導体装置の等長配線構造を模式的に示す部分構造図である。 図１に示す半導体装置を基板ごとに展開して構造を示す平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 図１に示す半導体装置の上段側パッケージの構造を示す断面図である。 図１に示す半導体装置の下段側パッケージの構造を示す断面図である。 図４に示す半導体装置の下段側パッケージの構造を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 図８に示す半導体装置を基板ごとに展開して構造を示す平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を模式的に示す断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 変形例のチップ埋め込み方法を示す部分断面図である。 変形例のチップ埋め込み方法を示す部分断面図である。 変形例のチップ埋め込み方法を示す部分断面図である。 変形例のチップ埋め込み方法を示す部分断面図である。 図１に示す半導体装置の組み立てにおけるチップ埋め込み方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける内蔵チップの積層後の基板の構造の一例を示す裏面図である。 図２８のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおける第１バンプ電極の取り付け後の構造の一例を示す部分断面図である。 変形例の第１バンプ電極の取り付け後の構造を示す部分断面図である。 図１に示す半導体装置の組み立てにおける基板個片化及びテスト完了後の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおける下側パッケージのテスト完了後の構造の一例を示す部分断面図である。 図１に示す半導体装置の組み立て完了後の構造の一例を示す部分断面図である。 図１に示す半導体装置の組み立てにおける迎えはんだ形成時の構造の一例を示す部分断面図である。 変形例の下側パッケージのテスト完了後の構造を示す部分断面図である。 変形例の下側パッケージのテスト完了後の構造を示す部分断面図である。 変形例の下側パッケージのテスト完了後の構造を示す部分断面図である。 変形例の半導体装置の組み立てにおける第１バンプ電極の取り付け後の構造を示す部分断面図である。 本発明の実施の形態２の半導体装置の構造の一例を模式的に示す断面図である。 図４０に示す半導体装置の上段側パッケージの構造を示す断面図である。 図４１に示す上段側パッケージの基板の内部構造の一例を示す部分断面図である。 本発明の実施の形態３の半導体装置の構造の一例を模式的に透過して示す平面図である。 図４３に示す半導体装置の断面図である。 本発明の実施の形態３の変形例の半導体装置の構造を模式的に透過して示す平面図である。 図４５に示す半導体装置の断面図である。 本発明の実施の形態３の変形例の半導体装置の構造を模式的に透過して示す平面図である。 図４７に示す半導体装置の断面図である。
符号の説明
１ ＳＩＰ（半導体装置）
２ 第１メモリチップ
２ａ 主面
２ｂ 裏面
２ｃ 第１電極パッド
２ｄ 貫通孔
３ マイコンチップ
３ａ 主面
３ｂ 裏面
４ 第１配線基板
４ａ 主面
４ｂ 裏面
４ｃ 第１ボンディングリード
４ｄ 端子
４ｅ 第１内部配線
４ｆ 第２内部配線
５ 第２配線基板
５ａ 主面
５ｂ 裏面
５ｃ 第２ボンディングリード
５ｄ 内部配線
５ｅ 第１距離
５ｆ 第２距離
５ｇ 端子
５ｈ 他の内部配線
６ 第２メモリチップ
６ａ 主面
６ｂ 裏面
６ｃ 第２電極パッド
６ｄ 貫通孔
７ Ｓｉベース
８ デバイス層
９ ヒューズ
１０ パッシベーション膜
１１ 絶縁層
１２ シード層
１３ レジスト膜
１４ Ｃｕ電極
１５ 第１ベース基板
１６ キャビティ
１７ 樹脂層
１８ ダイボンド材
１９ 絶縁材
２０ 導体パターン
２１ 第２ベース基板
２２ 充填材
２３ スルーホール配線
２４ ビアパッド
２５ 中継パターン
２６ パッド
２７ レジスト膜
２８ スペーサ基板
２８ａ 段差部
２９ 導体
３０ 第３メモリチップ
３０ａ 主面
３０ｂ 裏面
３０ｃ 貫通孔
３１，３２ ＳＩＰ（半導体装置）
３３ 薄膜化デバイス
３４ 第１はんだバンプ（第１バンプ電極）
３５ 第２はんだバンプ（第２バンプ電極）
３６ 金バンプ
３７ アンダーフィル
３８ ワイヤ
３９ 封止体
４０ メモリチップ
４１ 放熱板
４２ 接着剤
４３ 第３配線基板
４４ 第３はんだバンプ
４５ マイコンチップ
４６ はんだペースト

Claims (6)

  1. 第１主面、前記第１主面に形成された第１ボンディングリード、及び前記第１主面とは反対側の第１裏面を有する第１配線基板と、
    演算処理機能を有し、前記第１配線基板の前記第１主面に搭載されたマイコンチップと、
    第２主面、前記第２主面に形成された端子、前記第２主面とは反対側の第２裏面、及び前記第２裏面に形成された第２ボンディングリードを有し、前記マイコンチップが搭載された前記第１配線基板上に配置された第２配線基板と、
    前記第１配線基板の前記第１ボンディングリードと前記第２配線基板の前記第２ボンディングリードとを電気的に接続する第１バンプ電極と、
    前記第１配線基板の前記第１裏面に配置された第２バンプ電極と、
    前記第２配線基板の前記第２主面と前記第２配線基板の前記第２裏面との間に配置された第１メモリチップと、
    前記第２配線基板の前記第２主面と前記第２配線基板の前記第２裏面との間において、前記第１メモリチップ上に配置された第２メモリチップと、を含み、
    前記マイコンチップは、前記第１配線基板の内部に形成された第１内部配線を介して前記第１ボンディングリードと電気的に接続され、
    前記マイコンチップは、前記第１配線基板の内部に形成された第２内部配線を介して前記第２バンプ電極と電気的に接続され、
    前記第１メモリチップは、前記第２配線基板の内部に形成された第３内部配線を介して前記第２ボンディングリードと電気的に接続され、
    前記第２メモリチップは、前記第２配線基板の内部に形成された第４内部配線を介して前記第２ボンディングリードと電気的に接続されており、
    前記マイコンチップは、前記第１及び第２メモリチップと外部機器とのインタフェースであり、
    前記第１及び第２メモリチップのそれぞれは、外部クロック信号の立ち上がりと立ち下がりの両方に同期してデータを転送するダブル・データ・レート・シンクロナスＤＲＡＭであることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記マイコンチップと前記第１及び第２メモリチップのそれぞれは、前記第１ボンディングリード、前記第１バンプ電極、及び前記第２ボンディングリードを介して電気的に接続されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、前記第１メモリチップの第１電極パッドから前記第２ボンディングリードまでの第１距離と、前記第２メモリチップの第２電極パッドから前記第２ボンディングリードまでの第２距離は等しいことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第１距離と前記第２距離の差の許容範囲は、±１ｍｍ以内であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記端子は、前記第２配線基板の内部に形成された第５内部配線を介して、前記第１配線基板と前記第２配線基板との間に設けられた第３バンプ電極と電気的に接続されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、前記端子は、前記第５内部配線、前記第３バンプ電極、及び前記第１配線基板の内部に形成された第６内部配線を介して、前記第１配線基板の前記第１裏面に形成された第４バンプ電極と電気的に接続されていることを特徴とする半導体装置。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
SG147400A1 (en) * 2007-04-24 2008-11-28 United Test & Assembly Ct Ltd Bump on via-packaging and methodologies
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
US8258015B2 (en) * 2008-02-22 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with penetrable film adhesive
US8304869B2 (en) * 2008-08-01 2012-11-06 Stats Chippac Ltd. Fan-in interposer on lead frame for an integrated circuit package on package system
JP5140565B2 (ja) * 2008-11-28 2013-02-06 三洋電機株式会社 素子搭載用基板、半導体モジュール、および携帯機器
US8097956B2 (en) * 2009-03-12 2012-01-17 Apple Inc. Flexible packaging for chip-on-chip and package-on-package technologies
JP2010238995A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールおよびこれを搭載したカメラモジュール
JP5521424B2 (ja) * 2009-07-28 2014-06-11 セイコーエプソン株式会社 集積回路装置、電子機器及び電子機器の製造方法
US8064202B2 (en) * 2010-02-24 2011-11-22 Monolithic Power Systems, Inc. Sandwich structure with double-sided cooling and EMI shielding
KR101686199B1 (ko) 2010-03-26 2016-12-14 삼성전자주식회사 반도체 패키지 구조물
KR101817159B1 (ko) 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
CN102157394A (zh) * 2011-03-22 2011-08-17 南通富士通微电子股份有限公司 高密度系统级封装方法
US8674516B2 (en) * 2011-06-22 2014-03-18 Stats Chippac Ltd. Integrated circuit packaging system with vertical interconnects and method of manufacture thereof
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US8816404B2 (en) 2011-09-16 2014-08-26 Stats Chippac, Ltd. Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
KR101797079B1 (ko) * 2011-12-30 2017-11-14 삼성전자 주식회사 Ｐｏｐ 구조의 반도체 패키지
US8742597B2 (en) 2012-06-29 2014-06-03 Intel Corporation Package substrates with multiple dice
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
US9368477B2 (en) * 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
US8860202B2 (en) * 2012-08-29 2014-10-14 Macronix International Co., Ltd. Chip stack structure and manufacturing method thereof
JP5996500B2 (ja) * 2013-09-11 2016-09-21 株式会社東芝 半導体装置および記憶装置
US9281284B2 (en) * 2014-06-20 2016-03-08 Freescale Semiconductor Inc. System-in-packages having vertically-interconnected leaded components and methods for the fabrication thereof
JP6543129B2 (ja) 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
KR102438753B1 (ko) * 2015-10-01 2022-09-01 에스케이하이닉스 주식회사 반도체 장치
WO2017122449A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体装置および撮像装置
US11487445B2 (en) * 2016-11-22 2022-11-01 Intel Corporation Programmable integrated circuit with stacked memory die for storing configuration data
CN108400117A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的散热增益型半导体组件及其制作方法
US10475770B2 (en) 2017-02-28 2019-11-12 Amkor Technology, Inc. Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof
JP6679528B2 (ja) * 2017-03-22 2020-04-15 キオクシア株式会社 半導体装置
TWI678747B (zh) * 2018-10-01 2019-12-01 點序科技股份有限公司 測試裝置及其晶片承載板
JP2020150145A (ja) * 2019-03-14 2020-09-17 キオクシア株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001068617A (ja) * 1999-08-27 2001-03-16 Toshiba Corp 半導体装置
JP3853219B2 (ja) * 2002-01-18 2006-12-06 イビデン株式会社 半導体素子内蔵基板および多層回路基板
JP4069771B2 (ja) * 2003-03-17 2008-04-02 セイコーエプソン株式会社 半導体装置、電子機器および半導体装置の製造方法
JP2004281920A (ja) * 2003-03-18 2004-10-07 Seiko Epson Corp 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4174013B2 (ja) * 2003-07-18 2008-10-29 株式会社ルネサステクノロジ 半導体装置
JP3858854B2 (ja) 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
JP2006032379A (ja) * 2004-07-12 2006-02-02 Akita Denshi Systems:Kk 積層半導体装置及びその製造方法
JP4199724B2 (ja) * 2004-12-03 2008-12-17 エルピーダメモリ株式会社 積層型半導体パッケージ
JP4408090B2 (ja) * 2005-03-01 2010-02-03 パナソニック株式会社 部品内蔵モジュールの製造方法
TWI267967B (en) * 2005-07-14 2006-12-01 Chipmos Technologies Inc Chip package without a core and stacked chip package structure using the same
US7550680B2 (en) * 2006-06-14 2009-06-23 Stats Chippac Ltd. Package-on-package system
US7667338B2 (en) * 2006-08-08 2010-02-23 Lin Paul T Package with solder-filled via holes in molding layers

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