JP2020150145A - 半導体装置 - Google Patents

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靖夫 大塚
Yasuo Otsuka
靖夫 大塚
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】高周波の電源−グランド間のインピーダンスを低減することによって、電源−グランド間の電圧変動ノイズを抑制することを可能にした半導体装置を提供する。【解決手段】実施形態の半導体装置１は、配線基板２と、配線基板２上に搭載され、電源導体層７とグランド導体層８とが内設されたスペーサ基板３と、スペーサ基板３上に実装され、電源導体層７と電気的に接続された電源層及びグランド導体層８と電気的に接続されたグランド層とを有する少なくとも１つの第１の半導体チップ４と、配線基板２上に実装された第２の半導体チップ５とを具備する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ＮＡＮＤ型フラッシュメモリ等のメモリチップを内蔵する半導体記憶装置においては、小型化と高容量化が急速に進められている。半導体記憶装置のような半導体装置では、小型化と高容量化を両立させるために、例えば複数のメモリチップ等の半導体チップの積層体を配線基板上にスペーサを介して実装すると共に、メモリチップのコントローラチップ等の半導体チップを配線基板上に実装し、これら複数の半導体チップを樹脂層で封止した構成が適用されている。このような半導体装置においては、メモリチップの高速化に伴って、電源−グランド間の電圧変動ノイズをさらに抑制することが求められている。
例えば、配線基板上に実装する複数の半導体チップ間に導体コートチップを配置すると共に、導体コートチップと半導体チップのグランド、導体コートチップと配線基板のグランドとを、それぞれ短いワイヤで接続することによって、グランドの抵抗及びインダクタンスを減らすことが提案されている。さらに、導体コートチップのグランド導体層と半導体チップの電源導体層とによって、電源−グランド間の電気容量を増やし、これにより電源−グランド間のインピーダンスを低下させている。
半導体装置の電源−グランド間の電圧変動ノイズを抑制するにあたって、半導体装置の高速化に伴って、小さくする必要がある電源−グランド間のインピーダンスの周波数範囲は、高周波域に拡大している。高周波の電源−グランド間のインピーダンスを低減するためには、電源−グランド間の電気容量を増やす必要がある。しかしながら、上記した従来構造では導体コートチップのグランド導体層と半導体チップの電源導体層とで電気容量を増やしているため、電源層とグランド層との間の距離はチップの厚さに制限され、さらなる電気容量の増加は困難となる。このため、期待される電源−グランド間の電圧変動ノイズの抑制効果を十分に得ることができないという課題がある。
特開２０１０−１９９２８６号公報
本発明が解決しようとする課題は、高周波の電源−グランド間のインピーダンスを低減することによって、電源−グランド間の電圧変動ノイズを抑制することを可能にした半導体装置を提供することにある。
実施形態の半導体装置は、配線基板と、前記配線基板上に搭載され、電源導体層とグランド導体層とが内設されたスペーサ基板と、前記スペーサ基板上に実装され、前記電源導体層と電気的に接続された電源層及び前記グランド導体層と電気的に接続されたグランド層とを有する少なくとも１つの第１の半導体チップと、前記配線基板上に実装された第２の半導体チップとを具備する。
第１の実施形態による半導体装置を示す断面図である。 第２の実施形態による半導体装置を示す断面図である。 第３の実施形態による半導体装置を示す断面図である。
以下、実施形態の半導体装置について、図面を参照して説明する。なお、各実施形態において、実質的に同一の構成部位には同一の符号を付し、その説明を一部省略する場合がある。図面は模式的なものであり、厚さと平面寸法との関係、各部の厚さの比率等は現実のものとは異なる場合がある。説明中の上下等の方向を示す用語は、特に明記が無い場合には後述する配線基板の半導体チップの搭載面を上とした場合の相対的な方向を示し、重力加速度方向を基準とした現実の方向とは異なる場合がある。
（第１の実施形態）
図１は第１の実施形態による半導体装置の構成を示す断面図である。図１に示す半導体装置１は、配線基板２と、配線基板２上に搭載されたスペーサ基板３と、スペーサ基板３上に実装された複数の第１の半導体チップ４（４Ａ、４Ｂ）と、スペーサ基板３により実装空間が確保された配線基板２上に実装された第２の半導体チップ５と、第１及び第２の半導体チップ４、５を封止する封止樹脂層６とを具備している。スペーサ基板３には、後に詳述するように、電源導体層７とグランド導体層８とが内設されている。
配線基板２としては、例えば絶縁樹脂基板の表面や内部に配線網（図示せず）を設けた配線基板が用いられ、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板（多層プリント基板等）が用いられる。プリント配線板等の配線基板２は、通常、配線網としてＣｕ層（図示せず）を有している。配線基板２は、外部端子の形成面となる第１の表面２ａと、第１及び第２の半導体チップ４、５の実装面となる第２の表面２ｂとを有している。
配線基板２の第１の面２ａには、複数の外部電極９が設けられている。配線基板２の第２の面２ｂには、スペーサ基板３の電源導体層７とグランド導体層８や第１及び第２の半導体チップ４、５との電気的な接続部となると共に、図示を省略した内部配線で外部電極９と電気的に接続された複数の内部電極１０が設けられている。配線基板２の外部電極９上には、外部端子１１が形成されている。半導体装置１をＢＧＡパッケージとして使用する場合、外部端子１１は半田ボールや半田メッキ等を用いた接続端子（ボール電極）で構成される。半導体装置１をＬＧＡパッケージとして使用する場合には、外部端子１１としてＡｕメッキ等を用いた金属ランドが適用される。
配線基板２の第２の面２ｂに搭載されたスペーサ基板３上には、複数の第１の半導体チップ４Ａ、４Ｂが配置されている。第１の半導体チップ４Ａ、４Ｂは、それぞれ複数の電極パッド１２（１２Ａ、１２Ｂ）を有している。第１の半導体チップ４Ａ、４Ｂは、それぞれの電極パッド１２Ａ、１２Ｂが露出するように階段状に積層されている。第１の半導体チップ４の具体例としては、ＮＡＮＤ型フラッシュメモリ等のメモリチップが挙げられるが、これに限られるものではない。図１は２個の第１の半導体チップ４Ａ、４Ｂを階段状に積層した構造を示しているが、第１の半導体チップ４の配線基板２に対する実装数や実装構造はこれに限定されるものではない。第１の半導体チップ４の実装数は２個に限らず、１個又は３個以上の複数個のいずれであってもよい。第１の半導体チップ４の複数の電極パッド１２のうち、信号パッドはそれらの間がワイヤ１３で接続され、さらに配線基板２の内部電極１０とワイヤ１４で接続されている。
配線基板２の第２の面２ｂ上には、さらに第２の半導体チップ５が搭載されている。第２の半導体チップ５の少なくとも一部は、スペーサ基板３で嵩上げされ、かつ階段状に積層された複数の半導体チップ４Ａ、４Ｂのスペーサ基板３から突出した部分の下側を含む空間に配置されている。第２の半導体チップ５は、複数の電極パッド１５を有し、これら電極パッド１５はワイヤ１６を介して配線基板２の内部電極１０と電気的に接続されている。第２の半導体チップ５としては、第１の半導体チップ４としてのメモリチップと外部機器との間でデジタル信号を送受信するコントローラチップやインターフェースチップ、ロジックチップ、ＲＦチップ等のシステムＬＳＩチップが挙げられる。第２の半導体チップ５を配線基板２の第２の面２ｂ上に搭載することによって、コントローラチップやシステムＬＳＩチップ等の第２の半導体チップ５から配線基板２までの配線長を短縮することができ、半導体装置１の高速化対応が可能になる。
スペーサ基板３としては、例えばシリコーンスペーサが用いられるが、これに限定されるものではなく、通常の配線基板をスペーサ基板３として用いてもよい。スペーサ基板３は、上述したように第２の半導体チップ５の実装空間を確保するために、第１の半導体チップ４の位置を嵩上げして、上方に移動させるものである。実施形態の半導体装置１においては、このようなスペーサ基板３の内部に電源導体層７とグランド導体層８とを設けている。さらに、スペーサ基板３は複数の電極パッド１７を有し、その内部には複数のビア１８が設けられている。電源導体層７は少なくとも１つのビア１８を介して少なくとも１つの電極パッド１７と接続され、さらに電極パッド１７は配線基板２の内部電極１０の電源電極とワイヤ１９で接続されている。グランド導体層８は他のビア１８を介して他の電極パッド１７と接続され、さらに電極パッド１７は配線基板２の内部電極１０のグランド電極とワイヤ１９で接続されている。電源導体層７及びグランド導体層８は、それぞれスペーサ基板３内に複数設けられていてもよい。
第１の半導体チップ４Ａ、４Ｂの複数の電極パッド１２Ａ、１２Ｂのうち、電源パッドはそれらの間がワイヤ１３で接続され、さらにスペーサ基板３の電源導体層７に接続された電極パッド１７とワイヤ２０で接続されている。第１の半導体チップ４Ａ、４Ｂの複数の電極パッド１２Ａ、１２Ｂのうち、グランドパッドはそれらの間がワイヤ１３で接続され、さらにスペーサ基板３のグランド導体層８に接続された電極パッド１７とワイヤ２０で接続されている。すなわち、第１の半導体チップ４内に設けられた電源層は、スペーサ基板３の電源導体層７と接続されており、さらに配線基板２の電源電極と接続されている。第１の半導体チップ４内に設けられたグランド層は、スペーサ基板３のグランド導体層８と接続されており、さらに配線基板２のグランド電極と接続されている。
このように、第１の半導体チップ４の電源層（図示せず）をスペーサ基板３の電源導体層７と電気的に接続すると共に、第１の半導体チップ４のグランド層（図示せず）をスペーサ基板３のグランド導体層８と電気的に接続することで、スペーサ基板３の電源導体層７とグランド導体層８との間で電気容量を増やすことができる。電源導体層７とグランド導体層８との間の距離は、スペーサ基板３の厚さ内の制限を受けるものの、必要な距離に設定することができ、電源−グランド間の電気容量を増やすことができる。さらに、第１の半導体チップ４の電源層及びグランド層と電源導体層７及びグランド導体層８との距離を短縮することができる。従って、第１の半導体チップ４Ａ、４Ｂが高周波化された場合においても、高周波の電源−グランド間のインピーダンスを下げることができる。
インピーダンスＺは、周波数ｆとインダクタンスＬと容量Ｃに対して以下の式で表される。
Figure 2020150145
 上記したように、周波数ｆが高周波化された場合においても、容量Ｃを増加させると共に、インダクタンスＬを減少させることによって、インピーダンスＺを小さくすることができる。インダクタンスＬは他の条件が同じならば、一般的に配線の距離が長くなる程大きくなるので、できるだけ配線を短くすることが求められる。インピーダンスＺを小さくすることによって、電源−グランド間の電圧変動ノイズを抑制することが可能になる。これによって、半導体装置１の高速化に伴って、電源−グランド間のインピーダンスが高周波化された場合においても、電源−グランド間の電気容量を増やしてインピーダンスを低減し、これにより電源−グランド間の電圧変動ノイズを抑制することができる。従って、高速化及び高周波化された第１の半導体チップ（メモリチップ）４を備える半導体装置１の動作特性や信頼性等を高めることができると共に、外部機器への悪影響等を抑制することが可能になる。さらに、電源−グランド間の電気容量を増やすことによって、チップコンデンサの搭載を省くことができ、半導体装置１の小型化や低コスト化等を図ることが可能になる。
（第２の実施形態）
図２は第２の実施形態による半導体装置の構成を示す断面図である。図２に示す半導体装置１は、配線基板２上に搭載された２個のスペーサ基板３Ａ、３Ｂを有している。２個のスペーサ基板３Ａ、３Ｂ上には、それぞれ２個の第１の半導体チップ４Ａ（４Ａ１、４Ａ２）、４Ｂ（４Ｂ１、４Ｂ２）が実装されている。スペーサ基板３Ａ及びその上に実装された第１の半導体チップ４Ａ１、４Ｂ１と、スペーサ基板３Ｂ及びその上に実装された第１の半導体チップ４Ａ２、４Ｂ２は、配線基板２上で左右が逆転していることを除いて同じ構造を有しており、またそれらの間の接続構造や配線基板２との接続構造も左右が逆転していることを除いて同じ構造を有している。
さらに、スペーサ基板３Ａ、３Ｂと第１の半導体チップ４Ａ１、４Ｂ１、４Ａ２、４Ｂ２と配線基板２との接続構造は、スペーサ基板３Ｂ及び第１の半導体チップ４Ａ２、４Ｂ２の左右逆転状態を除いて、第１の実施形態の接続構造と同様であり、それぞれワイヤ１３、１４、１９、２０を用いて接続されている。第２の実施形態の半導体装置１は、配線基板２の２個のスペーサ基板３Ａ、３Ｂ間に第２の半導体チップ５が実装されている。すなわち、階段状に積層された第１の半導体チップ４Ａ１、４Ｂ１のスペーサ基板３Ａから突出した部分の下側、及び階段状に積層された第１の半導体チップ４Ａ２、４Ｂ２のスペーサ基板３Ｂから突出した部分の下側を含む空間に、第２の半導体チップ５が配置されている。２個のスペーサ基板３Ａ、３Ｂは、それぞれ電源導体層７Ａ、７Ｂ及びグランド導体層８Ａ、８Ｂを有している。
上記したスペーサ基板３Ａの電源導体層７Ａ及びグランド導体層８Ａを第１の半導体チップ４Ａ１、４Ｂ１内に設けられた電源層及びグランド層と接続すると共に、スペーサ基板３Ｂの電源導体層７Ｂ及びグランド導体層８Ｂを第１の半導体チップ４Ａ２、４Ｂ２内に設けられた電源層及びグランド層と接続することによって、それぞれの電源−グランド間の電気容量を増やすことができ、さらに第１の半導体チップ４Ａ１、４Ｂ１、４Ａ２、４Ｂ２の電源層及びグランド層と電源導体層７Ａ、７Ｂ及びグランド導体層８Ａ、８Ｂとの距離を短縮することができる。従って、第１の半導体チップ４Ａ１、４Ｂ１、４Ａ２、４Ｂ２が高周波化された場合においても、高周波の電源−グランド間のインピーダンスを下げることができる。これによって、電源−グランド間の電圧変動ノイズを抑制することができる。従って、高速化及び高周波化された第１の半導体チップ（メモリチップ）４を備える半導体装置１の動作特性や信頼性等を高めることができると共に、外部機器への悪影響等を抑制することが可能になる。
（第３の実施形態）
図３は第３の実施形態による半導体装置の構成を示す断面図である。図３に示す半導体装置１は、配線基板２上にスペーサ基板３を搭載する接着層２１内に第２の半導体チップ５が配置されている。すなわち、第３の実施形態の半導体装置１は、フィルムオンダイ構造を適用し、スペーサ基板３を配線基板２上に接着層２１を介して搭載すると共に、第２の半導体チップ５を接着層２１内に埋め込んでいる。第３の実施形態の半導体装置１は、第２の半導体チップ５を接着層２１内に埋め込んだ構造を除いて、第１の実施形態の半導体装置１と同一の構成及び接続構造等を有している。
すなわち、スペーサ基板３の電源導体層７及びグランド導体層８を第１の半導体チップ４Ａ、４Ｂ内に設けられた電源層及びグランド層と接続することによって、電源−グランド間の電気容量を増やしている。さらに、第１の半導体チップ４Ａ、４Ｂの電源層及びグランド層と電源導体層７及びグランド導体層８との距離を短縮している。従って、第１の半導体チップ４Ａ、４Ｂが高周波化された場合においても、高周波の電源−グランド間のインピーダンスを下げることができる。これらによって、電源−グランド間の電圧変動ノイズを抑制することができる。従って、高速化及び高周波化された第１の半導体チップ（メモリチップ）４を備える半導体装置１の動作特性や信頼性等を高めることができると共に、外部機器への悪影響等を抑制することが可能になる。
なお、上述した各実施形態の構成は、それぞれ組合せて適用することができ、また一部置き換えることも可能である。ここでは、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図するものではない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲において、種々の省略、置き換え、変更等を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、２…配線基板、３，３Ａ，３Ｂ…スペーサ基板、４，４Ａ，４Ｂ，４Ａ１，４Ａ２，４Ｂ１，４Ｂ２…第１の半導体チップ、５…第２の半導体チップ、６…封止樹脂層、７，７Ａ，７Ｂ…電源導体層、８，８Ａ，８Ｂ…グランド導体層、１２，１２Ａ，１２Ｂ，１５，１７…電極パッド、１３，１４，１６，１９，２０…ワイヤ、１８…ビア、２１…接着層。

Claims (5)

  1. 配線基板と、
    前記配線基板上に搭載され、電源導体層とグランド導体層とが内設されたスペーサ基板と、
    前記スペーサ基板上に実装され、前記電源導体層と電気的に接続された電源層及び前記グランド導体層と電気的に接続されたグランド層とを有する少なくとも１つの第１の半導体チップと、
    前記配線基板上に実装された第２の半導体チップと
    を具備する半導体装置。
  2. 前記スペーサ基板上には、複数の前記第１の半導体チップが積層されて実装されている、請求項１に記載の半導体装置。
  3. 前記スペーサ基板は、前記電源導体層と電気的に接続された電源パッドと前記グランド導体層と電気的に接続された電源パッドとを有し、
    前記第１の半導体チップは、前記スペーサ基板の前記電源パッドとワイヤを介して電気的に接続された電極パッドと前記スペーサ基板の前記グランドパッドとワイヤを介して電気的に接続された電極パッドとを有する、請求項１又は請求項２に記載の半導体装置。
  4. 前記第２の半導体チップの少なくとも一部は、前記スペーサ基板から突出した前記第１の半導体チップの一部の下方に位置している、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 前記第２の半導体チップは、前記スペーサ基板を前記配線基板に搭載する接着層内に埋め込まれている、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
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