JP2022045618A - 半導体装置 - Google Patents

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semiconductor device
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resistor
bonding
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English (en)
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靖夫 大塚
Yasuo Otsuka
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Kioxia Corp
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Kioxia Corp
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Abstract

Figure 2022045618000001
【課題】信号の品質の低下を抑制する。
【解決手段】半導体装置は、第１ないし第３のボンディングパッドを含む配線基板と、配線基板の上に段々に積層された複数の半導体チップを含み、半導体チップのそれぞれが第１、第２および第３の接続パッドを有し、複数の第１ないし第３の接続パッドが複数の第１ないし第３のボンディングワイヤをそれぞれ介して直列に接続されるとともに第１ないし第３のボンディングパッドにそれぞれ直列に接続されることにより第１ないし第３の伝送路を形成する、チップ積層体と、第１および第２の伝送路に接続された第１の終端抵抗、ならびに、第１および第３の伝送路に接続された第２の終端抵抗、からなる群より選ばれるとともに、チップ積層体の上に設けられた少なくとも一つの終端抵抗と、を具備する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
大規模集積回路（ＬＳＩ）等の半導体装置は、配線基板上に積層された複数の半導体チップを有するチップ積層体を具備する。チップ積層体は、ボンディングワイヤにより配線基板に電気的に接続される。
特開平７－８６５０９号公報
発明が解決しようとする課題の一つは、信号の品質の低下を抑制することである。
実施形態の半導体装置は、信号端子に電気的に接続された第１のボンディングパッドと、電源端子に電気的に接続された第２のボンディングパッドと、接地端子に電気的に接続された第３のボンディングパッドと、を含む配線基板と、配線基板の上に段々に積層された複数の半導体チップを含み、半導体チップのそれぞれが第１、第２および第３の接続パッドを有し、複数の第１の接続パッドが複数の第１のボンディングワイヤを介して直列に接続されるとともに第１のボンディングパッドに直列に接続されることにより第１の伝送路を形成し、複数の第２の接続パッドが複数の第２のボンディングワイヤを介して直列に接続されるとともに第２のボンディングパッドに直列に接続されることにより第２の伝送路を形成し、複数の第３の接続パッドが複数の第３のボンディングワイヤを介して直列に接続されるとともに第３のボンディングパッドに直列に接続されることにより第３の伝送路を形成する、チップ積層体と、第１および第２の伝送路に接続された第１の終端抵抗、ならびに、第１および第３の伝送路に接続された第２の終端抵抗、からなる群より選ばれるとともに、チップ積層体の上に設けられた少なくとも一つの終端抵抗と、を具備する。
半導体装置の構造例を説明するための断面模式図である。 半導体装置の構造例を説明するための上面模式図である。 図２の一部の拡大図である。 半導体装置の他の構造例を説明するための模式図である。 半導体装置の他の構造例を説明するための模式図である。 半導体記憶装置の等価回路図である 信号端子を介して入出力される信号のＥＹＥパターンの例を示す図である 半導体装置の他の構造例を説明するための断面模式図である。 半導体装置の他の構造例を説明するための上面模式図である。 図９の一部の拡大図である。 半導体装置の他の構造例を説明するための模式図である。 半導体装置の他の構造例を説明するための模式図である。 第１の配線および第２の配線の他の平面形状を説明するための模式図である。 半導体装置の他の構造例を説明するための模式図である。 半導体装置の他の構造例を説明するための模式図である。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
本明細書において「接続する」とは、特に指定する場合を除き、物理的に接続することだけでなく、電気的に接続することも含む。
（第１の実施形態）
半導体装置の構造例について以下に説明する。図１は、半導体装置の構造例を説明するための断面模式図である。図２は、半導体装置の構造例を説明するための上面模式図である。半導体装置１００は、配線基板１と、チップ積層体２と、複数の終端抵抗３と、絶縁樹脂層４と、を具備する。
配線基板１は、第１の表面１ａに設けられた複数の外部接続端子１１と、第１の表面の反対側の第２の表面１ｂに設けられた複数のボンディングパッド１２と、を有する。配線基板１の例は、プリント配線板（ＰＷＢ）を含む。
複数の外部接続端子１１は、信号端子と、電源端子と、接地端子と、を含む。外部接続端子１１は、例えば金、銅、はんだ等を用いて形成される。外部接続端子１１は、例えば、錫－銀系、錫－銀－銅系の鉛フリーはんだを用いて形成されてもよい。また、複数の金属材料の積層を用いて外部接続端子１１を形成してもよい。なお、図１では、導電性ボールを用いて外部接続端子１１を形成しているが、バンプを用いて外部接続端子１１を形成してもよい。
複数のボンディングパッド１２は、配線基板１の内部配線を介して複数の外部接続端子１１に接続される。複数のボンディングパッド１２は、信号端子に電気的に接続された第１のボンディングパッド１２１と、電源端子に接続された第２のボンディングパッド１２２と、接地端子に電気的に接続された第３のボンディングパッド１２３と、を含む。複数のボンディングパッド１２は、例えば銅、銀、金、またはニッケル等の金属元素を含有する。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより複数のボンディングパッド１２を形成してもよい。また、導電性ペーストを用いて複数のボンディングパッド１２を形成してもよい。
チップ積層体２は、複数の半導体チップ２０を含む。半導体チップ２０の例は、メモリチップを含む。複数の半導体チップ２０は、配線基板１の第２の表面１ｂの上に段々に積層される。換言すると、複数の半導体チップ２０は、互いに部分的に重畳する。複数の半導体チップ２０は、例えばダイアタッチフィルム等の接着層を挟んで互いに接着される。図１に示すチップ積層体２は、４つの半導体チップ２０を有するが、半導体チップ２０の数は、図１に示す数に限定されない。
複数の半導体チップ２０のそれぞれは、複数の接続パッド２１を有する。複数の半導体チップ２０は、複数のボンディングワイヤ２２を介して接続される。複数の接続パッド２１は、第１の接続パッド２１１と、第２の接続パッド２１２と、第３の接続パッド２１３と、を含む。複数のボンディングワイヤ２２は、複数の第１のボンディングワイヤ２２１と、複数の第２のボンディングワイヤ２２２と、複数の第３のボンディングワイヤ２２３と、を含む。
複数の半導体チップ２０における複数の第１の接続パッド２１１は、複数の第１のボンディングワイヤ２２１を介して直列に接続されるとともに第１のボンディングパッド１２１に直列に接続されることにより、第１の伝送路を形成する。
複数の半導体チップ２０における複数の第２の接続パッド２１２は、第２のボンディングワイヤ２２２を介して直列に接続されるとともに第２のボンディングパッド１２２に直列に接続されることにより、第２の伝送路を形成する。
複数の半導体チップ２０における複数の第３の接続パッド２１３は、第３のボンディングワイヤ２２３を介して直列に接続されるとともに第３のボンディングパッド１２３に直列に接続されることにより、第３の伝送路を形成する。
ボンディングワイヤ２２は、例えば金、銀、銅、アルミニウム等の金属元素を含有する。
複数の終端抵抗３は、チップ積層体２の上に設けられる。複数の終端抵抗３は、第１のチップ抵抗器３１と第２のチップ抵抗器３２とを含む。これらのチップ抵抗器は、例えば接着層を介してチップ積層体２の上に実装される。第１のチップ抵抗器３１は、第１の伝送路および第２の伝送路に接続される。第２のチップ抵抗器３２は、第１の伝送路および第３の伝送路に接続される。上記チップ抵抗器を用いることにより、例えば終端抵抗３の面積を小さくできる。終端抵抗３の抵抗値は、特に限定されないが、例えば５０Ω以上である。
図３は、図２の一部の拡大図である。第１のチップ抵抗器３１は、第１の伝送路に接続された第１の電極パッド３１１と、第２の伝送路に接続された第２の電極パッド３１２と、を有する。第２のチップ抵抗器３２は、第１の伝送路に接続された第１の電極パッド３２１と、第３の伝送路に接続された第２の電極パッド３２２と、を有する。
半導体装置１００は、少なくとも一つの終端抵抗３を有していればよい。図４および図５は、半導体装置１００の他の構造例を説明するための模式図である。半導体装置１００の他の構造例は、図４に示すように第１のチップ抵抗器３１を有していない、または図５に示すように第２のチップ抵抗器３２を有していない。これらの相違点以外の部分については、図１および図２に示す半導体装置１００の説明を適宜援用できる。
絶縁樹脂層４は、チップ積層体２、ボンディングワイヤ２２、および終端抵抗３を覆う。絶縁樹脂層４は、酸化シリコン（ＳｉＯ２）等の無機充填材を含有し、例えば無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。
本実施形態の半導体装置では、第１のチップ抵抗器３１の抵抗値、第２のチップ抵抗器３２の抵抗値、または第１のチップ抵抗器３１および第２のチップ抵抗器３２の並列合成抵抗値を第１の伝送路の特性インピーダンスとマッチングすることにより、信号端子を介する信号の反射波を抑制する。
ここで、終端抵抗３による反射波の抑制効果を説明するために、半導体記憶装置のメモリとメモリコントローラとの接続構成と、信号の品質の低下との関係について図６および図７を参照して説明する。図６は、半導体記憶装置の等価回路図である。図７は、信号端子を介して入出力される信号のＥＹＥパターンの例を示す図である。
半導体記憶装置は、チップ積層体２からなるメモリとメモリコントローラ５とを具備する。チップ積層体２は、容量成分Ｃ１とインダクタンス成分Ｌ１とを有する。メモリコントローラ５は、容量成分Ｃ２とインダクタンス成分Ｌ２とを有する。チップ積層体２とメモリコントローラ５は、配線基板１を介して電気的に接続される。これらの要素は、上記第１の伝送路を形成する。
半導体記憶装置では、例えば読み出し時に第１の伝送路を介して信号の反射波が発生する。これにより、例えば信号のばらつきが大きくなり、ＥＹＥパターン６がつぶれてしまう。上記現象は、チップ積層体２とメモリコントローラ５との間の転送速度が高くなるほど顕著になる。
これに対し、図６に示すように、第１の伝送路に終端抵抗３を接続して、終端抵抗３の抵抗値を第１の伝送路の特性インピーダンスとマッチングすることにより、信号の反射波を抑制できる。これにより、ＥＹＥパターン６の潰れを抑制できる。よって、信号の品質の低下を抑制できる。
従来の半導体装置の一つにおいて、単一の半導体チップに接続する信号線に終端抵抗を接続することが知られている。しかしながら、本実施形態の半導体装置のように、複数の半導体チップを積層する場合、半導体チップ間を電気的に接続する導体と半導体チップの接続パッドからなる伝送路の特性インピーダンスと終端抵抗の抵抗値をマッチングさせなければ信号の反射波を抑制することが困難である。
また、従来の半導体装置の他の一つは、半導体チップ内の入力素子を含む入力回路に終端抵抗を内蔵するオンダイターミネーション（ＯＤＴ）を用いることが知られている。しかしながら、ＯＤＴは、半導体チップ間を電気的に接続する導体と半導体チップの接続パッドからなる伝送路の特性インピーダンスが１０数Ωと小さい場合、ＯＤＴの回路サイズが大きくなり半導体チップのサイズが大きくなる。また、ＯＤＴは回路設計の段階で終端方式の切り替え回路、および、ＯＤＴの抵抗値の調整回路を組み込まないと、終端方式の切り替え、および、ＯＤＴの抵抗値の調整ができないため、回路設計後に柔軟な変更ができない。
これに対し、本実施形態の半導体装置では、複数の半導体チップを接続するボンディングワイヤを含む第１の伝送路に接続された終端抵抗をチップ積層体の上に設けることにより、各半導体チップはいずれの終端抵抗も有する必要がない。これにより、半導体チップの回路設計の自由度を高めることができる。
（第２の実施形態）
半導体装置の他の構造例について以下に説明する。図８は、半導体装置の他の構造例を説明するための断面模式図である。図９は、半導体装置の他の構造例を説明するための上面模式図である。半導体装置１００は、配線基板１と、チップ積層体２と、複数の終端抵抗３と、絶縁樹脂層４と、を具備する。配線基板１、チップ積層体２、および絶縁樹脂層４については、第１の実施形態の半導体装置の配線基板１、チップ積層体２、および絶縁樹脂層４と同じであるため、説明を省略し、第１の実施形態の説明を適宜援用することができる。
複数の終端抵抗３は、チップ積層体２の上に設けられる。複数の終端抵抗３は、第１の配線３３と第２の配線３４とを含む。これらの配線は、例えばスパッタリングやメッキ等の方法によりチップ積層体２の表面に形成される。配線は、例えば金、銀、銅、チタン、クロム等の材料を含む。第１の配線３３は、第１の伝送路および第２の伝送路に接続される。第２の配線３４は、第１の伝送路および第３の伝送路に接続される。上記配線を用いることにより、例えば終端抵抗３の抵抗値を容易に調整できる。
図１０は、図９の一部の拡大図である。第１の配線３３は、第１の伝送路に接続された一端と、第２の伝送路に接続された他端と、を有する。第２の配線３４は、第１の伝送路に接続された一端と、第３の伝送路に接続された他端と、を有する。
半導体装置１００は、少なくとも一つの終端抵抗３を有していればよい。図１１および図１２は、半導体装置１００の他の構造例を説明するための模式図である。半導体装置１００の他の構造例は、図１１に示すように第１の配線３３を有していない、または図１２に示すように第２の配線３４を有していない。これらの相違点以外の部分については、図８および図９に示す半導体装置１００の説明を適宜援用できる。
図９ないし図１２に示す第１の配線３３および第２の配線３４の平面形状は、ループ形状を有するが、第１の配線３３および第２の配線３４の平面形状は、特に限定されない。図１３は、第１の配線３３および第２の配線３４の他の平面形状を説明するための模式図である。第１の配線３３および第２の配線３４の他の平面形状は、ミアンダ形状を有する。これにより、終端抵抗３の抵抗を容易に増加できる。
図１４および図１５は、半導体装置１００の他の構造例を説明するための模式図である。半導体装置１００の他の構造例は、図１４に示すようにメアンダ形状を有する第１の配線３３を有してない、または図１５に示すようにメアンダ形状を有する第２の配線３４を有してない。これらの相違点以外の部分については、図８および図９に示す半導体装置１００の説明を適宜援用できる。
本実施形態の半導体装置では、第１の配線３３の抵抗値、第２の配線３４の抵抗値、または第１の配線３３および第２の配線３４の並列合成抵抗値を第１の伝送路の特性インピーダンスとマッチングすることにより、信号端子を介する信号の反射波を抑制する。よって、信号の品質の低下を抑制できる。
また、本実施形態の半導体装置では、複数の半導体チップを接続するボンディングワイヤを含む第１の伝送路に接続された終端抵抗をチップ積層体の上に設けることにより、各半導体チップはいずれの終端抵抗も有する必要がない。これにより、半導体チップの回路設計の自由度を高めることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…配線基板、１ａ…第１の表面、１ｂ…第２の表面、２…チップ積層体、３…終端抵抗、４…絶縁樹脂層、５…メモリコントローラ、６…ＥＹＥパターン、１１…外部接続端子、１２…ボンディングパッド、２０…半導体チップ、２１…接続パッド、２２…ボンディングワイヤ、３１…第１のチップ抵抗器、３２…第２のチップ抵抗器、３３…第１の配線、３４…第２の配線、１００…半導体装置、１２１…第１のボンディングパッド、１２２…第２のボンディングパッド、１２３…第３のボンディングパッド、２１１…第１の接続パッド、２１２…第２の接続パッド、２１３…第３の接続パッド、２２１…第１のボンディングワイヤ、２２２…第２のボンディングワイヤ、２２３…第３のボンディングワイヤ、３１１…第１の電極パッド、３１２…第２の電極パッド、３２１…第１の電極パッド、３２２…第２の電極パッド。

Claims (6)

  1. 信号端子に電気的に接続された第１のボンディングパッドと、電源端子に電気的に接続された第２のボンディングパッドと、接地端子に電気的に接続された第３のボンディングパッドと、を含む配線基板と、
    前記配線基板の上に段々に積層された複数の半導体チップを含み、前記半導体チップのそれぞれが第１、第２および第３の接続パッドを有し、複数の前記第１の接続パッドが複数の第１のボンディングワイヤを介して直列に接続されるとともに前記第１のボンディングパッドに直列に接続されることにより第１の伝送路を形成し、複数の前記第２の接続パッドが複数の第２のボンディングワイヤを介して直列に接続されるとともに前記第２のボンディングパッドに直列に接続されることにより第２の伝送路を形成し、複数の前記第３の接続パッドが複数の第３のボンディングワイヤを介して直列に接続されるとともに前記第３のボンディングパッドに直列に接続されることにより第３の伝送路を形成する、チップ積層体と、
    前記第１および第２の伝送路に接続された第１の終端抵抗、ならびに、前記第１および第３の伝送路に接続された第２の終端抵抗、からなる群より選ばれるとともに、前記チップ積層体の上に設けられた少なくとも一つの終端抵抗と、
    を具備する、半導体装置。
  2. 前記第１の終端抵抗の抵抗値は、前記第１の伝送路の特性インピーダンスとマッチングされ、
    前記第２の終端抵抗の抵抗値は、前記第１の伝送路の特性インピーダンスとマッチングされる、請求項１に記載の半導体装置。
  3. 前記少なくとも一つの終端抵抗は、前記第１の終端抵抗と、前記第２の終端抵抗と、を含み、
    前記第１および第２の終端抵抗の並列合成抵抗値は、前記第１の伝送路の特性インピーダンスとマッチングされる、請求項１に記載の半導体装置。
  4. 前記第１の終端抵抗は、前記第１の伝送路に接続された第１の電極パッドと、前記第２の伝送路に接続された第２の電極パッドと、を有する第１のチップ抵抗器を含み、
    前記第２の終端抵抗は、前記第１の伝送路に接続された第３の電極パッドと、前記第３の伝送路に接続された第４の電極パッドと、を有する第２のチップ抵抗器を含む、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  5. 前記第１の終端抵抗は、前記第１の伝送路に接続された一端と、前記第２の伝送路に接続された他端と、を有する第１の配線を含み、
    前記第２の終端抵抗は、前記第１の伝送路に接続された一端と、前記第３の伝送路に接続された他端と、を有する第２の配線を含む、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
  6. 前記複数の半導体チップのそれぞれは、終端抵抗を有しない、請求項１ないし請求項５の半導体装置。
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