JP2007129122A - 半導体装置 - Google Patents

Abstract

【課題】製造コストの増加を抑制しつつ、半導体素子上に搭載された複数の高速伝送インタフェースが適切に動作する半導体装置を提供する。
【解決手段】回路基板２０に形成される複数のリード電極２と、その回路基板２０に搭載される半導体素子１の周囲に設けられ、リード電極２と半導体素子の電極パッド５から電気的に絶縁される金属膜と、複数の電極パッド５と複数のリード電極２とをそれぞれ接続する複数のボンディングワイヤ３とを具備する半導体装置を構成する。そして、リード電極２の各々は、金属膜と各リード電極２のサイズにより定まるインピーダンスＣ１，Ｃ２に接続され、インピーダンスＣ１，Ｃ２と、半導体素子内部回路の出力インピーダンスとを整合させるように、金属膜を極板として容量Ｃ１，Ｃ２を形成する半導体装置を構成する。
【選択図】図４

Description

本発明は、半導体装置に関する。

ＩＴ（Information Technology：情報技術）に関連するさまざまな技術が急速に普及してきている。特に、半導体技術の進歩に伴って、情報処理装置の処理速度の高速化と、その情報処理装置の低価格化は、情報技術の普及に多大に貢献している。

一般的に、情報処理装置には、データ伝送を実行するための通信装置が備えられている。その通信装置には、より高速な速度でデータ伝送ができるような技術が求められている。現在知られている高速データ伝送を行う技術として、例えば、Ｓｅｒｄｅｓ（Serialzer／Deserializer：シリアライザ／デシリアライザ）と呼ばれる技術が存在している。Ｓｅｒｄｅｓに関連するいくつかの技術は、規格として定められている。現時点においては、数１００Ｍ〜数ＧＨｚ、さらには数１０ＧＨｚといった速度でのデータ伝送が可能な技術が規格として定められている。また、上記の技術以外にも、伝送路を多チャネル化して伝送速度を高速化する技術なども知られている。

一方、情報処理装置の小型・低価格化は、広く一般的に要求されている。そのような小型化・低価格化の要求により、より安価な半導体装置を搭載した高速通信装置が求められている。そのような高速通信装置内に使用される半導体装置においては、半導体素子とパッケージ基板とを電気的に接続する方法としてワイヤボンディング法が多く用いられるようになってきている。

図１は、従来の半導体装置１００の構成を示す平面図である。図１を参照すると、従来の半導体装置１００は、電極パッド１０５を有する半導体チップ１０１と、その電極パッド１０５とリード電極１０２とを接続する金属細線１０３とを備えている。

ワイヤボンディング法により製造される半導体装置において、半導体素子、ボンディングワイヤおよびパッケージ基板のそれぞれの特性インピーダンス（以下、単に「インピーダンス」と称する場合、特性インピーダンスを表すものとする。）が異なる場合がある。そのため、その半導体装置では、インピーダンス不整合による伝送信号の多重反射や、それに起因する伝送信号の波形歪、及び伝送エラーが発生することがある。特に、データの伝送速度が高速になるにつれて、これらの不具合はさらに顕在化してしまう場合がある。

半導体素子のインピーダンスは、内部回路の構成、電極パッドの構成、半導体素子内部の配線の構成により、ある程度は所望の値に調整することが可能である。また、パッケージ基板のインピーダンスは、パッケージ基板の配線の構成により、ある程度は所望の値に調整することが可能である。具体的には、高速信号をやり取りする半導体素子のインピーダンス、および、パッケージ基板のインピーダンスは約５０Ωであることが一般的である。

ワイヤボンディング法により半導体装置を製造する場合、半導体素子の電極パッドとパッケージ基板のリード電極とを接続する金属細線（以下、ボンディングワイヤと称する）は、必須である。上述の低価格化の要求等により、ボンディングワイヤには、ワイヤ材料や、ピッチ等に制限が存在する。したがって、この制限を越えないようにボンディングワイヤのインピーダンスを所望の値に調整することは困難である。従来の半導体装置において、ボンディングワイヤ自体のインピーダンスは、約１００〜１２０Ωであることが一般的となっている。このため、半導体素子やパッケージ基板との間のインピーダンス不整合を十分に解消できない場合がある。

図１に示されているように、従来の半導体装置１００では、リード電極１０２は、信号の端子位置に依らず同一形状を有している。このため、半導体チップ１０１のコーナー部に近い信号配線ほど、ボンディングワイヤが長くなり、ボンディングワイヤの有するインダクタンスＬが大きくなってしまう。したがって、パッケージ側パッドの寄生容量Ｃを含めての特性インピーダンスは大きくなり、パッケージ基板上に形成された配線の特性インピーダンスとの不整合が大きくなり、高速信号の波形の歪みが大きくなる。

このようなインピーダンス不整合（金属細線１０３とパッケージ基板上に形成された配線の接続点であるリード電極１０２でのインピーダンス不整合）の問題を改善する技術が知られている（例えば、特許文献１，２参照。）。

図２は、上記特許文献１（特開平９−２２９７７号公報）に記載の技術を示す平面図である。図２を参照すると、特許文献１に記載の技術は、素子搭載部１０８に搭載される半導体チップ１０１は複数の電極端子を備えている。そして、リード電極１０２に接続される信号用ワイヤボンディングを、グランド配線１０７に接続されるグランド用ワイヤと電源配線１０６に接続される電源用ワイヤで挟み、それぞれのワイヤが略同じ長さでかつ平行になるように配置するものである。このように配置することにより、ワイヤ内を流れる電流の向きが各々のワイヤ間で反対となるので、各々の電流により生じる磁界が打ち消し合う。これにより、信号配線ワイヤのインダクタンスの低減を図っている。

図３は、上記特許文献２（特開平１０−１４５００７号公報）に記載の技術を示す平面図である。図３を参照すると、特許文献２に記載の技術は、半導体素子のメタルベース１６０とパッケージ基板の内部リード１１４とを接続するボンディングワイヤ（１４６、１４８）の途中に素子抵抗１４２や素子容量１４４を並列に接続することによりインダクタンスを調整しようとするものである。

特開平９−２２９７７号公報 特開平１０−１４５００７号公報

情報処理装置で処理するデータの多様化・複雑化に対応して、通信装置と複数の周辺装置との間のデータ伝送を行うなどして、その情報処理装置の更なる高機能化を実現することが要求される場合がある。その要求に対応するためは、１個の半導体素子に複数の高速伝送インタフェースを搭載する必要がある。

従来の半導体装置において、１個の半導体素子に高速伝送インタフェースを形成しようとした場合に、半導体素子のコーナー部付近の信号配線では、高速信号の波形の歪みが大きくなる場合がある。そのため、半導体素子に高速インタフェースを使用する場合、半導体素子や半導体パッケージ上に複数の端子が形成されていたとしても、高速インタフェースとして使用できる端子の制限が生じてしまう。

つまり、ボンディングパッド（リード電極）の形状が、同一形状を有している場合、半導体素子の電極パッドの位置が、コーナー部に近い電極パッドに接続される信号配線ほど、ボンディングワイヤが長くなる。ボンディングワイヤの長さが長いほど、そのボンディングワイヤが有するインダクタンスＬは大きくなる。したがって、パッケージ側パッドの寄生容量Ｃを含めての特性インピーダンスは大きくなり、パッケージ基板上に形成された配線の特性インピーダンスとの不整合が大きくなる。

また、コストやパッケージ形状（パッケージ基板の大きさ、パッド数等）の要求により、ボンディングワイヤの本数に制限がある場合がある。したがって、半導体素子の電極パッドの位置に依存することなく特性インピーダンスの整合をとるために、ボンディングワイヤの両側にグランド用ワイヤと電源用ワイヤを配置して、ボンディングワイヤのインピーダンスを所定の値に設定しようとしても、ボンディングワイヤの本数制限に抵触し、実際にグランド用ワイヤと電源用ワイヤを配置することができない場合がある。

さらに、素子抵抗や素子容量をボンディングワイヤの途中に接続する場合には、別部品であるチップ抵抗やチップ容量を追加する必要がある。そのため、その別部品を実装するための追加工程が必要となり、部品費・製造プロセス費のコスト増加や製造期間の長期化を招くことがある。

本発明が解決しようとする課題は、製造コストの増加を抑制しつつ、半導体素子上に搭載された複数の高速伝送インタフェースが適切に動作する半導体装置を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、回路基板（２０）に搭載され、複数の電極パッド（５）を有する半導体素子（１）と、前記回路基板（２０）に形成される複数のリード電極（２）と、前記複数の電極パッド（５）と前記複数のリード電極（２）とをそれぞれ接続する複数のボンディングワイヤ（３）とを具備する半導体装置（１０）を構成する。その半導体装置（１０）において、各リード電極（２）には、それぞれ対応するボンディングワイヤ（３）の長さに合わせてボンディングワイヤ（３）の特性インピーダンスが一定値になるように調整する容量（Ｃ１，Ｃ２）が形成されていることを特徴とする。

上記課題を解決するために、回路基板（２０）に搭載され、複数の電極パッド（５）を有する半導体素子（１）と、前記回路基板（２０）に形成される複数のリード電極（２）と、前記半導体素子（１）の周囲に設けられ、前記複数のリード電極（２）と前記複数の電極パッド（５）から電気的に絶縁される導電部（４、１１）と、前記複数の電極パッド（５）と前記複数のリード電極（２）とをそれぞれ接続する複数のボンディングワイヤ（３）とを具備する半導体装置を構成する。そして、前記複数のリード電極（２）の各々は、前記導電部（４、１１）と各リード電極（２）のサイズにより定まるインピーダンス（Ｃ１，Ｃ２）に接続され、前記インピーダンス（Ｃ１，Ｃ２）と、前記各リード電極が接続される電極パッド（５）に接続される出力インピーダンスとを整合させるように、前記導電部（４、１１）を極板として容量（Ｃ１，Ｃ２）を形成する半導体装置を構成する。

換言すると、その半導体装置において、前記複数のボンディングワイヤ（３）のそれぞれは、前記複数のリード電極（２）の中の所定のリード電極（２）と前記複数の電極パッド（５）の中の所定の電極パッド（５）とを電気的に接続して複数の信号配線を構成する。前記複数の信号配線のそれぞれは、リード電極（２）の位置に応じた固有のインピーダンスを有している。ここで、複数のリード電極のそれぞれは、前記固有のインピーダンスを前記半導体素子（１）の内部回路のインピーダンスに整合させるように、前記導電部を極板として容量（Ｃ１〜Ｃ４）を形成する半導体装置（１０）を構成する。

本発明によると、半導体素子上に複数の高速伝送インタフェースを任意の位置に形成する半導体装置を提供することが可能となる。

また、その際に、ボンディングワイヤ本数の制限等を回避しつつ、かつ部品費・製造プロセス費といったコストの増加を招くことなく、その半導体素子とボンディングワイヤとパッケージ基板との間のインピーダンスが整合した半導体装置を提供することが可能となる。

以下に、図面を参照して本発明を実施するための形態について説明を行う。図４は、本発明の半導体装置の構成を例示する平面図である。尚、以下の実施形態において、インピーダンスとは、特性インピーダンスを意味するものとする。

図４は、本発明の第１の実施形態の半導体装置１０の構成を例示する平面図である。図４を参照すると、第１の実施形態の半導体装置１０は、複数の電極パッド５を備える半導体チップ１と、半導体チップ１の外周に沿って配置される複数のリード電極２と、電極パッド５とリード電極２と接続するボンディングワイヤ３と、リード電極２と半導体チップ１との間に設けられているグランドリング４と、複数のリード電極２のそれぞれに接続されている金属配線６とを含んで構成されている。なお、本実施形態におけるボンディングワイヤ３、電極パッド５、リード電極２などを構成する材料に制限は無い。本発明の効果を妨げないものであるならば、それらを構成する材料がどのようなものであっても良い。

半導体チップ１は、マイクロコンピュータやシステムＬＳＩなどに代表される集積回路である。以下の実施の形態においては、半導体チップ１がシステムＬＳＩである場合を例示して本願発明の説明を行う。なお、ここで述べるシステムＬＳＩとは、ＣＰＵやメモリ、周辺回路、ＡＳＩＣなど複数のＬＳＩで構成されるシステム自体を１チップにまとめた大規模ＩＣのことであり、システムに近い機能を有するものである。一般的に、システムＬＳＩは、小型化、低消費電力、および、低価格化が要求される携帯電話機、デジタルカメラ、ポータブルオーディオ機器、ゲーム機などのエレクトロニクス機器に搭載される場合が多い。本実施形態の半導体装置１０は、上記のようなエレクトロニクス機器に適用可能である。

電極パッド５は、半導体チップ１に入力される信号を、外部から半導体チップ１の内部に供給するための入力端子と、半導体チップ１から出力される信号を、半導体チップ１の外部に提供するための出力端子とを含んで構成されている。また、電極パッド５は、半導体チップ１に電源電位を供給するための電源端子と、半導体チップ１に接地電位を供給するための接地端子とを含んでいる。

リード電極２は、リードフレームに形成される電極であり、上記の電極パッド５に入出力される信号が供給されている。リード電極２は、その長手方向の長さが半導体チップ１のコーナー部に近づくにつれて大きくなり、面積が大きくなるように調節され形成されている。なお、本実施の形態におけるリード電極２のパッド幅や隣接する他のリード電極２との間隔は一定であることが好ましい。図４に示されているように、リード電極２と電極パッド５とは、ボンディングワイヤ３を介して接続されている。また、複数のリード電極２のそれぞれは、金属配線６を備えて構成されている。金属配線６は、実装基板への接続リードとなるアウターリードである。

グランドリング４は、本実施形態の半導体装置１０に備えられる金属膜である。図４に示されているように、半導体装置１０は、半導体チップ１と複数のリード電極２との間に設けられた、環状のグランドリング４を備えている。図４に示されているように、グランドリング４は、半導体チップ１と電気的に絶縁されている。また、グランドリング４は、リード電極２と電気的に絶縁されている。さらに、グランドリング４と複数のボンディングワイヤ３とは、電気的に絶縁されている。なお、グランドリング４は、リード電極２の近傍に設けられていることが好ましい。ここで、グランドリング４の一部がリード電極２を取り囲むような形状であっても良い。

以下に、本実施形態の半導体装置１０の詳細な構成に関して、平面図を参照して説明を行う。図５は、本実施形態の半導体装置１０の構成を例示する平面図であり、半導体装置１０の一部を拡大した図面である。以下の実施形態においては、本願発明の理解を容易にするために、半導体チップ１に備えられている電極パッド５が５つである場合を例示して説明を行う。なお、これは、本願発明における電極パッド５の数を制限するものではない。さらに、以下の実施形態において、同様の機能を提供する部材が複数個備えられ、それらを区別する場合には、ハイフン（”−”）つきの枝番号を付して説明を行う。

図５を参照すると、半導体チップ１は回路基板２０の表面に設けられている。半導体チップ１の外周近傍には、複数の電極パッド５（第１電極パッド５−１〜第５電極パッド５−５）が備えられている。図５に示されているように、複数の電極パッド５は、半導体チップ１の辺に沿って配置されている。半導体チップ１の外部には、グランドリング４が備えられている。グランドリング４は、外周と内周とを有し、半導体チップ１とグランドリング４の内周との間には、隙間２１が設けられている。これによって、半導体チップ１とグランドリング４とは、電気的に絶縁されている。

また、図５に示されているように、グランドリング４の外周側の外部には、複数のリード電極２が備えられている。複数のリード電極２のそれぞれは、電極パッド５が配置される方向に沿って備えられている。言い換えると、本実施形態のリード電極２は、半導体チップ１の辺に平行な方向に配置されている。また、リード電極２とグランドリング４との間には、隙間２２が設けられている。この隙間２２によって、リード電極２とグランドリング４とは、電気的に絶縁されている。複数のリード電極２（第１リード電極２−１〜第５リード電極２−５）のそれぞれは、複数のボンディングワイヤ３（第１ボンディングワイヤ３−１〜第５ボンディングワイヤ３−５）によって、そのリード電極２に対応する電極パッド５と一対一に接続されている。複数のリード電極２のそれぞれには、対応する金属配線６が備えられている。図５に示されているように、第１金属配線６−１から第１金属配線６−５のそれぞれは、回路基板２０の表面に設けられている。

図５を参照すると、回路基板２０は、表面に対向する裏面を備え、その裏面には、半田ボールパッド８と半田ボール９とが備えられている。図５に示されているように、本実施形態における半導体装置１０には、複数の半田ボールパッド８（第１半田ボールパッド８−１〜第５半田ボールパッド８−５）が備えられている。各々の半田ボールパッド８は、電極パッド５に一対一に対応している。また、各々の金属配線６と各々の半田ボールパッド８との間には、貫通電極７（第１貫通電極７−１〜第５貫通電極７−５）が設けられている。金属配線６から供給される信号は、貫通電極７を介して半田ボールパッド８に送られる。複数の半田ボール９（第１半田ボール９−１〜第５半田ボール９−５）のそれぞれは、第１半田ボールパッド８−１から第５半田ボールパッド８−５に対応して設けられている。また、図５に示されているように、回路基板２０の裏面には、金属膜１１が備えられている。その金属膜１１は、回路基板２０の表面と裏面との間に設けられた貫通電極１５を介してグランドリング４と接続されている。

以下に、断面図を参照して、本実施形態の構成について説明を行う。図６は、上記図５に示されている点Ａから点Ｂまでを切断したときの断面を示す断面図である。図６を参照すると、回路基板２０は、基板表面１３と基板裏面１４とを含んで構成されている。また、回路基板２０は絶縁層１２を含んで構成されている。図６に示されているように、基板表面１３には、上述の半導体チップ１と、グランドリング４と、第３リード電極２−３と、第３金属配線６−３とが備えられている。また、半導体チップ１の表面には第３電極パッド５−３が備えられている。第３電極パッド５−３は、第代３ボンディングワイヤ３−３を介して第３リード電極２−３に接続されている。

回路基板２０の基板裏面１４には、第３半田ボールパッド８−３と金属膜１１とが備えられている。金属膜１１の下部には複数の半田ボール９が接続されている。また、上述の点Ａ−点Ｂ間で切断したために、図６には示されてはいないが、第３半田ボールパッド８−３の下部には、実際には第３半田ボール９−３が備えられている。図６に示されているように、回路基板２０は基板表面１３から基板裏面１４まで貫通して設けられた第３貫通電極７−３を備えている。第３金属配線６−３と第３半田ボールパッド８−３とは、第３貫通電極７−３を介して接続されている。また、回路基板２０は、基板表面１３から基板裏面１４まで貫通して設けられた貫通電極１５を備えている。グランドリング４と金属膜１１とは、その貫通電極１５を介して接続されている。

電気信号が外部の回路から伝達される場合、その電気信号は、基板裏面１４側の第３半田ボール９−３（図示されず）に入力される。図６を参照すると、その電気信号は、第３半田ボール９−３から第３半田ボールパッド８−３に供給され、第３貫通電極７−３を介して基板表面１３側に送られる。基板表面１３側では、第３金属配線６−３が、第３貫通電極７−３を介して送られる電気信号を受ける。第３金属配線６−３は、その電気信号を、第３リード電極２−３に供給する。第３リード電極２−３は、その電気信号を、第代３ボンディングワイヤ３−３を介して半導体チップ１側の第３電極パッド５−３に供給する。

図６に示されているように、このとき、第３リード電極２−３とグランドリング４とを電極とする容量Ｃ１が形成される。なお、図中に示した容量を表す記号は、リード電極２と金属膜（ここではグランドリング４）とにより形成される容量を仮想的に表示したものである。つまり、容量素子が実際に存在することを意味するものではない。この容量を表す記号に関しては、本明細書の他の図においても同様とする。この第１容量Ｃ１は、グランドリング４と、リード電極２およびボンディングワイヤ３との容量であり、これによってボンディングワイヤ３のインピーダンスが低下したことと等価になり、ボンディングワイヤ３とパッケージ基板上の信号配線のインピーダンスが等しくなり、インピーダンス整合が達成される。また、図６に示されているように、基板裏面１４には金属膜１１が設けられている。この金属膜１１は半田ボール９と電気的に接続されている。そのため、電気信号が外部の回路から伝達される場合、金属膜１１と第３リード電極２−３との間に第２容量Ｃ２が形成される。

ここで、インピーダンス整合を達成するための容量値は、半導体チップ１の特性、ボンディングワイヤ３の太さや長さに応じて変わる。そのため、第１容量Ｃ１及び第２容量Ｃ２の容量値の調節を要する場合がある。その場合、リード電極２の面積や、リード電極２とグランドリング４との隙間２２を適宜変更することにより、それぞれ、容量電極面積、及び容量電極間隔が変化し、適切な容量値に調節することができる。

つまり、ボンディングワイヤの長さは、複数の電極パッド５（第１電極パッド５−１〜第５電極パッド５−５）の位置に応じて決まる。図４（または図５）で説明したように、半導体チップ１が四角形状の場合に、その頂点部分に近い位置の電極パッド５に接続される信号配線においては、ボンディングワイヤが長くなる。

長いボンディングワイヤは、そのボンディングワイヤが有するインダクタンスＬが大きくなる。したがって、そのボンディングワイヤの長さに基づいてリード電極２の形状を変えている。より具体的には、インダクタンスＬが大きいリード電極２に対応して、そのボンディングパッドの面積を大きくして寄生容量Ｃを大きくし、等価的にボンディングパッドを含めたボンディングワイヤの特性インピーダンスを低減させている。

この構成によって、半導体チップ１の頂点付近の電極パッド５で入出力される信号においても、ボンディングワイヤとパッケージ基板上の配線との特性インピーダンスのインピーダンス整合をとることができる。インピーダンス整合がとれていることで、半導体チップ１の頂点付近の電極パッド５においても高速信号の波形の歪みをなくすことができ、全ての電極パッド５を高速インタフェースとして使用することが可能となる。

［第二の実施形態］
以下に、図面を参照して、本願発明の第２の実施形態について説明を行う。なお、以下の説明に使用する図面に付されている番号で、第１の実施形態と同じ番号が付されているものは、その構成・動作が第１の実施形態と同様である。従って、第２の実施形態における詳細な説明は省略する。また、以下の実施の形態では、第一の実施の形態と異なる点を中心に説明する。

図７は第２の実施形態における半導体装置１０の構成を例示する平面図である。図７を参照すると、第２の実施形態の半導体装置１０は、回路基板２０の表面に形成された複数の電極パッド２１（第１電極パッド２１−１〜第５電極パッド２１−５）を備えて構成されている。図７に示されているように、第２の実施形態における電極パッド２１は、その縦方向と横方向の長さの各々が、半導体チップ１の頂点に近い電極パッド５に接続される電極パッド２１ほど大きい。電極パッド２１は、パッド長さが長くなりすぎてパッケージ基板上の配線領域を狭くならないような形状が好ましく、パッド幅などは任意に設定するものであってもよい。

図８は、図７の点Ｃから点Ｄで結ばれる線に対応して半導体装置１０を切断した場合の断面図である。図８を参照すると、電気信号が外部の回路から伝達される場合、第３電極パッド２１−３とグランドリング４とを電極とする第３容量Ｃ３が形成される。この第３容量Ｃ３は、グランドリング４と第１リード電極２−１およびボンディングワイヤ３との容量であり、これによってボンディングワイヤ３のインピーダンスが低下したことと等価になり、ボンディングワイヤ３とパッケージ基板上の信号配線のインピーダンスが等しくなり、インピーダンス整合が達成される。また、図８に示されているように、基板裏面１４には金属膜１１が設けられている。この金属膜１１は半田ボール９と電気的に接続されている。そのため、電気信号が外部の回路から伝達される場合、金属膜１１と第３電極パッド２１−３との間に第４容量Ｃ４が形成される。第２の実施形態において、電極パッド２１の面積や、電極パッド２１とグランドリング４との隙間２２を適宜変更することにより、それぞれ、容量電極面積、及び容量電極間隔が変化し、適切な容量値に調節することができる。

上述してきた実施形態おいては、リード電極２または電極パッド２１の面積変更による容量電極面積の変更、又は、金属膜１１とリード電極２（または２１）との間の絶縁層１２の厚みの変更による容量電極間隔の変更により、容量値の調節を行うことができる。また、金属膜１１の形状を調整することでリード電極２（または第１リード電極２−１）との対向面積をかえることで容量を変更することができる。

上述の実施形態においては、金属配線層を、パッケージ基板表面と裏面のみである２層基板を用いて示したが、本発明を、絶縁層内部に金属配線層を有する４層基板、その他多層基板に適用し、容量をリード電極２（または電極パッド２１）と中間層に設けた対向電極との間に形成し、対向する金属層の形状を調整することで容量を変更することも可能である。
また、実施例１や２におけるグランドリング４など回路基板の同一表面に対向電極を
設け、その対向電極との距離を変えることによって容量値を調整することもできる。
さらに、同一表面に対向電極を設けた容量と、中間層または裏面に対向電極を設けた容
量を併用し容量値を調整することもできる。

以上述べてきたように、本発明は、半導体素子（ＩＣチップ）側の電極パッドの位置に応じて、決まるボンディングワイヤの長さに基づいてボンディングパッドの形状をかえている。これによってボンディングワイヤの容量（Ｃ）を所定の大きさに設定することができるので、従来に比べてボンディングワイヤの特性インピーダンスを低くし、パッケージ配線の特性インピーダンスとのインピーダンスの不連続を低減することができる。

この時、周囲にＶＤＤやＧＮＤ用のボンディングワイヤを増加させる必要がなく、また、素子抵抗や素子容量等の追加部品を必要としない。また、通常の製造工程にて実現ができるため、特性の改善を実現しながら製造工程が簡略であり、コスト増加を抑制できる。また、半導体素子内に複数の高速インタフェースを任意の位置に形成することができるため、装置の小型・高性能化、低価格化を実現することができる。

上記の実施形態において、パッケージ基板に半導体素子を搭載する半導体装置を例示して説明を行ってきたが、パッケージ基板を使用せずに半導体素子と直接にボンディングワイヤにより接続する回路基板においては、パッケージ基板に替わり回路基板にて同様の半導体装置を提供することも可能である。

上述の半導体装置１０において、リード電極２とグランドリング４とは一連の工程により回路基板２０に形成することができる。また、リード電極２の形状が所定の形状であることにより、本願発明は効果を発揮している。そのため、追加部品によるコストや製造コストの増加を大幅に抑制している。また、リード電極２の形状が所定の形状であることにより、本願発明は効果を発揮しているので、ワイヤボンディングの本数制限という問題が生じることもない。

また、上述の金属膜１１は、基板裏面１４に形成される半田ボール９を形成するときに、一連の工程で形成することができる。そのため、本発明を実現する場合における、製造工程数の増加に伴うコストの増加を抑制することができる。また、基板裏面１４は一般的に、使用されない領域なので、その領域を有効に活用することができる。なお、本発明は、金属膜１１を構成することなく効果を発揮することができる。

図１は、従来の半導体装置の構成を例示する平面図である。 図２は、従来の半導体装置の構成を例示する平面図である。 図３は、従来の半導体装置の構成を例示する平面図である。 図４は、第１の実施形態の半導体装置の構成を例示する平面図である。 図５は、第１の実施形態の半導体装置の構成を例示する平面図である。 図６は、第１の実施形態の半導体装置の構成を例示する断面図である。 図７は、第２の実施形態の半導体装置の構成を例示する平面図である。 図８は、第２の実施形態の半導体装置の構成を例示する断面図である。

符号の説明

１…半導体チップ
２、２−１〜２−５…リード電極
３、３−１〜３−５…ボンディングワイヤ
４…グランドリング
５、５−１〜５−５…電極パッド
６、６−１〜６−５…金属配線
７、７−１〜７−５…貫通電極
８、８−１〜８−５…半田ボールパッド
９、９−１〜９−５…半田ボール
１５…貫通電極
１０…半導体装置
１１…金属膜
１２…絶縁層
１３…基板表面
１４…基板裏面
２０…回路基板
Ｃ１…第１容量
Ｃ２…第２容量
Ｃ３…第３容量
Ｃ４…第４容量
１００…半導体装置
１０１…半導体チップ
１０２…リード電極
１０３…金属細線
１０５…電極パッド
１０６…電源配線
１０７…グランド配線
１０８…素子搭載部１０８
１１４…内部リード
１４２…素子抵抗
１４４…素子容量
１４６、１４８…ボンディングワイヤ
１６０…メタルベース

Claims (6)

1. 回路基板に搭載され、複数の電極パッドを有する半導体素子と、
   前記回路基板に形成される複数のリード電極と、
   前記複数の電極パッドと前記複数のリード電極とをそれぞれ接続する複数のボンディングワイヤと
   を具備し、
   前記各リード電極には、それぞれ対応するボンディングワイヤの長さに合わせてボンディングワイヤの特性インピーダンスが一定値になるように調整する容量が形成されていることを特徴とする
   半導体装置。
2. 前記容量は、
   それぞれ前記ボンディングワイヤの特性インピーダンスが、前記回路基板に形成されそれぞれ対応するリード電極に接続される信号配線の特性インピーダンスと等価になるような容量値を有していることを特徴とする
   請求項１記載の半導体装置。
3. 請求項２に記載の半導体装置において、
   前記複数のボンディングワイヤは、
   第１ボンディングワイヤと、前記第１ボンディングワイヤに接続される第１リード電極とで構成される第１信号配線と、
   前記第１ボンディングワイヤよりも長い第２ボンディングワイヤと、前記第２ボンディングワイヤに接続される第２リード電極とで構成される第２信号配線と
   を含み、
   前記第２リード電極の面積は、前記第１リード電極の面積よりも大きい
   半導体装置。
4. 前記複数のリード電極は、前記回路基板の表面に設けられ、
   前記複数の容量は、それぞれ対応する前記リード電極と絶縁層を介して前記回路基板の中間層または前記表面の反対表面に設けられた対向電極との間に設けられた容量を含むことを特徴とする
   請求項１から３の何れか１項に記載の半導体装置。
5. 請求項１から４の何れか１項に記載の半導体装置において、
   前記複数のボンディングワイヤは、
   第１ボンディングワイヤと、前記第１ボンディングワイヤに接続される第１リード電極とで構成される第１信号配線と、
   前記第１ボンディングワイヤよりも長い第２ボンディングワイヤと、前記第２ボンディングワイヤに接続される第２リード電極とで構成される第２信号配線とを含み、
   前記第２リード電極の面積は、前記第１リード電極の面積よりも大きい
   半導体装置。
6. 前記複数のリード電極は、前記回路基板の表面に設けられ、
   前記複数の容量は、それぞれ対応する前記リード電極と距離を離して前記回路基板の同一表面に設けられた対向電極を有し、その電極間距離により容量値が調整された容量を含むことを特徴とする
   請求項１から５の何れか１項に記載の半導体装置。

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