KR20070048266A - 다중 전압용 분리형 박막 커패시터 - Google Patents

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Abstract

집적 회로들과 같은 전기 디바이스들에 다수의 전원 및 기준 전원 전압 레벨들을 제공하기 위한 분리형 박막 커패시터를 형성하는 장치 및 방법은, 공간 제약형 응용들, 전력 소모자와 전원 간의 매우 가까운 전기적 접속들을 필요로 하는 응용들에 유용할 수 있다. 공간 제약형 응용 및 가깝게 커플링된 응용 양쪽의 예는 마이크로프로세서와 같은 집적 회로(IC)일 수 있다. 마이크로프로세서에 전력을 공급하고 조절하는 커패시터는 고속 클럭 레이트의 마이크로프로세서들에서 볼 수 있는 순간적인 전력 요구에 응답하기 위해 가깝게 커플링될 필요가 있고, 마이크로프로세서 패키지 내부의 공간이 매우 제한된다. 마이크로프로세서는, 마이크로프로세서의 빠른 코어 로직부들에서의 최소 크기를 갖는 고속 트랜지스터에 대해 보다 낮은 전압의 전원 레벨을 사용하고, 마이크로프로세서의 캐시 메모리 및 I/O 트랜지스터 부분들에 대해서는 보다 정상적인 전압의 전원 전압 레벨을 사용할 수 있다. 따라서, 고주파 IC에 필요한 전력을 제공하는데, 다중 전원 및 기준 전원 레벨들을 갖는 소형 커패시터가 필요할 수 있다.
다중 전압, 커패시터, 분리형, 로직, I/O

Description

다중 전압용 분리형 박막 커패시터{SPLIT THIN FILM CAPACITOR FOR MULTIPLE VOLTAGES}
본원에 설명된 다양한 실시예들은 일반적으로, 집적 회로들과 같은 전자 디바이스들과 함께 사용되는 박막 커패시터들을 포함하는, 커패시터 설계에 관한 것이다.
많은 전자 디바이스들은 전원에 의해 항상 적절하게 공급될 수 없는 국지적인 순간 전류 요구조건을 가져서, 국지적인 전압 레벨 이동을 초래하고 잘못된 신호 전파를 유발시킨다. 전기 및 전자 디바이스들에서의 국지적인 전력 평활화 애플리케이션에 커패시터를 사용하는 것이 알려져 있다. 그러나, 전자 디바이스, 특히 마이크로프로세서 및 메모리와 같은 집적 회로 디바이스에서 클럭 사이클 레이트가 증가함에 따라, 디바이스가 점차 작아짐에 따라 가깝게 커플링된 커패시터에 대한 필요성이 증가한다. 또한, 전자 디바이스가 작아짐에 따라 디바이스 신뢰성이 감소하는 임계 레벨 아래로 전계를 유지하기 위해 디바이스의 소정 부분들에서 동작 전압이 낮아질 필요가 있다. 디바이스의 임계적인 신뢰성 부분들에서 동작 전압들을 낮추면서 전자 디바이스 성능을 유지하는 한 방법은, 상이한 전압 공급 레벨들을 갖는 2개의 전원을 이용하여 동작하는 것이다. 예를 들어, 집적 회로 (즉, IC)의 내부 로직부는 가능한 가장 빠른 동작 속도를 얻기 위해 최소 크기의 트랜지스터를 사용할 수 있으며, 그 결과 낮은 전압의 전원을 필요로 하나, IC의 주변부에 있는 입력 및 출력(즉, I/O) 드라이버들은, 보다 높은 전압의 전원을 필요로 하고 작은 로직 트랜지스터들이 신뢰성 저하없이 견딜 수 있는 것보다 높은 전압 레벨들을 견딜 수 있는 보다 크고 보다 강력한 트랜지스터를 사용할 수 있다. 방금 설명된 2개의 전원 전압 상황의 결과로서, 동일한 집적 회로 칩과 연관된, 가깝게 커플링된 2개의 상이한 커패시터가 필요할 수 있다. 상이한 전압의 전원 레벨과 함께 2개의 상이한 커패시터를 사용할 경우 전자 디바이스, 예를 들어 IC 패키지 내에 공간 문제가 발생하게 되어, 다중 전압 레벨 성능을 갖는 단일 커패시터가 필요하게 된다. 또한, 잡음을 분리시키기 위해 2개의 분리된 전원을 갖는 커패시터가 필요할 수 있다.
도 1은 본 발명의 예시적인 실시예의 측면도이다.
도 2는 본 발명의 또 다른 예시적인 실시예의 상면도 및 측면도이다.
도 3은 본 발명의 예시적인 기타 실시예들의 상면도 및 측면도이다.
도 4는 본 발명의 실시예를 사용하는 어셈블리의 측면도이다.
도 5는 본 발명의 실시예를 사용하는 시스템의 블록도이다.
다음의 상세한 설명에서, 상세한 설명의 일부를 형성하는 첨부 도면들을 참조하고, 첨부 도면들은, 본 발명의 원리들을 예시할 목적으로, 본 발명이 가장 잘 구현될 수 있는 방식의 특정 실시예들을 도시한다. 도면들에서, 유사한 참조 번호는 실시예들의 다양한 뷰들에 걸쳐 실질적으로 유사한 구성요소들을 기술한다. 이러한 실시예들은 본 기술분야의 당업자가 본 발명을 구현할 수 있을 정도로 충분히 상세하게 설명된다. 본 개시의 원리들에 대한 다른 실시예들이 사용될 수 있고, 본 발명의 범위 및 원리에 벗어나지 않고 본원에 개시된 실시예들에 대해 다양한 구조적 및 재료 변화들이 이루어질 수 있다.
유전 상수에 대해 본원에 사용되는 용어 "하이(high)" 및 "로우(low)"(즉, 하이 k 및 로우 k)는 실리콘 산화물 및 실리콘 질화물과 같은 표준 유전 물질에 관한 유전 상수들을 갖는 물질들을 지칭하는 상대적인 용어들이다. "하이" 및 "로우"라는 용어들이 본원에서 전압들에 대해 사용되는 경우, 이들은 전원 전압 값들에서의 상대적인 값들을 나타내고, "접지"라는 용어는 기준 전압 전원을 나타낸다. 이들 실시예들이 구현될 수 있는 전기 시스템에서의 다양한 인자들, 예를 들어 전기 시스템 내에 있는 집적 회로들의 크기 및 기술, 및 기타 그러한 차이들에 따라 "높은" 전압들의 값은 변할 수 있다. 예를 들어, IC가 점차 작아짐에 따라, MOSFET에서는 게이트 산화물의 높은 전압 퇴화에 보다 민감해지고 바이폴라 접합 트랜지스터에서는 접합 펀치스루(punchthrough)에 보다 민감하게 되고 디바이스 수명을 증가시키기 위해 동작 전압들이 종종 낮아진다.
도 1을 참조하면, 박막 커패시터의 내부 구성의 측면도가 도시되는데, 이 구성은, 전형적으로 표준 또는 낮은 값의 유전 물질(즉, 로우 k)로 만들어지는 기판(100)을 갖고, 상면에서 바닥면까지 관통하는 직선, 상면을 사용하는 디바이스의 상이한 부분들을 접속하는 측면 전도성 선들, 내부 표면들 및 바닥면과 같은 다양한 방향들로 기판을 가로지르는 다수의 신호선 및 다수의 전기 비아에서의 신호 크로스토크를 감소시키기 위해 전형적으로 로우 k 재료로 이루어지는, 상면 상의 제2 유전체층(102)를 갖고, 다른 전기 디바이스들 및 인쇄 회로 기판(즉, PCBs)들에 대한 외부 전기 접촉을 형성한다. 이 예시적인 실시예에서, 박막 커패시터(즉, TFC)의 상판을 형성하고 기판(100)의 이면과 상판을 접속하는 다수의 전기선 및 비아들(104)이 단면에 도시되어 있다. 또한, 제2 유전체층(102)에 매립된 TFC의 바닥판을 형성하고 기판(100)의 이면에 바닥판을 접속시키는 다수의 전기선 및 비아들(106)이 도시되어 있다. 2개의 커패시터 판(104, 106)은 높은 유전 값(즉, 하이 k)의 유전 물질(108)에 의해 분리되어 높은 값의 커패시터를 형성한다. 임의의 하이 k 물질이 층(108)으로서 사용될 수 있다. 하이 k 물질들의 예시적인 예는 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 또는 스트론튬 티탄산염(strontium titanate)를 포함하며, 이는 유전체층(100)이 테이프 캐스트 세라믹(tape cast ceramic)인 경우 유용할 수 있다. 수많은 다른 하이 k 유전 물질들이 본 기술분야의 당업자에게 잘 알려져 있고 특정 응용에 사용되는 공정들 및 재료들을 필요로 하는 실시예의 구현에 사용될 수 있다.
도 1에 도시된 예시적인 예는, 상면 또는 바닥면 상의 접촉 패드들을 사용하여 양쪽 외부 전기 디바이스들에 상면의 일부분들을 접속시키고, 한 위치의 TFC의 일부분들을 기판(100) 상의 다른 위치들에 접속시키기 위해 110과 같은 수직형 전기 전도성 선들을 포함하도록 명확히 확장될 수 있다. 예를 들어, 본 기술분야의 당업자에게 공지된 방법들에 의해, 기판(100)의 바닥측, 상측 또는 매립된 측면 상에 수평 전기 전도체들을 사용하여 하나의 큰 커패시터를 형성하도록 모든 상부 커패시터 전극판 부분(104)들이 함께 접속될 수 있다. 그 후, 결합된 상판 전극선들은 수직 전도체들(110)에 접속될 수 있고, 따라서 상면 또는 바닥면 상의 접촉 패드들을 통해 외부 전원에 접속될 수 있다. 또는, 결합된 상판 전극선들은 수직 커넥터들(110) 없이 기판(100)의 바닥면 상에 위치한 접속 패드들에 의해 외부 전기 디바이스에 접속될 수 있다. 유사한 방식으로, 매립된 바닥 커패시터 판들(106)이 상술한 것과 유사한 수단에 의해 하나의 큰 커패시터 판을 형성하도록 함께 접속될 수 있고, 상면 또는 바닥면 상의 접속부들에 의해 IC 또는 전원 공급장치와 같은 외부 전기 디바이스에 접속될 수 있다.
도 1에 도시된 예시적인 예는, 기판의 상면 상에 도시된 구조들이 바닥면 상에도 형성되게 하여 커패시터가 부착될 수 있는 전기 디바이스의 동일한 양의 전체 사용 면적에서 실질적으로 2배의 영역 및 커패시턴스를 갖는 커패시터들을 제공할 수 있다. 또한, 수직 전기 전도체들(110)은 커패시터의 주변 둘레에 도시된 단일 열(row)로 한정되지 않고, 다수의 열을 갖는 수직 커넥터들 및 접촉 패드들을 가질 수 있으며, 커넥터들의 영역 어레이(area array)를 형성할 수 있어 인출 및 인입 전류의 인덕턴스 및 저항을 줄일 수 있다는 것도 이해할 것이다. 따라서, 도 1에 도시된 예시적인 실시예에서, 상부 커패시터 판들 각각(104)은 수직 접속부들(110)과 같은 포함된 전기 전도체들에 의해 상이한 전압의 전원들에 접속될 수 있으며, 하부 커패시터 판들(106)은 모두 기준 전원에 접속되어 접지 전압으로 불릴 수 있 는 것을 제공할 수 있다. 또는, 하부 커패시터 판들(106)은, 접지 변동 분리(ground bounce isolation)와 같은 다양한 이유로 상부 커패시터 판들(104)의 분리와 함께 분리된 기준 전압 전원들에 접속될 수 있다. 이러한 구성을 이용하면, IC와 같은 전기 회로에, IC의 최소 크기의 내부 트랜지스터를 사용하는 로직부에 낮은 전압 레벨을 공급하면서, 동일한 IC의 입/출력부(즉, I/O) 또는 메모리 캐시에 보다 높은 전압 레벨을 공급하는데 유용할 수 있는 것과 같은 상이한 2개의 전원 전압을 제공할 수 있다.
도 2에는, 2개의 분리된 부분들로 예시적으로 분할된 상부 커패시터 판을 갖는 박막 커패시터(즉, TFC)의 상면도가 도면의 상부에 도시되어 있다. 이러한 예시적인 예에서, 커패시터의 좌측(202)은 TFC의 상면에 직접 실장된 IC와 같이 가깝게 연결된 전기 디바이스의 메모리 캐시부에 동작 전압 레벨을 제공하도록 선택될 수 있다. 예시적인 TFC의 우측(204)은 그 IC의 전압 민감형 로직 코어에 상이한 동작 전압 레벨을 제공하도록 선택된다. 또는, 동시 스위칭 문제 또는 다른 설계 이유로 인해 서로 전기적으로 분리될 필요가 있는 내부 IC 신호들을 양측(202, 204)이 개별적으로 공급할 수 있다.
도 2의 아래의 확장된 측면도 부분에는, 상부 커패시터 판 분리부 주변 영역이 도시되어 있다. 이러한 예시적인 실시예에서, 상부 커패시터 판은 2개 부분으로만 분할된 것으로 도시되어 있고, 하부 커패시터 판(208)은 단일 시트의 전기 전도체인 것으로 도시되어 있다. 본원에 설명된 실시예들은, 하부 커패시터 판이 분할되는 도 1의 예시적인 예를 참조하여 상술된 바와 같이, 명백히 이와 같이 한정 되지 않는다. 그 커패시터는 기판(210) 상에 형성되고, 간단히 하기 위해 본 예시적인 예에서 연속적인 것으로 도시된, 하이 k 유전 물질(206)에 의해 피복된 하부 커패시터 판(208)을 갖는다. 유전 물질(206)의 선택은, 실시예가 사용될 특정 응용에 좌우될 것이다. 예를 들어, 저온 동시 소결 세라믹 분야에서 하이 k 유전 물질은 바륨 스트론튬 티탄산염 또는 다른 유사한 물질로 선택될 수 있다. 하이 k 유전체(206)는 간단히 하기 위해 단일의 연속적인 층으로 도시되었으나, 실시예가 그렇게 한정되지 않고, 하이 k 유전체층은 구현되는 특정 응용에 가장 유용할 수 있는 만큼 많은 분리된 부분들로 나누어질 수 있다.
도 3에는, IC의 최소 크기의 트랜지스터를 갖는 코어 로직 영역에 낮은 전원 전압 레벨을 제공하도록 선택된 영역(302), 및 동일한 IC의 메모리 캐시 영역에 보다 높은, 또는 보다 낮은 또는 상이한 전원 전압 레벨을 제공하도록 선택된 영역(304)을 포함하는 상면도를 갖는 예시적인 실시예가 도시된다. 이러한 예시적인 예에서의 영역(302)은 확장된 상면도에서, 예를 들어 스트라이프들(308)과 비교할 경우 상이한 외부 전원에 접속되는 스트라이프(306)와 같은 상부 커패시터 판 전도체들의 교호적인 스트라이프에 의해 IC의 코어 영역의 상이한 영역들에 2개의 상이한 낮은 전압의 전원 값들이 제공되도록 구성되는 것으로 도시된다. 상이한 전원들은 동일한 전압 레벨을 가질 수 있고 신호 분리 문제로 인해 서로 분리될 수 있거나 또는 상이한 전원들은 해당 응용의 특정 요구조건에 따라 개별적인 영역의 트랜지스터 동작 차이에 응답하여 상이한 전압 레벨들을 제공할 수 있다. IC의 캐시부에 의해 사용되도록 선택된 영역(304)에도 전원들의 동일한 분리가 발생할 수 있 다. 예를 들어, 보다 높은 전압 공급 레벨 영역(304)이 캐시 메모리부 및 I/O부에 대해 2개의 상이한 전원 전압 레벨을 사용할 수 있다. BiCMOS 프로세스, 또는 다른 I/O형 디바이스들로서 알려진 경우의 IC의 I/O부는 출력 디바이스로서 바이폴라 접합 트랜지스터를 사용할 수 있고 따라서 캐시 MOS 트랜지스터와는 상이한 전원 레벨을 필요로 할 수 있다.
예시적인 실시예의 측면도에 도시된 바와 같이, 상부 커패시터 판(302)의 분리된 전도체 스트라이프들(306, 308)들은 간단히 하기 위해 도 3에 연속적인 층으로 도시된 하이 k 유전체층(310)에 위치한다. 실시예는 상기 도시된 바와 같이 한정되지 않는다. 하부 커패시터 판(312)을 형성하는 하부 전도체는 이러한 예시적인 실시예에서, 각각이 상부 커패시터 판(302)의 전도체 스트라이프와 관련되는 개별적인 전도체 스트라이프들로 분리되는 것으로 도시되나, 기준 전압 전원(예를 들어, 접지)에 부착된 연속(solid) 하부 커패시터 판이 많은 특정 응용에서 바람직한 방법일 수 있다. 하부 커패시터 판 전도체들(312)은 기판(314) 상에 형성될 수 있으며, 이 기판은 쓰루홀 전도체들, 내부 레벨 수평 전도체들, 및/또는 도 1 및 2의 설명과 함께 앞서 개시된 기판(314)의 바닥측 상에 위치한, 방금 설명된, 또 다른 커패시터 구조를 가질 수도 있다.
이러한 구성을 사용하면, IC의 캐시 영역에 보다 높은 전원 전압 레벨 커패시터(304)를 제공하면서, 보다 낮은 전원 전압 커패시터 영역(302)의 부분들(306, 308)을 사용하여 내부 코어 로직 영역의 일부분들에 2개의 상이한 보다 낮은 전압 전원 레벨을 제공할 수 있다. 하위 부분(302)의 상이한 부분들에 제공되는 전체 커패시턴스의 양은, 스트라이프들(308)의 크기에 대해 스트라이프들(306)의 상대적인 크기를 변화시킴으로써 특정 응용의 필요에 따라 쉽게 조정될 수 있다.
IC의 보다 낮은(302) 또는 보다 높은(304) 전압 공급 영역들의 상이한 부분들에 제공된 전체 커패시턴스의 양을 제어하는 대안적인 방법이, 2개의 상이한 하이 k 유전체층들(310, 311)을 갖는 예시적인 실시예가 도시된 도 3의 하부에 측면도로 도시되어 있다. IC의 상이한 부분들에 제공되는 전체 커패시턴스의 양은 이전과 같이 전도체 스트라이프들(306, 308)의 상대적인 영역들을 변화시킴으로써 제어될 수 있으나, 이러한 예시적인 구성에서, 층(311)이 다른 하이 k 유전체층(310)보다 얇은 것으로 도시되는, 도면에 도시된 바와 같이, 2개의 하이 k 유전체층의 두께가 변할 수 있거나, 또는 하이 k 유전체로 사용되는 물질이 2개 층들에 대해 상이할 수 있거나, 또는 2가지 방법의 조합이 실시예가 구현되는 특정 응용에 대해 적절할 경우 사용될 수 있다.
도 3에 도시된 예시적인 실시예의 적층형 커패시터 구성, 기판(314)은 이미 설명된 특징들 이외에 수직 쓰루홀 커넥터들, 내부 전도체들 및 도 1 및 2에 대해 앞서 설명하였고, 이미 설명한 나란히 서 있는(side by side) 스트라이프 실시예에 대해 설명한, 양면 상부 및 바닥부 형성 커패시터(dual sided top and bottom formed capacitor) 구조를 가질 수 있다.
도 4에는, 직접 실장형 IC와 함께 사용되는 TFC의 예시적인 실시예가 도시되어 있다. 다층 인쇄 회로 기판일 수 있는 유기 기판(404)을 갖고, 상측에 형성된 커패시터(406) 및 바닥측에 형성된 커패시터(408)를 갖는 실시예로 TFC 커패시 터(402)가 도시되어 있다. 커패시터들은 기판에 매립될 수도 있다. 상부 및 바닥 커패시터들은 다양한 방식들로 접속될 수 있는데, 예를 들어 서로 완전히 분리되고 실장된 IC(412)의 상이한 부분들로 기능하거나, 또는 가용 커패시턴스의 양을 실질적으로 배로 하도록 서로 접속될 수 있거나, 또는 TFC가 적용되는 특정 응용에 필요한 임의의 조합으로 접속될 수 있다.
TFC 커패시터(402)의 바닥면은 외부 접촉들이 접속될 수 있는 것으로 도시된 다수의 접속 패드를 갖는다. 예를 들어, 예시적인 실시예는 쓰루홀 인쇄 회로 기판에 대한 접속을 위해 핀들(410)의 영역 어레이를 나타낸다. 대안적인 접속들은 표면 실장 응용들을 위한 걸 윙 리드(gull wing leads)들, 볼 그리드 어레이들, 또는 도면에 도시된 풀 그리드 소켓(full grid socket)(즉, FGS)과 같은 소켓 커넥터 핀들을 포함할 수 있다.
이러한 예시적인 실시예에서의 TFC 커패시터(402)의 상면은 솔더 볼 어레이(414)를 사용하여 패키지된 IC(412)를 수용하고 납땜하도록 배열된 접속 패드들의 영역 어레이를 갖는다. 대안적인 접속 방법들은 도금된 땜납 또는 금 범프들을 사용하여 패키지되지 않은 실리콘 다이의 플립 칩 실장, 또는 부착된 방열기를 갖는 세라믹 리드형 IC 패키지를 표면 실장하는 것을 포함할 수 있다.
이러한 구성을 이용하면, IC(412)는 TFC(402)의 다양한 부분들로부터 임의의 원하는 수의 상이한 전원 및 기준 전압 공급원으로의 짧은 전기 접속을 가진다. TFC(402)는 전기 접속 핀들(410)을 사용하여 전기 디바이스에 IC(412)를 부착하는 수단을 제공하도록 유익하게 사용될 수도 있다. 이러한 구성은, 최고 속도의 IC 테스트를 위한 필요한 커패시턴스의 적절한 배치로 인해, 완전한 전자 디바이스로의 조립 이전에 IC(412)의 보다 완전한 테스트를 가능케하는 이점을 가질 수 있다.
도 5는, 통신 네트워크, 컴퓨터, 메모리 시스템, 자기 또는 광 디스크, 소정의 다른 정보 저장 장치, 및/또는 임의의 유형의 전자 디바이스 또는 시스템과 같은 다양한 실시예에 따른 제조물(502)의 블록도이다. 제조물(502)은, 관련 정보(예를 들어 컴퓨터 프로그램 명령어들(508) 및/또는 기타 데이터)를 저장하는, 메모리(506)와 같은 머신 액세스가능한 매체에 연결된 프로세서(504), 및 버스 또는 케이블(512)과 같은, 다양한 수단에 의해 외부 전기 디바이스 또는 전자 디바이스에 접속된 입/출력 드라이버(510)를 포함하여, 액세스될 때, 머신이 수학적 문제에 대한 해답을 계산하는 것과 같은 조치를 수행하게 한다. 제조물(502)의 다양한 요소들 중 일부, 예를 들어 프로세서(504)는 순간적인 전류 문제를 가질 수 있는데, 이 문제는 본 실시예를 통해 가깝게 커플링된 커패시터를 사용하여 전류 변동을 경감시키고 완화시킬 수 있다. 예시적인 예로서, 프로세서(504)는 도 4에 앞서 도시되고 설명된 것과 같이 TFC의 상부에 직접 세라믹 패키지로 이롭게 패키지될 수 있다. 실시예는 프로세서(504) 뿐만 아니라 제조물(502)의 임의의 구성 부분에 적용될 수 있다.
또 다른 예시적인 예로서, 제조물(502)은 버스 케이블(512)을 통해 다른 네트워크 요소들(명료함을 위해 도시안됨)에 부착된 통신 네트워크 요소와 같은 시스템일 수 있다. 통신 네트워크는 도면에서 케이블(512)로 도시된 것과 같이, 버스에 의해 상호접속된 다수의 연결된 네트워크 요소를 포함할 수 있다. 네크워크 요 소들은 다이폴 안테나, 단방향 안테나, 또는 유선 케이블(512)을 대신하여, 또는 그와 함께 사용되는 다른 형태의 무선 상호접속 성능을 포함할 수 있다. 예시적인 통신 네트워크에서 보여지는 다양한 요소들 가운데, 상술한 TFC의 예시적인 실시예들을 사용하여 이익을 얻을 수 있는 전자 회로가 존재할 수 있다. 설명된 가깝게 커플링된 TFC로부터 이익을 얻을 수 있는 통신 네트워크 내의 전자 회로 또는 회로들은 로컬 마이크로프로세서(504), 및 케이블(512)로 신호를 보내도록 도면에 도시된 입/출력 드라이버(510)와 같은 외부 라인 드라이버들을 포함할 수 있다. 실시예는 시스템의 사용 또는 특정 응용에 따라 도시된 시스템의 임의의 개별적인 구성요소들에 이로울 수 있다.
또다른 예시적인 예에서, 제조물(502)은 대안적으로, 마이크로프로세서와 같은 계산 요소들(504), 프로그램 코드(508)를 저장하는 메모리 요소들(506), 통신 요소들 및 입/출력 드라이버 요소들(510)을 포함하는 다수의 요소를 갖는 컴퓨터 시스템일 수 있으며, 버스 또는 케이블(512)을 통해, 또는 무선 접속(도시안됨)에 의해 다른 컴퓨터 시스템들에 접속될 수 있다. 하나 이상의 이러한 요소들, 특히 I/O 드라이버(510) 및/또는 계산 요소(502)는 설명한 TFC를 사용하여 효과를 볼 수 있는데, 이들 모두는 가깝게 커플링된 TFC에 의해 개선될 수 있는 순간적인 전류 문제들을 가질 수 있다. 실시예는 사용에 따라 시스템의 개별적인 구성요소들 중 임의의 구성요소에 이익이 될 수 있다. 실시예는 또한 커패시터들의 사용에 대한 다른 수많은 예들 가운데, 전하 펌프들, 필터들, 무선 주파수 애플리케이션들, 및 차동 AC 커플러들과 같은 요소들을 포함할 수도 있는, 상술한 각 요소에 사용되는 기술한 커패시터들 중 둘 이상 또는 임의의 개수의 커패시터에 유용할 수 있다.
설명의 일부분을 형성하는 첨부 도면들은 예로서 도시된 것이며 본 개시가 구현될 수 있는 특정 실시예들로 한정하는 것이 아니다. 예시된 실시예들은 본 기술분야의 당업자가 본원에 개시된 교시를 구현할 수 있도록 충분히 상세하게 설명되어 있다. 다른 실시예들이 사용될 수 있고 이로부터 유도될 수 있어, 구조적 및 논리적 대체 및 변경들이 본 개시의 범위를 벗어나지 않고 이루어질 수 있다. 따라서, 이러한 상세한 설명은 한정의 의미로 받아들여지지 않고, 다양한 실시예들의 범위는 첨부된 청구범위에 의해 자격이 주어지는 등가물의 전체 범위와 함께 첨부된 청구범위에 의해서만 정의된다.
본 발명의 그러한 실시예는 본원에서 개별적으로 또는 집합적으로 단지 편이를 위해 "본 발명"이라는 용어로 지칭될 수 있고 둘 이상이 실제 개시되면 임의의 단일 발명 또는 진보성있는 개념으로 본 출원의 범위를 자발적으로 한정시키지 않는다. 따라서, 특정 실시예들이 본원에 예시되고 설명되었지만, 동일한 목적을 달성하도록 고안된 임의의 구성이 도시된 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 이러한 개시는 다양한 실시예들의 임의의 모든 개작물 또는 변형들을 포함하도록 의도된다. 상기 실시예들의 조합들, 및 본원에 구체적으로 기술되지 않은 기타 실시예들은 상기 설명을 검토하면 본 기술분야의 당업자에게 자명할 것이다.
본 개시물의 요약은, 독자들이 기술적 개시물의 성격을 빨리 파악할 수 있게 하는 요약을 요구하는 37 C.F.R. §1.72(b)에 따라 제공된다. 요약은 청구범위의 의미에 대한 범위를 해석하거나 한정하는데 사용되지 않는다고 이해하면서 제출된다. 또한, 앞선 상세한 설명에서, 본 개시물을 간소화시키고 그 명료함을 증가시킬 목적으로 다양한 특징들이 단일 실시예에 함께 그룹화되어 있는 것을 볼 수 있다. 이러한 개시 방법은 청구되는 실시예들이 각 청구항에 명시적으로 기재된 것 보다 많은 특징들을 필요로 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 다음의 청구범위는 진보성있는 본 발명이 개시된 단일 실시예의 모든 특징들 보다 적은 특징을 가진다는 것을 반영한다. 따라서, 다음의 청구범위는 이에 의해 상세한 설명에 포함되며, 각 청구항은 단독으로 개별적인 실시예이다.

Claims (33)

  1. 유전 상수를 갖는 유전 물질을 이용하여 제1 전도성 전극을 제2 전도성 전극으로부터 전기적으로 분리시키는 단계;
    상기 제1 전도성 전극의 제1 부분을 상기 제1 전도성 전극의 제2 부분으로부터 전기적으로 분리시키는 단계; 및
    상기 제1 전도성 전극의 상기 제1 부분에 제1 전압을 제공하고, 상기 제2 전도성 전극에 제2 전압을 제공하고, 상기 제1 전도성 전극의 상기 제2 부분에 제3 전압을 제공하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 유전 물질은 실리콘 질화물의 유전 상수보다 높은 유전 상수를 갖고, 본질적으로 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate) 및 그들의 혼합물들로 이루어지는 군에서 선택된 하나 이상의 물질을 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 전압은 집적 회로의 캐시부에 대해 제1 전원에 의해 제공되고, 상기 제2 전압은 기준 전원에 의해 제공되고, 상기 제3 전압은 상기 집적 회로의 코 어 로직부에 대해, 상기 제1 전압을 공급하는 상기 전원과는 다른 전원에 의해 제공되는 방법.
  4. 제1항에 있어서,
    본질적으로 단결정 실리콘(single crystal silicon), 다결정 실리콘(polycrystalline silicon), 유리, 단결정 산화물(single crystal oxide), 반도체 재료, 금속박(metal foil), 테이프 캐스트 세라믹(tape cast ceramic), 폴리머, 및 그들의 혼합물들로 이루어지는 군에서 선택되는 하나 이상의 물질로 된 실질적으로 편평한 기판 위에 상기 제2 전극을 더 배치하는 방법.
  5. 제4항에 있어서,
    상기 기판 재료는 상기 기판의 상측(top side)에서 상기 기판의 바닥측(bottom side)까지 전기 신호들을 전도하기 위해 배치된 복수의 전도성 비아를 갖는 방법.
  6. 제5항에 있어서,
    상기 복수의 전도성 비아는,
    상기 제1 전도성 전극의 상기 제1 부분을 상기 기판의 상기 바닥측의 제1 부분에 전기적으로 접속시키는 제1 복수의 비아;
    상기 제2 전도성 전극을 상기 기판의 상기 바닥측의 제2 부분에 전기적으로 접속시키는 제2 복수의 비아;
    상기 제1 전도성 전극의 상기 제2 부분을 상기 기판의 상기 바닥측의 제3 부분에 전기적으로 접속시키는 제3 복수의 비아; 및
    상기 기판의 상기 상측 상의 제4 복수의 접촉 위치를 상기 기판의 상기 바닥측 상의 제5 복수의 접속 위치에 전기적으로 접속시키는 제4 복수의 비아
    를 포함하고,
    상기 복수의 비아 중 선택된 비아들은 집적 회로 상의 복수의 플립 칩 실장 범프(flip chip mounting bump) 중 선택된 범프에 전기적으로 접속하도록 배치되는 방법.
  7. 제1항에 있어서,
    상기 제2 전도성 전극을 적어도 두 개의 부분으로 전기적으로 더 분리하고, 각 부분에 개별적인 전원을 공급하는 방법.
  8. 제7항에 있어서,
    상기 제2 전극의 전기적으로 분리된 각 부분은 상기 제1 전극의 전기적으로 분리된 관련 부분 아래에 배치되는 방법.
  9. 제4항에 있어서,
    제2 유전 상수를 갖는 유전 물질에 의해 제4 전도성 전극으로부터 분리된, 상기 기판의 상기 바닥측 상에 배치된 제3 전도성 전극을 더 포함하는 방법.
  10. 제9항에 있어서,
    상기 제2 유전 상수는 상기 제1 유전 상수와 동일하고, 상기 제4 전극은 적어도 두 개의 부분으로 전기적으로 분리되는 방법.
  11. 박막 커패시터를 형성하는 방법으로서,
    기판을 형성하는 단계;
    상기 기판의 상면 상에 제1 복수의 전극을 패터닝하는 단계;
    상기 제1 복수의 전극 상에 제1 유전 물질을 패터닝하는 단계;
    상기 제1 유전 물질 상에 제2 복수의 전극을 패터닝하는 단계;
    상기 제2 복수의 전극 상에 제2 유전 물질을 패터닝하는 단계;
    상기 제2 복수의 전극의 상기 패턴 내의 갭들을 통과하는 상기 제1 및 제2 유전체들 내에 복수의 접촉홀(contact hole)을 형성하는 단계; 및
    상기 제2 유전 물질 상에 제3 복수의 전극을 패터닝하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 유전 물질은, 본질적으로 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염 및 그들의 혼합물들로 이루어지는 군에서 선택된 하나 이상의 물질을 포함하는 방법.
  13. 제11항에 있어서,
    상기 기판은, 본질적으로 단결정 실리콘, 다결정 실리콘, 유리, 단결정 산화물, 반도체 재료, 금속박, 테이프 캐스트 세라믹, 폴리머 및 그들의 혼합물들로 이루어지는 군에서 선택되는 하나 이상의 재료를 포함하는 방법.
  14. 제13항에 있어서,
    상기 기판의 상측으로부터 상기 기판의 바닥측까지 전기 신호들을 전도하기 위해 배치된 복수의 전도성 비아를 상기 기판 재료에 더 제공하는 방법.
  15. 제14항에 있어서,
    상기 기판의 바닥면 상에 형성된 커패시터를 더 포함하는 방법.
  16. 제11항에 있어서,
    제1 전원 전압을 상기 제1 복수의 전극에 제공하고,
    접지 전압(ground voltage)을 상기 제2 복수의 전극에 제공하고;
    제2 전원 전압을 상기 제3 복수의 전극에 더 제공하는 방법.
  17. 제11항에 있어서,
    상기 제3 복수의 전극의 상면에 복수의 접촉 위치를 더 제공하고, 상기 복수의 접촉 위치 각각은 상기 제1, 제2 및 제3 복수의 전극 중 하나의 선택된 부분에 전기적으로 접속되고, 집적 회로 상의 복수의 플립 칩 실장 범프 중 선택된 범프에 전기적으로 접속하도록 배치되는 방법.
  18. 제11항에 있어서,
    외부 회로에 상기 복수의 전극을 접속하도록 배치된 복수의 전기적 접촉 핀을 상기 기판에 더 제공하는 방법.
  19. 제18항에 있어서,
    상기 전기적 접촉 핀들은, 본질적으로 핀들, 솔더 범프들 및 리드들로 이루어진 군으로부터 하나 이상이 선택되는, 전기적 커넥터들의 영역 어레이를 포함하는 방법.
  20. 제18항에 있어서,
    상기 전기적 접촉 핀들은 적어도 하나의 열(row)을 갖는 주변 어레이(peripheral array)를 포함하고, 추가 열들은 상기 제1 열에 평행한 방법.
  21. 상면, 바닥면, 상기 상면의 선택된 부분들을 상기 바닥면의 선택된 부분들에 접속하는 복수의 전기적 비아, 및 적어도 하나의 외부 전기 회로에 접속하도록 배 치된 복수의 전기적 접속; 및
    적어도 둘의 복수의 전극을 포함하는 적어도 하나의 표면
    을 포함하고,
    각 복수의 전극은 적어도 하나의 유전체층에 의해 다른 복수의 전극으로부터 전기적으로 분리되는 장치.
  22. 제21항에 있어서,
    적어도 하나의 상기 복수의 전극은, 각 부분이 상이한 전원에 접속되는 적어도 두 개의 부분을 포함하는 장치.
  23. 제21항에 있어서,
    상기 유전체층들 중 적어도 하나는, 본질적으로 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염 및 그들의 혼합물들로 이루어지는 군으로부터 선택된 하나 이상의 물질을 포함하는 높은 유전 상수를 갖는 물질인 장치.
  24. 제21항에 있어서,
    적어도 하나의 외부 전기 회로에 접속하도록 배치된 상기 복수의 전기적 접속은 집적 회로 상의 복수의 플립 칩 실장 범프 중 하나에 전기적으로 개별 접속되는 장치.
  25. 제21항에 있어서,
    상기 전기적 접속들은 핀들, 솔더 범프들, 리드들 및 그들의 혼합물들로 이루어지는 군에서 선택된 하나 이상의 커넥터로 구성된 영역 어레이를 포함하는 장치.
  26. 제21항에 있어서,
    상기 전기적 접속들은 리드들의 적어도 하나의 동심(concentric) 열을 갖는 주변 어레이를 포함하는 장치.
  27. 제21항에 있어서,
    상기 기판은, 본질적으로 단결정 실리콘, 다결정 실리콘, 유리, 단결정 산화물, 반도체 재료, 금속박, 테이프 캐스트 세라믹, 무기 폴리머(inorganic polymer), 유기 폴리머(organic polymer) 및 그들의 혼합물들로 이루어지는 장치.
  28. 다이폴 안테나(dipole antenna)를 포함하는 복수의 연결된 요소;
    상면, 바닥면, 상기 상면의 선택된 부분들을 상기 바닥면의 선택된 부분들에 접속하는 복수의 전기적 비아, 및 적어도 하나의 외부 전기 회로에 접속하도록 배치된 복수의 전기적 접속을 포함하는 기판을 포함하는 전자 회로; 및
    적어도 둘의 복수의 전극을 포함하는 적어도 하나의 표면
    을 포함하고,
    각 복수의 전극은 적어도 하나의 유전체층에 의해 다른 복수의 전극으로부터 전기적으로 분리되는 시스템.
  29. 제28항에 있어서,
    적어도 하나의 상기 복수의 전극은 적어도 두 개의 부분을 포함하고, 각 부분은 상이한 전원에 접속되는 시스템.
  30. 제28항에 있어서,
    상기 유전체층들 중 적어도 하나는, 본질적으로 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염 및 그들의 혼합물들로 이루어지는 군에서 선택된 하나 이상의 물질들을 포함하는 높은 유전 상수를 갖는 물질인 시스템.
  31. 계산 요소들(calculating elements), 메모리 요소들(memory elements), 통신 요소들(communication elements) 및 입력/출력 요소들을 적어도 포함하는 복수의 요소 - 상기 요소들 중 적어도 하나의 요소는 상면, 바닥면, 상기 상면의 선택된 부분들을 상기 바닥면의 선택된 부분들에 접속하는 복수의 전기적 비아, 및 적어도 하나의 외부 전기 회로에 접속하도록 배치된 복수의 전기적 접속을 포함하는 기판을 포함함 -; 및
    적어도 둘의 복수의 전극을 포함하는 적어도 하나의 표면
    을 포함하고,
    각 복수의 전극은 적어도 하나의 유전체층에 의해 다른 복수의 전극으로부터 전기적으로 분리되는 컴퓨터 시스템.
  32. 제31항에 있어서,
    적어도 하나의 상기 복수의 전극은 적어도 두 개의 부분을 포함하고, 각 부분은 상이한 전원에 접속되는 컴퓨터 시스템.
  33. 제31항에 있어서,
    상기 유전체층들 중 적어도 하나는, 본질적으로 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염 및 그들의 혼합물들로 이루어지는 군에서 선택된 하나 이상의 물질들을 포함하는 높은 유전 상수를 갖는 물질인 컴퓨터 시스템.
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