JP2016207775A - プリント配線基板 - Google Patents

Abstract

【課題】プリント配線の寄生成分を抑制する。【解決手段】プリント配線基板１００は、多層基板１１０と、多層基板１１０に敷設されて半導体装置１０の電源端子列Ｔ１１ａ〜Ｔ１１ｄが接続される電源ライン５０と、を有する。電源ライン５０は、多層基板１１０の表面に形成された第１配線パターン５１と、多層基板１１０の内部に形成された第２配線パターン５２と、電源端子列Ｔ１１ａ〜Ｔ１１ｄの少なくとも一部をバイパスするように第１配線パターン５１と第２配線パターン５２との間を電気的に導通する層間接続部５３ｘ及び５３ｙと、を含む。【選択図】図５

Description

本発明は、プリント配線基板に関する。

従来より、電源ラインと接地ラインとの間に接続されたスイッチング出力段を駆動する半導体装置が種々のアプリケーションに利用されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−２１１１４７号公報

しかしながら、スイッチング出力段に大電流が流れる場合には、半導体装置を搭載するプリント配線基板の電源ラインや接地ラインに付随する寄生成分（特に寄生インダクタンス成分や寄生抵抗成分）の影響が支配的となり、スイッチ電圧のハイレベル低下やリンギングを生じるおそれがあった。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、プリント配線の寄生成分を抑制することのできるプリント配線基板及びこれを用いた電子機器を提供することを目的とする。

本明細書中に開示されているプリント配線基板は、多層基板と、前記多層基板に敷設されて半導体装置の電源端子列が接続される電源ラインと、前記多層基板に敷設されて前記半導体装置の接地端子列が接続される接地ラインと、を有し、前記電源ライン及び前記接地ラインの少なくとも一方は、前記多層基板の表面に形成された第１配線パターンと、前記多層基板の内部に形成された第２配線パターンと、前記電源端子列または前記接地端子列の少なくとも一部をバイパスするように前記第１配線パターンと前記第２配線パターンとの間を電気的に導通する層間接続部と、を含む構成（第１の構成）とされている。

なお、第１の構成から成るプリント配線基板において、前記第２配線パターンの幅、厚さ、または、導電率は、前記第１配線パターンの幅、厚さ、または、導電率よりも大きい構成（第２の構成）にするとよい。

また、第１または第２の構成から成るプリント配線基板において、前記層間接続部は、前記電源端子列または前記接地端子列の直近または直下に形成されている構成（第３の構成）にするとよい。

また、第１〜第３いずれかの構成から成るプリント配線基板において、前記第１配線パターンと前記第２配線パターンとの間を隔てる絶縁層の厚さは、２００μｍ未満である構成（第４の構成）にするとよい。

また、第１〜第４いずれかの構成から成るプリント配線基板において、前記電源ラインの第２配線パターンと前記接地ラインの第２配線パターンは、各々の電流方向が逆向きとなるように互いにオーバーラップして敷設されている構成（第５の構成）にするとよい。

また、本明細書中に開示されている電子機器は、第１〜第５いずれかの構成から成るプリント配線基板と、前記プリント配線基板に搭載された半導体装置と、を有する構成（第６の構成）とされている。

なお、第６の構成から成る電子機器において、前記半導体装置に複数設けられる外部端子は、いずれも、ピン、半田ボール、または、電極パッドであり、パッケージの底面でアレイ状に並べられている構成（第７の構成）にするとよい。

また、第６または第７の構成から成る電子機器において、前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能する構成（第８の構成）にするとよい。

また、第６または第７の構成から成る電子機器において、前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いてデジタル信号を送信する送信装置の一部として機能する構成（第９の構成）にするとよい。

また、第６または第７の構成から成る電子機器において、前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いてモータを駆動するモータ駆動装置の一部として機能する構成（第１０の構成）にするとよい。

本明細書中に開示されている発明によれば、プリント配線の寄生成分を抑制することのできるプリント配線基板及びこれを用いた電子機器を提供することが可能となる。

スイッチング電源装置の一構成例を示す回路図 プリント配線基板の第１実施形態を示す平面図（第１配線層） プリント配線基板の第２実施形態を示す平面図（第１配線層） プリント配線基板の第２実施形態を示す平面図（第２配線層） α１−α１’縦断面図 α２−α２’縦断面図 第１配線層の厚さ制限を説明するための縦断面図 スイッチ電圧Ｖｓｗの波形図 プリント配線基板の第３実施形態を示す平面図（第１配線層） プリント配線基板の第３実施形態を示す平面図（第２配線層） β１−β１’縦断面図 β２−β２’縦断面図 プリント配線基板の第４実施形態を示す平面図（第２配線層） プリント配線基板の第４実施形態を示す平面図（第３配線層） γ１−γ１’縦断面図 γ２−γ２’縦断面図 ＩＣパッケージのバリエーション（ＰＧＡ）を示す図 ＩＣパッケージのバリエーション（ＢＧＡ）を示す図 ＩＣパッケージのバリエーション（ＬＧＡ）を示す図 電子機器のバリエーション（スイッチング電源装置）を示す図 電子機器のバリエーション（送信装置）を示す図 電子機器のバリエーション（モータ駆動装置）を示す図 スマートフォンの外観図

＜スイッチング電源装置＞
図１は、スイッチング電源装置の一構成例を示す回路図である。本構成例のスイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされる種々のディスクリート部品（バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０）とを有する。スイッチング電源装置１は、スイッチング出力段（本図の例では、半導体装置１０に集積化された出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌ）を用いて電源電圧Ｖｃｃを降圧することにより、所望の出力電圧Ｖｏを生成する。

半導体装置１０は、スイッチング電源装置１の一部として機能するＩＣないしはＬＳＩであり、出力トランジスタ１１Ｈ及び同期整流トランジスタ１１Ｌと、上側ドライバ１２Ｈ及び下側ドライバ１２Ｌと、を含む。なお、半導体装置１０には、不図示の制御回路や異常保護回路も集積化されている。

また、半導体装置１０は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図の例では、スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２）を有する。スイッチ端子Ｔ１０は、スイッチライン７０を外部接続するための外部端子である。電源端子Ｔ１１は、電源ライン５０を外部接続するための外部端子である。接地端子Ｔ１２は、接地ライン６０を外部接続するための外部端子である。

出力トランジスタ１１Ｈは、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。出力トランジスタ１１Ｈのソースとバックゲートは、電源端子Ｔ１１に内部接続されている。出力トランジスタ１１Ｈのドレインは、スイッチ端子Ｔ１０に内部接続されている。出力トランジスタ１１Ｈのゲートは、上側ゲート信号ＧＨの印加端（上側ドライバ１２Ｈの出力端）に接続されている。出力トランジスタ１１Ｈは、上側ゲート信号ＧＨがハイレベルであるときにオフし、上側ゲート信号ＧＨがローレベルであるときにオンする。

同期整流トランジスタ１１Ｌは、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。同期整流トランジスタ１１Ｌのソースとバックゲートは、接地端子Ｔ１２に内部接続されている。同期整流トランジスタ１１Ｌのドレインは、スイッチ端子Ｔ１０に内部接続されている。同期整流トランジスタ１１Ｌのゲートは、下側ゲート信号ＧＬの印加端（下側ドライバ１２Ｌの出力端）に接続されている。同期整流トランジスタ１１Ｌは、下側ゲート信号ＧＬがハイレベルであるときにオンし、下側ゲート信号ＧＬがローレベルであるときにオフする。

スイッチング出力段では、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌが相補的にオン／オフされる。このようなオン／オフ動作により、スイッチ端子Ｔ１０（ないしスイッチライン７０）には、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧Ｖｓｗが生成される。なお、本明細書中における「相補的」という文言は、出力トランジスタ１１Ｈと同期整流トランジスタ１１Ｌのオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。

また、スイッチング出力段では、上記の同期整流方式に限らず、同期整流トランジスタ１１Ｌに代えて整流ダイオードを用いたダイオード整流方式を採用してもよい。

上側ドライバ１２Ｈは、電源端子Ｔ１１と接地端子Ｔ１２との間に接続されており、不図示の制御回路から入力される上側ドライバ制御信号に応じて上側ゲート信号ＧＨを生成する。

下側ドライバ１２Ｌは、電源端子Ｔ１１と接地端子Ｔ１２との間に接続されており、不図示の制御回路から入力される下側ドライバ制御信号に応じて下側ゲート信号ＧＬを生成する。

なお、上側ドライバ１２Ｈと接地端子Ｔ１２との間を接続する内部配線、及び、下側ドライバ１２Ｌと電源端子Ｔ１１との間を接続する内部配線には、寄生抵抗成分１３ａ及び１３ｂが各々付随している。また、電源端子Ｔ１１、スイッチ端子Ｔ１０、及び、接地端子Ｔ１２には、寄生インダクタンス成分１４ｘ〜１４ｚが各々付随している。

バイパスコンデンサ２０は、半導体装置１０の電源変動を抑制するための手段であり、電源ライン５０と接地ライン６０との間に接続されている。なお、バイパスコンデンサ２０には、キャパシタンス成分２１のほかに、等価直列抵抗成分２２と等価直列インダクタンス成分２３が含まれている。バイパスコンデンサ３０としては、素子サイズが小さく、等価直列抵抗成分２２や等価直列インダクタンス成分２３が小さく、かつ、動作温度範囲の広い積層セラミックコンデンサなどを用いることが望ましい。

出力インダクタ３０と出力コンデンサ４０は、スイッチ電圧Ｖｓｗを整流及び平滑して出力電圧Ｖｏを生成するＬＣフィルタを形成する。出力インダクタ３０の第１端は、スイッチライン７０に接続されている。出力インダクタ３０の第２端と出力コンデンサ４０の第１端は、いずれも出力ライン８０に接続されている。出力コンデンサ４０の第２端は、接地ライン６０に接続されている。なお、出力インダクタ３０には、インダクタンス成分３１のほかに、等価直列抵抗成分３２が含まれている。また、出力コンデンサ４０には、キャパシタンス成分４１のほかに、等価直列抵抗成分４２と等価直列インダクタンス成分４３が含まれている。

電源ライン５０は、電源電圧Ｖｃｃの印加端と電源端子Ｔ１１との間を電気的に接続するためのプリント配線である。電源ライン５０には、寄生インダクタンス成分５１と寄生抵抗成分５２が付随している。

接地ライン６０は、接地端（接地電圧ＧＮＤの印加端）と接地端子Ｔ１２との間を電気的に接続するためのプリント配線である。接地ライン６０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。

スイッチライン７０は、出力インダクタ３０の第１端とスイッチ端子Ｔ１０との間を電気的に接続するためのプリント配線である。スイッチライン７０には、寄生インダクタンス成分６１と寄生抵抗成分６２が付随している。

出力ライン８０は、出力インダクタ３０の第２端及び出力コンデンサ４０の第１端と出力電圧Ｖｏの出力端との間を電気的に接続するためのプリント配線である。出力ライン８０にも、他のプリント配線と同様、寄生インダクタンス成分と寄生抵抗成分が付随している。ただし、本図では、図示の便宜上、その描写が省略されている。

＜プリント配線基板（第１実施形態）＞
図２は、スイッチング電源装置１を搭載するプリント配線基板１００の第１実施形態を示す平面図である。本図において、プリント配線基板１００上にパターニングされた電源ライン５０、接地ライン６０、スイッチライン７０、及び、出力ライン８０は、いずれも実線で描写されている。一方、半導体装置１０、バイパスコンデンサ２０、出力インダクタ３０、及び、出力コンデンサ４０は、いずれも破線で透過的に描写されている。

半導体装置１０の底面には、複数の外部端子がアレイ状に並べられている。スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２は、それぞれ複数個ずつ（本図の例では、スイッチ端子Ｔ１０が１２個、電源端子Ｔ１１が８個、接地端子Ｔ１２が４個）設けられており、それぞれが半導体装置１０の内部で共通に接続されている。このような構成とすることにより、各端子に付随する寄生インダクタンス成分１４ｘ〜１４ｚや各端子とプリント配線基板１００とのボンディング部分に付随する寄生抵抗成分５２〜７２を低減することができる。

また、電源ライン５０、接地ライン６０、及び、スイッチライン７０は、いずれもできる限り太く短いパターンとされている。このような構成とすることにより、それぞれに付随する寄生成分（寄生インダクタンス成分５１〜７１や寄生抵抗成分５２〜７２）を低減することができる。

また、バイパスコンデンサ２０は、半導体装置１０の直近（電源端子Ｔ１１や接地端子Ｔ１２の直近）に配置されている。このような構成とすることにより、電源ライン５０や接地ライン６０に付随する寄生成分（寄生インダクタンス成分５１〜６１や寄生抵抗成分５２〜６２）の影響を極力受けずに済む。

このように、第１実施形態のプリント配線基板１００（ないしこれに搭載される半導体装置１０）では、外部端子の並列化、太く短い配線パターニング、及び、半導体装置１０とバイパスコンデンサ２０との直近接続により、プリント配線に付随する寄生成分の低減が図られている。

また、電源ライン５０と接地ライン６０は、スイッチライン７０を挟むように分離して設けられている。このような構成とすることにより、電源ライン５０と接地ライン６０との間が直接ショートし難くなるので、安全性を高めることが可能となる。

ただし、電源ライン５０や接地ライン６０に大電流が流れる場合には、上記の構成を採用してもなお、各々に付随する寄生成分（寄生インダクタンス成分５１〜６１や寄生抵抗成分５２〜６２）の影響が無視できなくなり、スイッチ電圧Ｖｓｗのハイレベル低下やリンギングを生じるおそれがあった。

なお、先にも述べたように、第１実施形態のプリント配線基板１００では、電源端子Ｔ１１や接地端子Ｔ１２を複数並列に用いて、電源ライン５０や接地ライン６０を太く形成することにより、各々に付随する寄生成分の低減が図られていた。

ただし、複数の外部端子がパッケージの底面でアレイ状に並べられたグリッドアレイ型の半導体装置１０において、電源端子Ｔ１１や接地端子Ｔ１２をパッケージの外縁付近だけでなくパッケージの中央付近にも設ける場合には、電源ライン５０や接地ライン６０をパッケージの外縁からさらに内側まで延伸する必要がある。

電源ライン５０や接地ライン６０の延伸部分には、当然のことながら、その長さに応じた寄生成分が付随する。そのため、電源端子Ｔ１１や接地端子Ｔ１２の配設位置がパッケージの外縁部から離れる（中央部に近付く）ほどインピーダンス的に不利となり、その増設効果が薄れるという問題があった。

＜プリント配線基板（第２実施形態）＞
以下では、主に図３〜図６を参照しながら、プリント配線基板１００の第２実施形態について詳細に説明する。

図３は、プリント配線基板１００の第２実施形態を示す平面図であり、特に、プリント配線基板１００の表面に形成された第１配線層を示している。本図において、第１配線層にパターニングされた第１電源ラインＰ１と第１接地ラインＧ１は、いずれも実線で描写されている。一方、半導体装置１０とその外部端子（電源端子Ｔ１１ａ〜Ｔ１１ｄ及び接地端子Ｔ１２ａ〜Ｔ１２ｄを含む）は、いずれも破線で透過的に描写されている。

図４は、図３と同じく、プリント配線基板１００の第２実施形態を示す平面図であり、特に、プリント配線基板１００の内部（第１配線層よりも下層）に形成された第２配線層を示している。本図において、第２配線層にパターニングされた第２電源ラインＰ２と第２接地ラインＧ２は、いずれも実線で描写されている。一方、第１配線層にパターニングされた先出の第１電源ラインＰ１と第１接地ラインＧ１、並びに、半導体装置１０に設けられた電源端子Ｔ１１ａ〜Ｔ１１ｄと接地端子Ｔ１２ａ〜Ｔ１２ｄは、いずれも破線で透過的に描写されている。

図５は、プリント配線基板１００を図３及び図４のα１−α１’線（一点鎖線）で切断したときの縦断面図を示している。また、図６は、プリント配線基板１００を図３及び図４のα２−α２’線（二点鎖線）で切断したときの縦断面図を示している。

各図で示したように、第２実施形態のプリント配線基板１００は、多層基板１１０と、これに敷設された電源ライン５０及び接地ライン６０とを有する。電源ライン５０は、第１電源ラインＰ１と、第２電源ラインＰ２と、層間接続部Ｐ３ｘ及びＰ３ｙと、を含む。接地ライン６０は、第１接地ラインＧ１と、第２接地ラインＧ２と、層間接続部Ｇ３ｘ〜Ｇ３ｚと、を含む。

第１電源ラインＰ１と第１接地ラインＧ１は、いずれも多層基板１１０の表面（第１配線層）に形成された第１配線パターンに相当する。図３で示すように、第１電源ラインＰ１は、電源電圧Ｖｃｃの印加端に繋がる幹線部Ｐ１ａと、幹線部Ｐ１ａから分岐した支線部Ｐ１ｂとを含む。同様に、第１接地ラインＧ１は、接地電圧ＧＮＤの印加端（接地端）に繋がる幹線部Ｇ１ａと、幹線部Ｇ１ａから分岐した支線部Ｇ１ｂとを含む。

支線部Ｐ１ｂ及びＧ１ｂは、それぞれ、幹線部Ｐ１ａ及びＧ１ａから半導体装置１０の搭載位置に向けて延伸されており、半田などを用いて電源端子Ｔ１１ａ〜Ｔ１１ｄ及び接地端子Ｔ１２ａ〜Ｔ１２ｄと各々接続される。

なお、第１配線層に形成された第１電源ラインＰ１と第１接地ラインＧ１には、そのライン厚ｄ１について、半導体装置１０のグリッドピッチｄ１１に応じた制約がある。

図７は、第１配線層の厚さ制限を説明するための縦断面図である。本図で示すように、互いに隣接するグリッド２０１とグリッド２０２との間隔（＝グリッドピッチ）をｄ１１とし、グリッド半径をｄ１２とし、第１配線層２０３及び２０４のテーパをｄ１３として定義した場合、グリッド２０１とグリッド２０２との干渉（短絡）を避けるためには、次の（１）式で表される条件を満たす必要がある。

一般に、第１配線層２０３及び２０４のライン厚ｄ１が大きくなるほど、テーパｄ１３も大きくなる。従って、第１電源ラインＰ１と第１接地ラインＧ１のライン厚ｄ１は、半導体装置１０のグリッドピッチｄ１１に応じた上限値未満に設計しなければならない。

また、グリッド間の干渉（短絡）を避けるためには、支線部Ｐ１ｂ及びＧ１ｂのライン幅ｗ１についても、半導体装置１０のグリッドピッチｄ１１に応じた上限値未満に設計しなければならないという制約がある。すなわち、半導体装置１０のグリッドピッチｄ１１が狭いほど支線部Ｐ１ｂ及びＧ１ｂのライン幅ｗ１も狭くなり、各々に付随する寄生成分（寄生インダクタンス成分や寄生抵抗成分）が大きくなる。

そのため、一列に並ぶ電源端子Ｔ１１ａ〜Ｔ１１ｄ及び接地端子Ｔ１２ａ〜Ｔ１２ｄについては、幹線部Ｐ１ａ及びＧ１ａから遠いものほどインピーダンス的に不利となる。より具体的には、幹線部Ｐ１ａ及びＧ１ａに最も近い電源端子Ｔ１１ａ及び接地端子Ｔ１２ａがインピーダンス的に最も有利となり、逆に、幹線部Ｐ１ａ及びＧ１ａから最も遠い電源端子Ｔ１１ｄ及び接地端子Ｔ１２ｄがインピーダンス的に最も不利となる。

そこで、電源ライン５０及び接地ライン６０は、それぞれ、第１配線層にパターニングされた先述の第１電源ラインＰ１及び第１接地ラインＧ１に加えて、さらに、第２配線層にパターニングされた第２電源ラインＰ２及び第２接地ラインＧ２を含む。

第２電源ラインＰ２と第２接地ラインＧ２は、いずれも多層基板１１０の内部（第２配線層）に形成された第２配線パターンに相当する。図４に即して述べると、第２電源ラインＰ２は、第１電源ラインＰ１の支線部Ｐ１ｂに対してオーバーラップするようにレイアウトされている。同様に、第２接地ラインＧ２は、第１接地ラインＧ１の支線部Ｇ１ｂに対してオーバーラップするようにレイアウトされている。なお、第２接地ラインＧ２については、第１接地ラインＧ１の幹線部Ｇ１ａに対してもオーバーラップするようにレイアウトされている。

ただし、第２電源ラインＰ２と第２接地ラインＧ２を異なるレイアウトとした理由は、レイアウトのバリエーションを単一の図面で描写する、という便宜上の理由に過ぎない。従って、第２電源ラインＰ２を第１電源ラインＰ１の幹線部Ｐ１ａと支線部Ｐ１ｂの双方に対してオーバーラップさせてもよいし、若しくは、第２接地ラインＧ２を第１接地ラインＧ１の支線部Ｇ１ｂに対してのみオーバーラップさせてもよい。

第１電源ラインＰ１と第２電源ラインＰ２との間は、層間接続部Ｐ３ｘ及びＰ３ｙ（ビアなど）を用いて電気的に接続されている。層間接続部Ｐ３ｘは、幹線部Ｐ１ａに最も近い電源端子Ｔ１１ａの直近（支線部Ｐ１ｂの根元側）に設けられている。層間接続部Ｐ３ｙは、幹線部Ｐ１ａから最も遠い電源端子Ｔ１１ｄの直近（支線部Ｐ１ｂの末端側）に設けられている。すなわち、層間接続部Ｐ３ｘ及びＰ３ｙは、電源端子列の両端間をバイパスするように第１電源ラインＰ１と第２電源ラインＰ２との間を電気的に導通する。

同様に、第１接地ラインＧ１と第２接地ラインＧ２との間は、層間接続部Ｇ３ｘ〜Ｇ３ｚ（ビアなど）を用いて電気的に接続されている。なお、層間接続部Ｇ３ｘは、幹線部Ｇ１ａに最も近い接地端子Ｔ１２ａの直近（支線部Ｇ１ｂの根元側）に設けられている。一方、層間接続部Ｇ３ｙは、幹線部Ｇ１ａから最も遠い接地端子Ｔ１２ｄの直近（支線部Ｇ１ｂの末端側）に設けられている。すなわち、層間接続部Ｇ３ｘ及びＧ３ｙは、接地端子列の両端間をバイパスするように第１接地ラインＧ１と第２接地ラインＧ２との間を電気的に導通する。また、層間接続部Ｇ３ｚは、幹線部Ｇ１ａの直下に設けられている。

ここで、第２電源ラインＰ２及び第２接地ラインＧ２は、第１電源ラインＰ１及び第１接地ラインＧ１と異なり、半導体装置１０のグリッドピッチｄ１１に応じた制約を受けることなく、比較的自由にライン幅ｗ２やライン厚ｄ２を設計することが可能である。

例えば、第２電源ラインＰ２及び第２接地ラインＧ２を支線部Ｐ１ｂ及びＧ１ｂよりも幅広（ｗ２＞ｗ１）とすることにより、第２電源ラインＰ２及び第２接地ラインＧ２の寄生成分を支線部Ｐ１ｂ及びＧ１ｂの寄生成分よりも小さく抑えることが可能となる。

また、第２電源ラインＰ２及び第２接地ラインＧ２を支線部Ｐ１ｂ及びＧ１ｂよりも肉厚（ｄ２＞ｄ１）とすることによっても、第２電源ラインＰ２及び第２接地ラインＧ２の寄生成分を支線部Ｐ１ｂ及びＧ１ｂの寄生成分よりも小さく抑えることが可能となる。

また、例えば、第１電源ラインＰ１及び第１接地ラインＧ１を一般的な銅箔や銅メッキ（σ＝５９．０［Ｓ／ｍ］＠２０℃）で形成する一方、第２電源ラインＰ２及び第２接地ラインＧ２をより導電率の高い銀箔や銀メッキ（σ＝６１．４［Ｓ／ｍ］＠２０℃）で形成することもできる。このような素材選択を行うことによっても、第２電源ラインＰ２及び第２接地ラインＧ２の寄生成分を支線部Ｐ１ｂ及びＧ１ｂの寄生成分よりも小さく抑えることが可能となる。

なお、第１配線パターン（＝第１配線層に形成された第１電源ラインＰ１及び第１接地ラインＧ１）と第２配線パターン（＝第２配線層に形成された第２電源ラインＰ２及び第２接地ラインＧ２）との間を隔てる絶縁層の厚さｄ３（すなわち、層間接続部Ｐ３ｘ及びＰ３ｙ、並びに、層間接続部Ｇ３ｘ〜Ｇ３ｚの高さ）は、できるだけ小さい方がよい。より具体的に述べると、絶縁層の厚さｄ３は、２００μｍ未満とすることが望ましく、特に１００μｍ以下（例えば８０μｍ）とすることが望ましい。このような構成とすることにより、層間接続部Ｐ３ｘ及びＰ３ｙの寄生成分、並びに、層間接続部Ｇ３ｘ〜Ｇ３ｚの寄生成分を小さく抑えることが可能となる。

このように、幹線部Ｐ１ａと電源端子Ｔ１１ａ〜Ｔ１１ｄとの間、及び、幹線部Ｇ１ａと接地端子Ｔ１２ａ〜Ｔ１２ｄとの間には、高インピーダンスの支線部Ｐ１ｂ及びＧ１ｂを介する主経路だけでなく、より低インピーダンスの第２電源ラインＰ２及び第２接地ラインＧ２を介するバイパス経路が形成されている。

すなわち、電源ライン５０及び接地ライン６０については、高インピーダンスの支線部Ｐ１ｂ及びＧ１ｂに対して、より低インピーダンスのバイパス経路を並設するように、部分的な多層構造が採用されている。

従って、電源端子列及び接地端子列の並列使用に際して、幹線部Ｐ１ａ及びＧ１ａに近い電源端子及び接地端子だけでなく、幹線部Ｐ１ａ及びＧ１ａから遠い電源端子及び接地端子についても、これらを有効に利用することができるようになる。

図８は、スイッチ電圧Ｖｓｗの波形図である。なお、実線は第２実施形態の挙動を示しており、破線は第１実施形態の挙動を示している。本図で示すように、第２実施形態の構成を採用することにより、スイッチ電圧Ｖｓｗのハイレベル低下やリンギングを効果的に抑制することができるので、より安定なスイッチング動作を実現することが可能となる。

特に、電源ライン５０や接地ライン６０に大電流が流れる場合には、各々に付随する寄生成分（寄生インダクタンス成分５１〜６１や寄生抵抗成分５２〜６２）の影響が顕在化しやすいので、第２実施形態の構成を採用することが望ましいと言える。

なお、第２実施形態では、説明を簡単とすべく、半導体装置１０の電源端子列及び接地端子列として、電源端子Ｔ１１〜Ｔ１１ｄと接地端子Ｔ１２ａ〜Ｔ１２ｄが１列ずつ直線状に並んだ構成を例に挙げたが、各々の配列パターンはこれに限らず、例えば、電源端子列と接地端子列の配列方向が途中で曲がっていてもよいし、或いは、２方向以上に分岐していてもよい。また、電源端子列や接地端子列の直列数ないし並列数も一切不問である。

また、先にも説明したように、第２電源ラインＰ２及び第２接地ラインＧ２は、それぞれ、支線部Ｐ１ｂ及びＧ１ｂの末端部を幹線部Ｐ１ａ及びＧ１ａ（ないしは支線部Ｐ１ｂ及びＧ１ｂの根元部）までバイパスするための低インピーダンス経路として設けられている。従って、このようなバイパス機能が得られる限り、第２電源ラインＰ２及び第２接地ラインＧ２のレイアウトも任意である。

＜プリント配線基板（第３実施形態）＞
以下では、図９〜図１２を参照しながら、プリント配線基板１００の第３実施形態について詳細に説明する。

図９は、プリント配線基板１００の第３実施形態を示す平面図であり、特に、プリント配線基板１００の表面に形成された第１配線層を示している。本図において、第１配線層にパターニングされた第１電源ラインＰ１と第１接地ラインＧ１は、いずれも実線で描写されている。一方、半導体装置１０とその外部端子（電源端子Ｔ１１ａ〜Ｔ１１ｄ及び接地端子Ｔ１２ａ〜Ｔ１２ｄを含む）は、いずれも破線で透過的に描写されている。

図１０は、図９と同様、プリント配線基板１００の第３実施形態を示す平面図であり、特に、プリント配線基板１００の内部（第１配線層よりも下層）に形成された第２配線層を示している。本図において、第２配線層にパターニングされた第２電源ラインＰ２と第２接地ラインＧ２は、いずれも実線で描写されている。一方、第１配線層にパターニングされた先出の第１電源ラインＰ１と第１接地ラインＧ１、並びに、半導体装置１０に設けられた電源端子Ｔ１１ａ〜Ｔ１１ｄと接地端子Ｔ１２ａ〜Ｔ１２ｄは、いずれも破線で透過的に描写されている。

図１１は、プリント配線基板１００を図９及び図１０のβ１−β１’線（一点鎖線）で切断したときの縦断面図を示している。また、図１２は、プリント配線基板１００を図９及び図１０のβ２−β２’線（二点鎖線）で切断したときの縦断面図を示している。

各図で示したように、第３実施形態のプリント配線基板１００では、先の第２実施形態（図３〜図６）をベースとしつつ、層間接続部Ｐ３ａ〜Ｐ３ｄ及びＧ３ａ〜Ｇ３ｄが追加されている。層間接続部Ｐ３ａ〜Ｐ３ｄは、それぞれ、電源端子Ｔ１１ａ〜Ｔ１１ｄの直下に形成されている。同様に、層間接続部Ｇ３ａ〜Ｇ３ｄは、それぞれ、接地端子Ｔ１２ａ〜Ｔ１２ｄの直下に形成されている。

このような構成であれば、先の第２実施形態と比べて、電源端子Ｔ１１ａ〜Ｔ１１ｄ及び接地端子Ｔ１２ａ〜Ｔ１２ｄをより有効に利用することができるようになるので、電源ライン５０及び接地ライン６０の寄生成分をさらに効果的に低減することが可能となる。

＜プリント配線基板（第４実施形態）＞
以下では、主に図１３〜図１６を参照しながら、プリント配線基板１００の第４実施形態について詳細に説明する。

図１３は、プリント配線基板１００の第４実施形態を示す平面図であり、特にプリント配線基板１００の内部（第１配線層よりも下層）に形成された第２配線層を示している。本図において、第２配線層にパターニングされた第２電源ラインＰ２は、実線で描写されている。一方、第１配線層にパターニングされた先出の第１電源ラインＰ１と第１接地ラインＧ１、並びに、半導体装置１０に設けられた電源端子Ｔ１１ａ〜Ｔ１１ｄと接地端子Ｔ１２ａ〜Ｔ１２ｄは、いずれも破線で透過的に描写されている。

図１４は、図１３と同じく、プリント配線基板１００の第４実施形態を示す平面図であり、特に、プリント配線基板１００の内部（第２配線層よりもさらに下層）に形成された第３配線層を示している。本図において、第３配線層にパターニングされた第２接地ラインＧ２は、実線で描写されている。一方、第１配線層にパターニングされた第１電源ラインＰ１と第１接地ラインＧ１、並びに、半導体装置１０に設けられた電源端子Ｔ１１ａ〜Ｔ１１ｄと接地端子Ｔ１２ａ〜Ｔ１２ｄは、いずれも破線で透過的に描写されている。

なお、第４実施形態のプリント配線基板１００において、第１配線層のレイアウトは、先の第２実施形態（図３）と同一であるので、別途新たな図面としての描写は割愛する。

図１５は、プリント配線基板１００を図１３及び図１４のγ１−γ１’線（一点鎖線）で切断したときの縦断面図を示している。また、図１６は、プリント配線基板１００を図１３及び図１４のγ２−γ２’線（二点鎖線）で切断したときの縦断面図を示している。

各図で示したように、第４実施形態のプリント配線基板１００では、先の第２実施形態（図３〜図６）をベースとしつつ、第２電源ラインＰ２と第２接地ラインＧ２を異なる配線層に形成し、かつ、各々の電流方向が逆向きとなるように互いにオーバーラップして敷設した構成とされている。

このような構成であれば、先の第２実施形態と比べて、第２電源ラインＰ２と第２接地ラインＧ２との磁気結合により、相互の寄生成分を相殺することができるので、電源ライン５０及び接地ライン６０の寄生成分をさらに効果的に低減することが可能となる。

なお、第４実施形態の構成については、先の第３実施形態（図９〜図１２）と組み合わせることも可能である。

＜ＩＣパッケージ＞
図１７〜図１９は、それぞれ、ＩＣパッケージのバリエーションを示す図である。

図１７にはＰＧＡ［pin grid array］パッケージが描写されている。半導体装置１０をＰＧＡパッケージとした場合、半導体装置１０の外部端子（スイッチ端子Ｔ１０、電源端子Ｔ１１、及び、接地端子Ｔ１２など）がピンとなり、各々がパッケージの底面でアレイ状に並べられる。

図１８にはＢＧＡ［ball grid array］パッケージが描写されている。半導体装置１０をＢＧＡパッケージとした場合には、半導体装置１０の外部端子が半田ボールとなり、各々がパッケージの底面でアレイ状に並べられる。

図１９にはＬＧＡ［land grid array］パッケージが描写されている。半導体装置１０をＬＧＡパッケージとした場合には、半導体装置１０の外部端子が電極パッドとなり、各々がパッケージの底面でアレイ状に並べられる。

＜電子機器への適用例＞
図２０〜図２２は、それぞれ、プリント配線基板１００（ないしこれに搭載される半導体装置１０）を有する電子機器のバリエーションを示す図である。

図２０の電子機器Ａは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いて電源電圧Ｖｃｃから所望の出力電圧Ｖｏを生成するスイッチング電源装置Ａ１と、出力電圧Ｖｏの供給を受けて動作する負荷Ａ２とを有する。半導体装置１０は、先述のプリント配線基板１００（本図には明示せず）に搭載され、スイッチング電源装置Ａ１の一部として機能する。

図２１の電子機器Ｂは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてデジタル信号Ｓｄを送信する送信装置Ｂ１と、デジタル信号Ｓｄを受信する受信装置Ｂ２とを有する。半導体装置１０は、先述のプリント配線基板１００（本図には明示せず）に搭載され、送信装置Ｂ１の一部として機能する。

図２２の電子機器Ｃは、半導体装置１０に集積化ないしは外部接続されるスイッチング出力段を用いてモータ駆動信号Ｕ、Ｖ、Ｗを生成するモータ駆動装置Ｃ１と、モータ駆動信号Ｕ、Ｖ、Ｗの供給を受けて回転するモータＣ２を有する。半導体装置１０は、先述のプリント配線基板１００（本図には明示せず）に搭載され、モータ駆動装置Ｃ１の一部として機能する。

このように、半導体装置１０（ないしこれを搭載するプリント配線基板１００）は種々のアプリケーションに適用することが可能である。

図２３は、スマートフォンの外観図である。スマートフォンＸは、図２０で示した電子機器Ａの一例であり、半導体装置１０（ないしこれを搭載するプリント配線基板１００）を用いたスイッチング電源装置Ａ１を好適に搭載することが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、大電流を取り扱う低電圧駆動の半導体装置に電源変動を抑制する手法として好適に利用することが可能である。

１ スイッチング電源装置
１０ 半導体装置
１１Ｈ 出力トランジスタ（スイッチング出力段の上側スイッチ）
１１Ｌ 同期整流トランジスタ（スイッチング出力段の下側スイッチ）
１２Ｈ 上側ドライバ
１２Ｌ 下側ドライバ
１３ａ、１３ｂ 寄生抵抗成分
１４ｘ、１４ｙ、１４ｚ、１５ａ、１５ｂ 寄生インダクタンス成分
２０ バイパスコンデンサ
２１ キャパシタンス成分
２２ 等価直列抵抗成分
２３ 等価直列インダクタンス成分
３０ 出力インダクタ
３１ インダクタンス成分
３２ 等価直列抵抗成分
４０ 出力コンデンサ
４１ キャパシタンス成分
４２ 等価直列抵抗成分
４３ 等価直列インダクタンス成分
５０ 電源ライン
６０ 接地ライン
７０ スイッチライン
５１、６１、７１ 寄生インダクタンス成分
５２、６２、７２ 寄生抵抗成分
８０ 出力ライン
１００ プリント配線基板
１１０ 多層基板
２０１、２０２ グリッド
２０３、２０４ 第１配線層
Ｔ１０ スイッチ端子
Ｔ１１、Ｔ１１ａ〜Ｔ１１ｄ 電源端子
Ｔ１２、Ｔ１２ａ〜Ｔ１２ｄ 接地端子
Ｐ１ 第１電源ライン
Ｐ１ａ 幹線部
Ｐ１ｂ 支線部
Ｐ２ 第２電源ライン
Ｐ３ｘ、Ｐ３ｙ 層間接続部
Ｐ３ａ、Ｐ３ｂ、Ｐ３ｃ、Ｐ３ｄ 層間接続部
Ｇ１ 第１接地ライン
Ｇ１ａ 幹線部
Ｇ１ｂ 支線部
Ｇ２ 第２接地ライン
Ｇ３ｘ、Ｇ３ｙ、Ｇ３ｚ 層間接続部
Ｇ３ａ、Ｇ３ｂ、Ｇ３ｃ、Ｇ３ｄ 層間接続部
Ａ、Ｂ、Ｃ 電子機器
Ａ１ スイッチング電源装置
Ａ２ 負荷
Ｂ１ 送信装置
Ｂ２ 受信装置
Ｃ１ モータ駆動装置
Ｃ２ モータ
Ｘ スマートフォン

Claims (10)

1. 多層基板と、
   前記多層基板に敷設されて半導体装置の電源端子列が接続される電源ラインと、
   前記多層基板に敷設されて前記半導体装置の接地端子列が接続される接地ラインと、
   を有し、
   前記電源ライン及び前記接地ラインの少なくとも一方は、
   前記多層基板の表面に形成された第１配線パターンと、
   前記多層基板の内部に形成された第２配線パターンと、
   前記電源端子列または前記接地端子列の少なくとも一部をバイパスするように前記第１配線パターンと前記第２配線パターンとの間を電気的に導通する層間接続部と、
   を含むことを特徴とするプリント配線基板。
2. 前記第２配線パターンの幅、厚さ、または、導電率は、前記第１配線パターンの幅、厚さ、または、導電率よりも大きいことを特徴とする請求項１に記載のプリント配線基板。
3. 前記層間接続部は、前記電源端子列または前記接地端子列の直近または直下に形成されていることを特徴とする請求項１または請求項２に記載のプリント配線基板。
4. 前記第１配線パターンと前記第２配線パターンとの間を隔てる絶縁層の厚さは、２００μｍ未満であることを特徴とする請求項１〜請求項３のいずれか一項に記載のプリント配線基板。
5. 前記電源ラインの第２配線パターンと前記接地ラインの第２配線パターンは、各々の電流方向が逆向きとなるように互いにオーバーラップして敷設されていることを特徴とする請求項１〜請求項４のいずれか一項に記載のプリント配線基板。
6. 請求項１〜請求項５のいずれか一項に記載のプリント配線基板と、
   前記プリント配線基板に搭載された半導体装置と、
   を有することを特徴とする電子機器。
7. 前記半導体装置に複数設けられる外部端子は、いずれも、ピン、半田ボール、または、電極パッドであり、パッケージの底面でアレイ状に並べられていることを特徴とする請求項６に記載の電子機器。
8. 前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いて電源電圧から所望の出力電圧を生成する電源装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。
9. 前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いてデジタル信号を送信する送信装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。
10. 前記半導体装置は、電源端子と接地端子との間に接続されたスイッチング出力段を用いてモータを駆動するモータ駆動装置の一部として機能することを特徴とする請求項６または請求項７に記載の電子機器。

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