JPH09205283A - 半導体モジュール及びメモリモジュール - Google Patents

半導体モジュール及びメモリモジュール

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JPH09205283A
JPH09205283A JP8010717A JP1071796A JPH09205283A JP H09205283 A JPH09205283 A JP H09205283A JP 8010717 A JP8010717 A JP 8010717A JP 1071796 A JP1071796 A JP 1071796A JP H09205283 A JPH09205283 A JP H09205283A
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power supply
ground
terminal
semiconductor
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Tatsuya Nagata
達也 永田
Hiroya Shimizu
浩也 清水
Atsushi Nakamura
篤 中村
Eiji Fukumoto
英士 福本
Toshio Sugano
利夫 菅野
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】複数の半導体装置を多層のプリント配線板に搭
載した半導体モジュールでは、処理動作の高速化に伴っ
て動作時のCMOSの貫通電流がグランドあるいは電源イン
ダクタンスによってノイズを生じ誤動作の原因となって
いた。 【解決手段】半導体メモリ３の電源端子Vccあるいはグ
ランド端子Gndのうち、接続端子４１から遠く配置され
た端子に接続する電源層２２あるいはグランド層２３を
半導体メモリ３に近く配置した。これにより半導体メモ
リ３を流れる貫通電流は近くに配置された電源層２２あ
るいはグランド層２３と磁気的結合が大きくなり、実効
インダクタンスを低減できる。これにより、ノイズが低
減でき、より高速な処理動作が可能な半導体モジュール
を提供できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リ等の半導体装置をプリント配線基板に実装した、例え
ばメモリモジュールやICカードのような半導体モジュー
ルに関するものである。
【０００２】
【従来の技術】従来の半導体モジュール、例えばメモリ
モジュールの構成及び構造に関しては、特開平５−３６
９２３号公報に記載のように、ノイズによる誤動作を防
止するために、半導体メモリを搭載するプリント配線板
の電源ラインやグランドラインを並列に設けていた。し
かしながら、この方法は、半導体メモリとプリント配線
板の電源層やグランド層との接続方法のみに注目してお
り、半導体メモリとプリント配線板との相対的な配置
や、グランド層と電源層の配置について考慮されていな
かった。
【０００３】
【発明が解決しようとする課題】コンピュータ等の電子
装置は、処理動作の高速化が求められており、高速で大
規模な処理を可能とする半導体モジュールが必要となっ
ている。
【０００４】このような半導体モジュールを高速に動作
させると、過渡的に大きな電流が流れるため、半導体装
置やプリント基板の電流経路に存在するインダクタンス
によってノイズを発生する。このノイズは、半導体モジ
ュール自体の誤動作や、半導体モジュールに接続した電
子装置に誤動作を生ずるため、ノイズの低減が重大な課
題となっている。
【０００５】この課題は、従来はメモリモジュールのよ
うな半導体モジュールの処理動作速度がクロック速度で
12MHz〜50MHz程度であったため問題となっていなかった
が、クロック速度が50MHz〜100MHzで顕在化するもので
あり、さらに100MHz以上では避けられない問題である。
【０００６】半導体モジュールのノイズを、メモリモジ
ュールを例に取り説明する。メモリモジュール１は、通
常の電子装置と同様に、図２に示すように、半導体メモ
リ３を多層のプリント配線板２に搭載し、プリント配線
板２の側縁に接続端子４１を設けた構造となっている。
信頼性が高く安価で大容量の記憶を実現するために、メ
モリモジュールは固有の制約や課題を持っている。
【０００７】すなわち、大容量化を実現するために、複
数の半導体メモリをプリント配線基板に搭載して動作さ
せる。そして、プリント配線基板上の複数の半導体メモ
リのアドレスを選定するために、半導体メモリのアドレ
スバッファが同時に切り替わり貫通電流が流れる。この
貫通電流が一つの大きなノイズの原因となる。
【０００８】また、メモリモジュールは、複数の半導体
メモリと接続端子とを接続するために、多くの配線を必
要とするが、配線のために配線層を多くすると価格が高
くなる欠点がある。そのため、例えば図３に示すよう
に、金属導体層を２つの信号層２１と電源層２２とグラ
ンド層２３の４層を設けた場合、電源層２２やグランド
層２３の一部に配線４２を収容して信号線を接続する領
域を設けることがある。
【０００９】これにより、全層数を少なくできるため経
済的に有利であるが、電源層２２やグランド層２３の面
積が小さくなり、ノイズを発生しやすくなる。
【００１０】また、環境に対する信頼性の高いメモリモ
ジュールを実現するためには、図４に示すように、チッ
プ３１を樹脂等の封止材３３で封止したメモリ半導体３
を用いるのが有利である。しかし、記憶容量の大容量化
に従って半導体チップ３１の大きさが大きくなり、チッ
プ３１上の配線及びリード３２のインダクタンスが大き
くなる傾向にある。
【００１１】アドレス切り換え時の貫通電流は、接続端
子４１から電源層２２を通り、メモリ半導体３を通った
後、グランド層２３を通って接続端子４１に流れる。半
導体パッケージをプリント基板に実装するとメモリ半導
体３の厚さ及びリード３２の高さから、メモリ半導体３
に流れる電流はプリント配線板から2mm程度離れて流れ
ることになるためインダクタンスが大きい。
【００１２】さらに、このメモリ半導体３の電源が接続
端子４１から遠くに配置され、かつメモリ半導体３を搭
載した信号層２１に隣接してグランド層２３を配置した
組み合わせでは、メモリ半導体３を流れる電流はプリン
ト配線板のグランド層２３に好ましくない誘導電流を発
生させることがわかった。
【００１３】このため、メモリ半導体３のグランドと接
続端子４１のGndは距離が近いのにも係わらず、インダ
クタンスが大きくなるという重大な欠点があることがわ
かった。このように、グランドのインダクタンスが大き
くなると、ノイズが大きくなり高速な処理動作が難しく
なる。
【００１４】本発明の目的は、電源及びグランドのイン
ダクタンスを低減することにより、ノイズを低減し高速
の処理動作を可能とする半導体モジュール及びメモリモ
ジュールを提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の金属導体層と該各金属導体層の間
に設けられた絶縁層とを備えた多層プリント配線板と、
該多層プリント配線板の少なくとも片方の面に搭載し前
記多層プリント配線板と電気的に接続した複数の半導体
装置と、前記多層プリント配線板の少なくとも片方の面
の一側縁に配置し前記プリント配線板と外部を電気的に
接続する複数の接続端子とを有する半導体モジュールに
おいて、前記複数の金属導体層として、前記複数の半導
体装置を搭載しかつ前記複数の接続端子を配置した信号
層と、前記半導体装置の電源端子と前記複数の接続端子
の中の電源用端子とを電気的に接続する電源層と、前記
半導体装置のグランド端子と前記複数の接続端子の中の
グランド用端子とを電気的に接続するグランド層とを設
け、前記電源端子と前記グランド端子のうち、前記複数
の接続端子からより遠方に配置された端子が前記電源端
子である時は、前記電源層を前記半導体装置に近く配置
し、前記複数の接続端子からより遠方に配置された端子
が前記グランド端子である時は、前記グランド層を前記
半導体装置に近く配置したことを特徴とする。
【００１６】また、本発明の他の特徴は、複数の金属導
体層と該各金属導体層の間に設けられた絶縁層とを備え
た多層プリント配線板と、該多層プリント配線板の少な
くとも片方の面に搭載し前記多層プリント配線板と電気
的に接続した複数の半導体メモリと、前記多層プリント
配線板の少なくとも片方の面の一側縁に配置し前記プリ
ント配線板と外部を電気的に接続する複数の接続端子と
を有するメモリモジュールにおいて、前記複数の金属導
体層として、前記複数の半導体メモリを搭載しかつ前記
複数の接続端子を配置した信号層と、前記半導体メモリ
の電源端子と前記複数の接続端子の中の電源用端子とを
電気的に接続する電源層と、前記半導体メモリのグラン
ド端子と前記複数の接続端子の中のグランド用端子とを
電気的に接続するグランド層とを設け、前記電源端子と
前記グランド端子のうち、前記複数の接続端子からより
遠方に配置された端子が前記電源端子である時は、前記
電源層を前記半導体メモリに近く配置し、前記複数の接
続端子からより遠方に配置された端子が前記グランド端
子である時は、前記グランド層を前記半導体メモリに近
く配置したことにある。
【００１７】また、本発明の他の特徴は、複数の金属導
体層と該各金属導体層の間に設けられた絶縁層とを備え
た多層プリント配線板と、前記多層プリント配線板の少
なくとも片方の面に搭載し前記多層プリント配線板と電
気的に接続した複数の半導体メモリと、前記多層プリン
ト配線板の少なくとも片方の面の一側縁に配置し前記多
層プリント配線板と外部を電気的に接続する複数の接続
端子とを有するメモリモジュールにおいて、前記複数の
金属導体層は、前記複数の半導体メモリを搭載しかつ前
記複数の接続端子を配置した少なくとも一つの第１の信
号層と、前記半導体メモリの電源端子と前記複数の接続
端子の中の電源用端子とを電気的に接続する少なくとも
一つの電源層と、前記半導体メモリのグランド端子と前
記複数の接続端子の中のグランド用端子とを電気的に接
続する少なくとも一つのグランド層と、前記半導体メモ
リの信号端子と前記複数の接続端子の中の信号用端子と
を電気的に接続する少なくとも一つの第２の信号層とか
らなり、前記第１の信号層と前記電源層または前記グラ
ンド層の間に第１の絶縁層を配置し、前記電源層または
前記グランド層に隣接し、かつ前記電源層と前記グラン
ド層の間に第２の絶縁層を配置し、前記第２の絶縁層の
厚さを前記第１の絶縁層の厚さの１／４から１／２とし
たことにある。
【００１８】また、本発明の他の特徴は、複数の金属導
体層と該各金属導体層の間に設けられた絶縁層とを備え
た多層プリント配線板と、該多層プリント配線板の少な
くとも片方の面に搭載し前記多層プリント配線板と電気
的に接続した複数の半導体メモリと、前記多層プリント
配線板の少なくとも片方の面の一側縁に配置し前記プリ
ント配線板と外部を電気的に接続する複数の接続端子と
を有するICカードにおいて、前記複数の金属導体層とし
て、前記複数の半導体メモリを搭載しかつ前記複数の接
続端子を配置した信号層と、前記半導体メモリの電源端
子と前記複数の接続端子のなかの電源用端子とを電気的
に接続する電源層と、前記半導体メモリのグランド端子
と前記複数の接続端子のなかのグランド用端子とを電気
的に接続するグランド層とを設け、前記電源端子と前記
グランド端子のうち、前記複数の接続端子からより遠方
に配置された端子が前記電源端子である時は、前記電源
層を前記半導体メモリに近く配置し、前記複数の接続端
子からより遠方に配置された端子が前記グランド端子で
ある時は、前記グランド層を前記半導体メモリに近く配
置したことにある。
【００１９】本発明によれば、複数の金属導体層と該か
く金属導体層の間に設けられた絶縁層とを備えた多層プ
リント配線板において、複数の金属導体層として、信号
層は、複数の半導体装置を搭載しかつ複数の接続端子を
配置する。電源層は、半導体装置の電源端子と複数の接
続端子の中の電源用端子とを電気的に接続する。グラン
ド層は、半導体装置のグランド端子と複数の接続端子の
中のグランド用端子とを電気的に接続する。そして、半
導体装置の電源端子とグランド端子のうち、複数の接続
端子からより遠方に配置された端子が電源端子である時
は、電源層を半導体装置に近く配置し、複数の接続端子
からより遠方に配置された端子がグランド端子である時
は、グランド層を前記半導体装置に近く配置する。
【００２０】また、複数の絶縁層のうち、電源層とグラ
ンド層の間に設けられた第２の絶縁層の厚さは、信号層
と電源層またはグランド層との間に設けられた第１の絶
縁層の厚さの１／４から１／２とする。
【００２１】これにより、メモリモジュールやICカード
のような半導体モジュールの電源及びグランドのインダ
クタンスを低減することができので、ノイズが低減され
高速の処理動作を可能とすることができる。
【００２２】
【発明の実施の形態】以下、本発明の一実施例に係る半
導体モジュール及び本発明の半導体モジュールの一実施
例であるメモリモジュール１を、図を用いて説明する。
【００２３】本発明の半導体モジュールの一実施例に係
るメモリモジュール１を、図１、図２及び図４を用いて
説明する。
【００２４】本実施例のメモリモジュール１の構成は、
図１及び図２に示すように、複数の金属導体層と該各金
属導体層の間に設けられた絶縁層とを備えた多層のプリ
ント配線板２に、複数の半導体メモリ３を搭載し、プリ
ント配線板２の一側縁に外部と電気的に接続する接続端
子４１を設けている。
【００２５】本実施例では、複数の半導体メモリ３がプ
リント配線板２の片面に配置されている場合について説
明し、その後で別の実施例として両面に配置された場合
について説明する。
【００２６】まず、片面に配置されている場合について
説明する。図１に示すように、複数の金属導体層は、信
号層２１，電源層２２及びグランド層２３からなり、そ
の層の順番は、複数の半導体メモリ３を搭載した信号層
２１、次に半導体メモリ３の電源VccとグランドGndのう
ち、一側縁に配置した接続端子４１からの距離が遠い電
源Vccが接続される電源層２２を、厚さ方向で、グラン
ド層２３よりも半導体メモリ３に近くに配置する。これ
ら金属導体層の間は、絶縁層２４により絶縁する。
【００２７】通常、この半導体メモリ３は、図４に示す
ように、チップ３１とこのチップ３１と電気的に接続し
たリード３２の一部を封止材３３によって封止した構造
を持っている。また、半導体メモリ３には、アドレス，
データ，制御の各信号端子と電源端子、グランド端子が
設けられている。
【００２８】金属導体層は、通常、銅箔が好適であるが
抵抗率の低い金属を用いることができる。また、絶縁層
２４は、ガラス織布を含んだエポキシが好適であるが、
絶縁性が高く積層が可能なポリイミド等の樹脂材料も使
用できる。
【００２９】金属導体層の厚さは、3μmから100μmが好
ましいが、厚さが薄いほど抵抗による損失が大きくな
り、一方、厚さが厚いほどパタン作成が困難になるた
め、10μmから40μmが特に好適である。
【００３０】絶縁層の厚さは、製造の容易さ，モジュー
ルの機械的強度，機械的剛性，電気的な絶縁性，配線の
誘電率等に配慮して選定するため、材料にも依存し、3
μmから1mmが使用可能である。
【００３１】本実施例の作用を、以下説明する。半導体
メモリ３は接続端子４１から供給される外部の信号によ
ってデジタルデータを記憶及び再生する機能を持つ。半
導体メモリ３のVccは電源に、Gndはグランドに接続し、
チップに電流を供給する。
【００３２】半導体メモリ３の各端子は、信号配線や電
源層２２，グランド層２３を通して、接続端子４１に接
続し、この接続端子４１を介して、例えばコンピュータ
本体の基板のような外部回路の信号や電源と接続する。
【００３３】このように、外部回路と接続することによ
り、外部回路からの制御により、デジタルデータの記憶
及び再生を行う。通常、信号はアドレス，アドレススト
ローブ，データ，リード／ライト，アウトプットイネー
ブルにより、特定のアドレスを指定してデータの記憶や
再生を行う。
【００３４】記憶や再生動作を行うときに、メモリモジ
ュール１では、複数のアドレスやデータの電圧が同時に
ＨからＬ、またはＬからＨに変わるタイミングで過渡的
に大きな電流が流れる。特に、図７に示すようなCMOS(C
omplementary Metal Oxide Semiconductor)回路では、
入力信号Vinのロジック反転によって出力信号Voutが反
転するとき、瞬間的にpチャンネルMOS（p-MOS）及びnチ
ャンネルMOS（n-MOS)の両方が導通状態となり、電源Vcc
からグランドGndに貫通電流が流れる。
【００３５】本実施例のメモリモジュール１では、この
貫通電流は、接続端子４１のVccよりビア４３，電源層
２２，ビア４３を通して半導体メモリ３の電源端子Vcc
より半導体メモリ３に流れ込み、グランド端子Gndより
ビア４３，グランド層２３，ビア４３を介して接続端子
４１のGndへ流れる。
【００３６】このとき、本実施例では、半導体メモリ３
の電源端子Vccとグランド端子Gndのうち、電源端子Vcc
が接続端子４１よりも遠くにあり、さらにプリント配線
板２の電源層２２はグランド層２３よりも半導体メモリ
３に近く配置しているため、電源層２２を流れる電流と
半導体メモリ３を流れる電流の磁気的な結合が大きくな
り、グランド層２３には電源層２２を流れる電流により
誘導された電流が接続端子４１の方向に流れるため、半
導体メモリ３から接続端子４１までのグランドインダク
タンス及び電源インダクタンスを小さくことができる。
これにより、ノイズを低減でき、より高速な処理動作が
可能なメモリモジュール１を提供できる効果がある。
【００３７】本実施例では、半導体メモリ３の電源端子
Vccがグランド端子Gndよりも接続端子４１に対して遠く
にあるので、電源層２２をグランド層２３よりも半導体
メモリ３に近く配置した構成をとっているが、逆の場合
にも同じ効果を持つことは言うまでもない。すなわち、
半導体メモリ３のグランド端子Gndが電源端子Vccよりも
接続端子４１に対して遠くにある場合には、グランド層
２３を電源層２２よりも半導体メモリ３に近く配置した
構成をとればよい。
【００３８】また、本実施例では、半導体メモリ３はSO
Jパッケージを用いているが半導体メモリの電源端子，
グランド端子が偏って配置される他のパッケージでも同
様に効果がある。
【００３９】本実施例によれば、複数の金属導体層とし
て、複数の半導体装置を搭載しかつ複数の接続端子を配
置した信号層と、半導体メモリの電源端子と複数の接続
端子の中の電源用端子とを電気的に接続する電源層と、
半導体メモリのグランド端子と複数の接続端子の中のグ
ランド用端子とを電気的に接続するグランド層とを設
け、半導体メモリの電源端子とグランド端子のうち接続
端子から遠方に配置された端子と接続する層を半導体メ
モリに近くに配置することにより、半導体メモリから接
続端子までのグランドインダクタンス及び電源インダク
タンスを小さくできる。これにより、ノイズを低減で
き、より高速な処理動作が可能なメモリモジュールを提
供できる効果がある。
【００４０】次に、同じ原理を用いて、先の実施例にお
ける半導体メモリ３をプリント配線板２の両面に配置し
た別の実施例を説明する。構成、作用は、先の実施例と
ほとんど同じであるため重複する部分は省略する。
【００４１】図１を用いて説明すると、プリント配線板
２は、上面より順次、信号層２１，電源層２２，グラン
ド層２３，信号層２１の４層の金属導体層を持つ。上面
の信号層２１に搭載した半導体メモリ３はその電源端子
Vccが接続端子４１よりも遠くにあり、プリント配線板
２の電源層２２を、上面の信号層２１に搭載した半導体
メモリ３の近くに配置した構成となっていることは先の
実施例と同一である。
【００４２】図１の下面の信号層２１の隠れた面に、上
面と同じように、半導体メモリ３を搭載している。下面
の半導体メモリ３は、プリント配線板２のグランド層２
３に近いため、半導体メモリ３のグランド端子Gndが接
続端子４１から遠くになる方向に半導体メモリ３を搭載
している。
【００４３】本実施例の作用、効果は先の実施例と同一
である。本実施例によれば、プリント配線板は、金属導
体層に、上から順次、信号層，電源層，グランド層，信
号層の４層を有し、上面の信号層に搭載した複数の半導
体メモリは、半導体メモリの電源端子が接続端子より遠
くになるような方向に配置し、かつ下面の信号層に搭載
した複数の半導体メモリは、半導体メモリのグランド端
子が接続端子より遠くになるような方向に配置した。こ
れにより、半導体メモリから接続端子までのグランドイ
ンダクタンス及び電源インダクタンスを小さくできるの
で、ノイズを低減でき、より高速な処理動作が可能なメ
モリモジュール１を提供できる効果がある。
【００４４】上記、二つの実施例において、半導体メモ
リ３は、SOJタイプの半導体パッケージを用いていた
が、SOJタイプは内部のチップがフェースアップで、図
４に示すように、チップ３１上の回路パタンを形成した
面を上方に向けている。チップ３１上の端子パッドより
リード３２で信号あるいは電源、グランドを引き出すた
め、チップ３１の厚さ及び封止材３３の厚さが加わっ
て、電源層２２あるいはグランド層２３より半導体メモ
リ３のリード３２が離れていることになり、電源及びグ
ランドインダクタンスが大きくなる傾向がある。
【００４５】図８に示すような、チップ３１の回路を構
成しているパタン面３１１を下にしたフェースダウンの
半導体メモリ３を、図１に示すプリント配線板２に実装
すると、リード３２と電源層２２あるいはグランド層２
３との距離が小さくでき、半導体メモリ３から接続端子
４１までのグランドインダクタンス及び電源インダクタ
ンスを小さくすることができる。これにより、ノイズを
低減でき、より高速な処理動作が可能なメモリモジュー
ル１を提供できる効果がある。
【００４６】次に、本発明のメモリモジュール１の別の
一実施例を、図５及び図１を用いて説明する。
【００４７】本実施例の構成は、半導体メモリ３を、６
層の金属導体層をもつプリント配線板２の両面に電気的
に接続し、搭載したものである。プリント配線板２は、
上から順次、信号層２１，第１の絶縁層２４１，電源層
２２，第２の絶縁層２４２，グランド層２３，第３の絶
縁層２４３，信号層２１，第１の絶縁層２４１，電源層
２２，第１の絶縁層２４１，信号層２１を配置してい
る。
【００４８】半導体メモリ３は、図１及び図４で説明し
た先の実施例と同様に、アドレス，データ，制御の各信
号端子と、電源端子、グランド端子を設けている。ま
た、このプリント配線板２は、図５には示していない
が、図１に示すように一側縁に複数の接続端子４１を持
っている。
【００４９】プリント配線板２の金属導体層のうち、電
源層２２は半導体メモリ３の電源端子Vccに接続し、グ
ランド層２３は半導体メモリ３のグランド端子Gndに接
続している。さらに、電源層２２は接続端子４１の電源
Vccに、グランド層２３は接続端子４１のグランドGndに
接続している。信号層２１は、半導体メモリ３を搭載
し、かつ複数の接続端子４１を配置した第１の信号層２
１ａと、半導体メモリ３の信号線と接続端子４１の信号
用端子とを電気的に接続する第２の信号層２１ｂとがあ
る。
【００５０】第１の信号層２１ａ及び第２の信号層２１
ｂは、いずれも電源層２２と第１の絶縁層２４１を介し
て隣接して配置している。第１の絶縁層２４１は、図５
では、第１の信号層２１ａと電源層２２との間あるいは
第２の信号層２１ｂと電源層２２との間にあるが、第１
の信号層２１ａあるいは第２の信号層２１ｂに、最も近
接して配置された電源層２２またはグランド層２３との
間の絶縁層を示している。
【００５１】電源層２２は二つあるが、少なくとも一つ
は、グランド層２３と第２の絶縁層２４２を介して配置
している。
【００５２】第３の絶縁層２４３は、第２の信号層２１
ｂとグランド層２３との間にあり、第１の絶縁層２４１
と第２の絶縁層２４２以外の絶縁層である。すなわち、
第３の絶縁層２４３は、第１の絶縁層２４１と同じく、
第２の信号層２１ｂと電源層２２あるいはグランド層２
３との間にあるが、第２の信号層２１ｂから見て２番目
に近接した電源層２２あるいはグランド層２３との間の
絶縁層を示している。
【００５３】第２の絶縁層２４２の厚さは、第１の絶縁
層２４１の厚さの１／２から１／４としている。各金属
導体層の間の接続はビア４３で行う。通常、半導体メモ
リ３は、図４に示すように、チップ３１とこのチップ３
１と電気的に接続したリード３２の一部を封止材３３に
よって封止した構造を持つ。
【００５４】金属導体層は、通常、銅箔が好適であるが
抵抗率の低い金属を用いることができる。また、絶縁層
２４は、ガラス織布を含んだエポキシが好適であるが、
絶縁性が高く積層が可能なポリイミド等の樹脂材料も使
用できる。
【００５５】金属導体層の厚さは、3μmから100μmが好
ましいが、厚さが薄いほど抵抗による損失が大きくな
り、一方、厚さが厚いほどパタン作成が困難になるた
め、10μmから40μmが特に好適である。
【００５６】絶縁層の厚さは、製造の容易さ，モジュー
ルの機械的強度，機械的剛性，電気的な絶縁性，配線の
誘電率等に配慮して選定するため、材料にも依存し、3
μmから1mmが使用可能である。
【００５７】本実施例の作用を、以下説明する。半導体
メモリ３は接続端子４１から供給される外部の信号によ
ってデジタルデータを記憶及び再生する機能を持つ。半
導体メモリ３のVccは電源に、Gndはグランドに接続し、
チップに電流を供給する。
【００５８】半導体メモリ３の各端子は、信号配線や電
源層２２，グランド層２３を通して、接続端子４１に接
続し、この接続端子４１を介して、例えばコンピュータ
本体の基板のような外部回路の信号や電源と接続する。
【００５９】このように、外部回路と接続することによ
り、外部回路からの制御により、デジタルデータの記憶
及び再生を行う。通常、信号はアドレス，アドレススト
ローブ，データ，リード／ライト，アウトプットイネー
ブルにより、特定のアドレスを指定してデータの記憶や
再生を行う。
【００６０】記憶や再生動作を行うときに、メモリモジ
ュール１では、複数のアドレスやデータの電圧が同時に
ＨからＬ、またはＬからＨに変わるタイミングで過渡的
に大きな電流が流れる。特に、図７に示すようなCMOS回
路では、入力信号Vinのロジック反転によって出力信号V
outが反転するとき、瞬間的にp-MOS及びn-MOSの両方が
導通状態となり、電源からグランドに貫通電流が流れ
る。
【００６１】本実施例のメモリモジュール１では、この
貫通電流は、接続端子４１のVccよりビア４３，電源層
２２，ビア４３を通して半導体メモリ３の電源端子Vcc
より半導体メモリ３に流れ込み、グランド端子Gndより
ビア４３，グランド層２３，ビア４３を介して接続端子
４１のGndへ流れる。
【００６２】一方、信号層２１は第一の絶縁層２４１を
介して電源層２２あるいはグランド層２３と近接してい
るため、プロセスで許容される配線幅が決まれば絶縁層
２４１の誘電率とその厚さにより、所望の特性インピー
ダンスを得ることができる。そのため、接続端子４１を
通して接続された外部回路配線の特性インピーダンスと
整合をとることにより、信号の伝送で誤動作の原因とな
る反射ノイズを低減することができる。
【００６３】電源層２２とグランド層２３の少なくとも
１組を第２の絶縁層２４２を介して近接して配置して、
第２の絶縁層２４２の厚さは第１の絶縁層２４１の厚さ
の１／２から１／４としているため、貫通電流が流れた
ときに電源層２２とグランド層２３との磁気的な結合が
大きくなる。その結果、電源層２２とグランド層２３の
相互インダクタンスが大きくなり、電源層２２及びグラ
ンド層２３の実効インダクタンスを小さくできる効果が
ある。
【００６４】絶縁層の厚さは、製造プロセス上取り扱い
が可能な最小の厚さ、及び絶縁耐圧から、選定する必要
があるが、一定の厚さの整数倍が最も作成しやすい。
【００６５】このように、本実施例によれば、製造プロ
セスを煩雑にすることなく、電源層２２とグランド層２
３の実効インダクタンスを小さくできるので、貫通電流
によるノイズを低減できる。そのためノイズが低減で
き、より高速な処理動作が可能なメモリモジュール１を
提供できる効果がある。
【００６６】本実施例では、半導体メモリ３をプリント
配線板２の両面に搭載したメモリモジュール１の構成で
あるが、プリント配線板２の片面に半導体メモリ２を搭
載しても同様な効果が得られることは言うまでもない。
【００６７】また、本実施例では、半導体メモリ３にSO
J(Small Out-line J leaded Package)パッケージを用い
ているが、QFP(Quad Flat Package)，PGA(Pin Grid Arr
ay Package)，TCP(Tape Carrier Package)等のパッケー
ジを用いた半導体メモリを用いることができる。
【００６８】また、本実施例では、金属導体層を６層用
いた例を挙げたが、電源層とグランド層が第２の絶縁層
で隣接配置されていればよく、層の数は本実施例に限ら
れるものではない。
【００６９】本実施例によれば、製造プロセスを煩雑に
することなく、電源層とグランド層の実効インダクタン
スを小さくできるので、貫通電流によるノイズを低減で
きるため、ノイズを低減でき、より高速な処理動作が可
能なメモリモジュール１を提供できる効果がある。
【００７０】次に、本発明のメモリモジュール１の別の
一実施例を、図６及び図２を用いて説明する。
【００７１】本実施例の全体構成は、図２に示すものと
同様である。すなわち、複数の金属導体層と該各金属導
体層の間に設けられた絶縁層を備えた多層のプリント配
線板２に、複数の半導体メモリ３を搭載し、プリント配
線板２の一側縁に外部と電気的に接続する接続端子４１
を設けてメモリモジュール１を構成している。
【００７２】本実施例の特徴となる構成部分を、図６を
用いて説明する。図６は、半導体メモリ３の複数の金属
導体層のうち最上層の信号層２１，電源層２２，グラン
ド層２３の３層のみを抜き出して図示している。更に、
図６を見やすくするために、金属導体層の間に配置して
ある絶縁層は省略し、また信号層２１の信号線、半導体
メモリを接続するランド及びビアの大部分を省略してい
る。
【００７３】最上層の信号層２１には複数の接続端子４
１を設けている。またこの信号層２１の上に半導体メモ
リ３を実装している。電源層２２は、多くの部分はシー
ト状の金属導体を用いているが、一部分は金属導体を抜
いた配線領域４４を設けており、その配線領域４４の中
に配線４２及びビア４３を設けている。
【００７４】グランド層２３は、シート状の金属導体の
中に一部メッシュ領域４５を設けている。ここでメッシ
ュ領域４５とは、所定な穴４６を配置した領域で、メッ
シュ状の微細な穴を所定な位置に配置した領域を言う。
このメッシュ領域４５は電源層２２に設けた配線領域４
４に対向する位置に設けている。ここでは省略している
が、半導体メモリ３は電源、グランド端子をもち、それ
ぞれ電源層２２、グランド層２３に接続している。
【００７５】また、半導体メモリ３のアドレス，デー
タ，制御の各信号端子は、必要に応じて、信号層２１あ
るいは電源層２２に設けた配線領域４４の配線４２及び
ビア４３を介して接続端子４１に接続している。
【００７６】金属導体層は、通常、銅箔が好適であるが
抵抗率の低い金属を用いるのが好ましい。また、絶縁層
２４には、ガラス織布を含んだエポキシが好適である
が、絶縁性が高く積層が可能なポリイミド等の樹脂材料
も使用できる。
【００７７】金属導体層の厚さは、3μmから100μmが好
ましいが、厚さが薄いほど抵抗による損失が大きくな
り、一方、厚さが厚いほどパタン作成が困難になるた
め、10μmから40μmが特に好適である。
【００７８】絶縁層の厚さは、製造の容易さ，モジュー
ルの機械的強，、機械的剛，、電気的な絶縁性，配線の
誘電率等に配慮して選定するため、材料にも依存し、3
μmから1mmが使用可能である。
【００７９】本実施例の作用を、以下説明する。半導体
メモリ３は接続端子４１から供給される外部の信号によ
ってデジタルデータを記憶及び再生する機能を持つ。半
導体メモリ３のVccは電源に、Gndはグランドに接続し、
チップに電流を供給する。
【００８０】半導体メモリ３の各端子は、信号配線や電
源層２２，グランド層２３を通して、接続端子４１に接
続し、この接続端子４１を介して例えばコンピュータ本
体の基板のような外部回路の信号や電源と接続する。
【００８１】このように、外部回路と接続することによ
り、外部回路からの制御により、デジタルデータの記憶
及び再生を行う。通常、信号はアドレス，アドレススト
ローブ，データ，リード／ライト，アウトプットイネー
ブルにより、特定のアドレスを指定してデータの記憶や
再生を行う。
【００８２】信号層２１は、主に配線を布線するが配線
の量が多いと、この層のみでは配線を収容できないた
め、電源層２２に配線領域４４を設けて、一部の配線を
収容することにより、金属導体層の数を多くすることな
く所要の配線を行う。
【００８３】しかし、電源層２２に配線を収容した場
合、グランド層２３が近接していると、配線４２とグラ
ンド層２３の間の静電容量が大きくなり、特性インピー
ダンスを所要の値とすることが難しくなる。
【００８４】本実施例では、電源層２２の配線領域４４
に対向するメッシュ領域４５を設けて、メッシュ領域４
５の穴４６の大きさ，位置を調整することにより、静電
容量を調整し、その結果、製造プロセスを変えることな
く、配線４２の特性インピーダンスを調整し所要の値と
することができる。穴４６の大きさは、配線幅と同等の
大きさが好ましい。配線幅は0.05mmから0.4mmを主に用
いるため、穴４６の大きさは0.05mmから0.8mm程度が好
ましい。
【００８５】このように、グランド層２３と電源層２２
の間の距離が変わっても、電源層２２の一部に設けた配
線領域４４の配線４２の特性インピーダンスを所要の値
に調整できるため、伝送品質の良い配線を少ない金属導
体層の数で実現できると共に、配線の伝送特性を損なわ
ずに電源層２２とグランド層２３の距離を近づけて電源
及びグランドインダクタンスを低減することができる効
果がある。
【００８６】従って、貫通電流によるノイズ及び伝送ノ
イズを低減できるため、より高速な処理動作が可能なメ
モリモジュール１を提供できる効果がある。
【００８７】本実施例では、配線領域４４を電源層２２
に、メッシュ領域４５をグランド層２３に設けている
が、逆に配線領域４４をグランド層２３に、メッシュ領
域４５を電源層２２に設けても同様な効果を得られる。
また、本実施例では半導体メモリ２にSOJパッケージを
用いているが、QFP,PGA,TCP等のパッケージを用いた半
導体メモリを用いることもできる。
【００８８】本実施例によれば、製造プロセスを煩雑に
することなく、電源層とグランド層の実効インダクタン
スを小さくし、しかも信号線の特性インピーダンスを調
整することができる。従って、貫通電流によるノイズ及
び伝送ノイズを低減でき、より高速な処理動作が可能な
メモリモジュールを提供できる効果がある。
【００８９】次に、本発明の一実施例に係るICカード
を、図９を用いて説明する。
【００９０】本実施例のICカード５は、図１のメモリモ
ジュール１と同様に、複数の金属導体層と該各金属導体
層の間に設けられた絶縁層とを備えた多層のプリント配
線板２に、複数の半導体メモリ３が搭載され、複数の半
導体メモリ３はプリント配線板２に電気的に接続され、
さらにプリント配線板２の一側縁に配置された接続端子
４１に接続されている。
【００９１】本実施例では、複数の半導体メモリ３は、
プリント配線板２の片面にのみ配置されている。半導体
メモリ３を搭載したプリント配線板２はカード筐体５１
に収納され、ICカード５が構成されている。
【００９２】この実施例では、プリント配線板２には半
導体メモリ３のみ搭載されているが、通信、暗号等の制
御を行う半導体装置を混載してもよい。半導体メモリ３
及びプリント配線板２の構成は先の実施例と同様である
ため省略する。なお、図９では半導体メモリ３の半導体
パッケージに薄型のTSOP(Thin Small Outline Package)
を用いている。
【００９３】ICカード５は、人が携帯して必要に応じて
コンピュータに接続するため、カード筐体５１は、携帯
時，操作時の破損を防止するための機械的強度が必要で
あると共に、湿度による腐食や短絡を防止する外部環境
からの保護等の作用を持つ必要がある。従って、カード
筐体５１の材料は、エポキシ，アクリル等の樹脂が好適
である。
【００９４】本実施例の作用は、上述した一実施例と同
様であるため省略する。本実施例によれば、グランドイ
ンダクタンス及び電源インダクタンスを小さくできるた
めノイズを低減でき、より高速な処理動作が可能なICカ
ードを提供できる効果がある。
【００９５】以上、述べた本発明の効果は、メモリモジ
ュールとICカードを例に取り説明したが、接続端子が多
層のプリント配線板の一辺縁に配置された半導体モジュ
ールであれば、同様な効果を得ることは云うまでもな
い。
【００９６】
【発明の効果】本発明によれば、メモリモジュールやIC
カードのような半導体モジュールのノイズを低減し高速
の処理動作を可能とすることにより、半導体モジュール
自身の製造コストを上げることなく、特性改善を図るこ
とができ、更に半導体モジュールに接続した電子装置の
信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るメモリモジュールの部
分斜視図である。
【図２】本発明の一実施例に係るメモリモジュールの斜
視図である。
【図３】図１のプリント配線板の詳細部分斜視図であ
る。
【図４】本発明の一実施例に係るメモリモジュールの部
分展開斜視図である。
【図５】本発明の別の一実施例のメモリモジュールの部
分断面図である。
【図６】本発明の別の一実施例のメモリモジュールの部
分展開図である。
【図７】CMOS貫通電流の説明図である。
【図８】フェースダウン半導体メモリの断面図である。
【図９】本発明の一実施例に係るICカードの斜視図であ
る。
【符号の説明】
１…メモリモジュール、２…プリント配線板、３…半導
体メモリ、２１…信号層、２２…電源層、２３…グラン
ド層、３１…チップ、３２…リード、３３…封止材、４
１…接続端子、４２…配線、４３…ビア、４４…配線領
域、４５…メッシュ領域、４６…穴、２４１…第１の絶
縁層、２４２…第２の絶縁層、２４３…第３の絶縁層、
３１１…パタン面、Vcc…電源、Gnd…グランド、５…IC
カード、５１…カード筐体
フロントページの続き (72)発明者 福本 英士 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 菅野 利夫 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】複数の金属導体層と該各金属導体層の間に
    設けられた絶縁層とを備えた多層プリント配線板と、該
    多層プリント配線板の少なくとも片方の面に搭載し前記
    多層プリント配線板と電気的に接続した複数の半導体装
    置と、前記多層プリント配線板の少なくとも片方の面の
    一側縁に配置し前記プリント配線板と外部を電気的に接
    続する複数の接続端子とを有する半導体モジュールにお
    いて、 前記複数の金属導体層として、前記複数の半導体装置を
    搭載しかつ前記複数の接続端子を配置した信号層と、前
    記半導体装置の電源端子と前記複数の接続端子の中の電
    源用端子とを電気的に接続する電源層と、前記半導体装
    置のグランド端子と前記複数の接続端子の中のグランド
    用端子とを電気的に接続するグランド層とを設け、前記
    電源端子と前記グランド端子のうち、前記複数の接続端
    子からより遠方に配置された端子が前記電源端子である
    時は、前記電源層を前記半導体装置に近く配置し、前記
    複数の接続端子からより遠方に配置された端子が前記グ
    ランド端子である時は、前記グランド層を前記半導体装
    置に近く配置したことを特徴とする半導体モジュール。
  2. 【請求項２】請求項１において、前記複数の絶縁層のう
    ち、前記電源層と前記グランド層の間に設けられた第２
    の絶縁層の厚さは、前記信号層と前記電源層または前記
    グランド層との間に設けられた第１の絶縁層の厚さの１
    ／４から１／２としたことを特徴とする半導体モジュー
    ル。
  3. 【請求項３】複数の金属導体層と該各金属導体層の間に
    設けられた絶縁層とを備えた多層プリント配線板と、該
    多層プリント配線板の少なくとも片方の面に搭載し前記
    多層プリント配線板と電気的に接続した複数の半導体メ
    モリと、前記多層プリント配線板の少なくとも片方の面
    の一側縁に配置し前記プリント配線板と外部を電気的に
    接続する複数の接続端子とを有するメモリモジュールに
    おいて、 前記複数の金属導体層として、前記複数の半導体メモリ
    を搭載しかつ前記複数の接続端子を配置した信号層と、
    前記半導体メモリの電源端子と前記複数の接続端子の中
    の電源用端子とを電気的に接続する電源層と、前記半導
    体メモリのグランド端子と前記複数の接続端子の中のグ
    ランド用端子とを電気的に接続するグランド層とを設
    け、前記電源端子と前記グランド端子のうち、前記複数
    の接続端子からより遠方に配置された端子が前記電源端
    子である時は、前記電源層を前記半導体メモリに近く配
    置し、前記複数の接続端子からより遠方に配置された端
    子が前記グランド端子である時は、前記グランド層を前
    記半導体メモリに近く配置したことを特徴とするメモリ
    モジュール。
  4. 【請求項４】請求項３において、前記複数の絶縁層のう
    ち、前記電源層と前記グランド層の間に設けられた第２
    の絶縁層の厚さは、前記信号層と前記電源層または前記
    グランド層との間に設けられた第１の絶縁層の厚さの１
    ／４から１／２としたことを特徴とするメモリモジュー
    ル。
  5. 【請求項５】複数の金属導体層と該各金属導体層の間に
    設けられた絶縁層とを備えた多層プリント配線板と、前
    記多層プリント配線板の少なくとも片方の面に搭載し前
    記多層プリント配線板と電気的に接続した複数の半導体
    メモリと、前記多層プリント配線板の少なくとも片方の
    面の一側縁に配置し前記多層プリント配線板と外部を電
    気的に接続する複数の接続端子とを有するメモリモジュ
    ールにおいて、 前記複数の金属導体層は、前記複数の半導体メモリを搭
    載しかつ前記複数の接続端子を配置した少なくとも一つ
    の第１の信号層と、前記半導体メモリの電源端子と前記
    複数の接続端子の中の電源用端子とを電気的に接続する
    少なくとも一つの電源層と、前記半導体メモリのグラン
    ド端子と前記複数の接続端子の中のグランド用端子とを
    電気的に接続する少なくとも一つのグランド層と、前記
    半導体メモリの信号端子と前記複数の接続端子の中の信
    号用端子とを電気的に接続する少なくとも一つの第２の
    信号層とからなり、前記第１の信号層と前記電源層また
    は前記グランド層の間に第１の絶縁層を配置し、前記電
    源層または前記グランド層に隣接し、かつ前記電源層と
    前記グランド層の間に第２の絶縁層を配置し、前記第２
    の絶縁層の厚さを前記第１の絶縁層の厚さの１／４から
    １／２としたことを特徴とするメモリモジュール。
  6. 【請求項６】複数の金属導体層と該各金属導体層の間に
    設けられた絶縁層とを備えた多層プリント配線板と、該
    多層プリント配線板の少なくとも片方の面に搭載し前記
    多層プリント配線板と電気的に接続した複数の半導体メ
    モリと、前記多層プリント配線板の少なくとも片方の面
    の一側縁に配置し前記プリント配線板と外部を電気的に
    接続する複数の接続端子とを有するICカードにおいて、 前記複数の金属導体層として、前記複数の半導体メモリ
    を搭載しかつ前記複数の接続端子を配置した信号層と、
    前記半導体メモリの電源端子と前記複数の接続端子のな
    かの電源用端子とを電気的に接続する電源層と、前記半
    導体メモリのグランド端子と前記複数の接続端子のなか
    のグランド用端子とを電気的に接続するグランド層とを
    設け、前記電源端子と前記グランド端子のうち、前記複
    数の接続端子からより遠方に配置された端子が前記電源
    端子である時は、前記電源層を前記半導体メモリに近く
    配置し、前記複数の接続端子からより遠方に配置された
    端子が前記グランド端子である時は、前記グランド層を
    前記半導体メモリに近く配置したことを特徴とするICカ
    ード。
  7. 【請求項７】請求項６において、前記複数の絶縁層のう
    ち、前記電源層と前記グランド層の間に設けられた第２
    の絶縁層の厚さは、前記信号層と前記電源層または前記
    グランド層との間に設けられた第１の絶縁層の厚さの１
    ／４から１／２としたことを特徴とするICカード。
  8. 【請求項８】請求項３または請求項５または請求項６に
    おいて、前記半導体メモリをフェースダウンに配置した
    ことを特徴とするメモリモジュール。
  9. 【請求項９】請求項１または請求項３または請求項５ま
    たは請求項６において、前記グランド層または前記電源
    層は、層の一部に信号配線領域を有し、かつ前記信号配
    線領域に対向する前記電源層または前記グランド層の一
    部に所定の穴を設けたことを特徴とするメモリモジュー
    ル。
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