JPH11251516A - 半導体モジュール - Google Patents

Abstract

(57)【要約】 【課題】動作速度がクロック速度５０ＭＨｚ以上であっ
ても、誤動作しない半導体メモリモジュールを提供する
こと。 【解決手段】プリント基板の信号線とスルーホールとの
位置関係あるいはスルーホール同士の位置関係を規定す
ることにより、半導体装置やプリント基板の電流経路に
存在するインダクタンスによって発生するノイズを低減
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数の半導体メモリ
等の半導体装置をプリント配線基板に実装した半導体モ
ジュールやＩＣカードのような半導体モジュールに関す
る。

【０００２】

【従来の技術】従来の半導体モジュールは，例えば半導
体モジュールの構成及び構造に関しては、特開平５−３
６９２３号公報に記載のようにノイズによる誤動作を防
止するために、半導体メモリを搭載するプリント配線板
の電源ラインやグランドラインを並列に設けていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
従来技術は半導体メモリとプリント配線板の電源層やグ
ランド層との接続方法のみに注目しており、基板の信号
線とスルーホールあるいはスルーホール同士の相対的な
位置について考慮されていない。コンピュータ等の電子
装置は動作の高速化が求められており、高速で大規模な
処理を可能とする半導体モジュールが必要となってい
る。◆このような半導体モジュールを高速に動作させる
と、過渡的に大きな電流が流れるため、半導体装置やプ
リント基板の電流経路に存在するインダクタンスによっ
てノイズが発生する。このノイズは半導体モジュール自
体の誤動作や半導体モジュールに接続した電子装置に誤
動作を生ずるため、このノイズを低減することが重大な
課題となっている。この課題は，従来は半導体モジュー
ルのような半導体モジュールの動作速度がクロック速度
で１０ＭＨｚ〜５０ＭＨｚ程度であったため問題となっ
ていなかったが，クロック速度が５０ＭＨｚ〜１００Ｍ
Ｈｚで顕在化するものであり，さらに１００ＭＨｚ以上
では避けられない問題である。

【０００４】半導体モジュールのノイズを図２に示した
半導体モジュールを例して説明する。◆半導体モジュー
ル１は通常の電子装置と同様に、半導体メモリ３をプリ
ント配線板２に搭載し、プリント配線板２の側縁に接続
端子４１を設けた構造となっている。信頼性が高く安価
で大容量の記憶を実現するために半導体モジュールは固
有の制約や課題を持っている。すなわち、大容量化を実
現するために複数の半導体メモリをプリント配線基板に
搭載して動作させており、同時に複数の半導体メモリの
アドレスを選定するため半導体メモリのアドレスバッフ
ァを同時に切り替えている。そしてアクセスされた半導
体メモリの出力バッファから同時に複数のデータが出力
される。このときのアドレスバッファへの入力データや
出力バッファからの出力データの切り替えに伴い過渡電
流が流れ、これが一つの大きなノイズの原因となる。ア
ドレスバッファへの入力データが例えばローレベルから
ハイレベルへ切り替えられた際、半導体メモリを搭載し
た半導体モジュールを構成するプリント配線板２の導体
層内には図３に示すような方向に過渡電流が流れる。す
なわちアドレス線の接続端子４１から、信号層２１内に
あるアドレス信号線１０２を経て、搭載された半導体メ
モリ３のアドレスバッファへである。このとき、アドレ
ス信号線１０２のみならずグランド層２３にはやはり図
中に示すように、搭載した半導体メモリ３のグランドリ
ードからグランド層２３を経てプリント配線板のグラン
ド接続端子４１へ向かう過渡的な帰還電流が流れる。

【０００５】ノイズの原因としては、上記のような過渡
電流の他、電源またはグランド層のインダクタンスがあ
る。ノイズは概略上記過渡電流の時間変化率と電源また
はグランド層のインダクタンスの積として生じる。従っ
て、ノイズを低減するためにはLSIの動作速度を低下さ
せて過渡電流の時間変化率を下げるか、もしくは上記イ
ンダクタンスを低減する必要がある。しかしながら、半
導体装置は高速で動作させる必要があるから前者の手段
を採ることは困難である。このため、後者の手段を採る
ことが必要になるが、以下に述べる理由によりこれまで
の半導体モジュールでは上記インダクタンスを低減する
ことが困難であった。

【０００６】すなわち、半導体モジュールはプリント配
線板の片面又は両面に搭載した複数の半導体メモリと接
続端子を電気的に接続するためにプリント配線板に多数
の層間接続部を持つ。例えば、図４や図６のプリント配
線板の斜視図に示すような、スルーホール４３、４４、
４５がこれに相当する。これらのスルーホールは、各誘
電体層と導体層を形成した後ドリルにより穴開け加工を
し、さらに各導体層間の導通を確保するためメッキ処理
を施して形成されるのが一般的である。これらのスルー
ホールのうち、スルーホール４３は信号層２１同士を接
続し、スルーホール４４は信号層２１とグランド層２３
を接続する。このため、スルーホール４３はグランド層
２２及び電源層２３との絶縁を確保する必要があり、ス
ルーホール４４は電源層との絶縁を確保する必要があ
る。このため、スルーホール４３の周囲はグランド層２
２と電源層２３を、スルーホール４４の周囲は電源層２
３をそれぞれ除去する必要がある。これは、一般には図
５に示すように、電源層またはグランド層を貫通するス
ルーホール４３、４４の近傍の電源層またはグランド層
に欠落部５０や欠落部５１を設けることにより達成され
る。このような構造は層間接続をとるために必須である
が、欠落部５０や欠落部５１の設けた分だけ電源層２３
やグランド層２２の面積が小さくなり、図３で説明した
過渡電流の経路のうち特にグランド層２２内部の帰還電
流の電流経路を妨げる場合があり、結果的に電源または
グランド層のインダクタンスを増加させてしまい、ノイ
ズが増すという問題があった。

【０００７】上記のように半導体モジュールをクロック
速度５０ＭＨｚ以上で動作させると過渡的に大きな電流
が流れるため、半導体装置やプリント基板の電流経路に
存在するインダクタンスによってノイズが発生する。そ
してこのノイズはクロック速度１００ＭＨｚ以上では避
けられない程度に顕在化する。そしてこのノイズは半導
体モジュール自体の誤動作や半導体モジュールに接続し
た電子装置に誤動作を生ずるため、このノイズを低減す
ることが本願発明の重要な課題である。

【０００８】本発明の目的は、半導体装置やプリント基
板の電流経路に存在するインダクタンスによって発生す
るノイズを低減することにより、動作速度がクロック速
度で５０ＭＨｚ以上であっても、誤動作しない半導体メ
モリモジュールを提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本願発明の半導体モジュールは、複数の導体層が絶
縁層を介して積層されたプリント配線板と、前記プリン
ト配線板に搭載された半導体メモリとを備え、前記プリ
ント配線板には前記導体層間を電気的に接続するための
複数のスルーホールが形成された半導体モジュールにお
いて、この半導体モジュールはクロック速度が５０ＭＨ
ｚ以上であり、前記複数の導体層は、前記半導体メモリ
の電源に接続された電源層と、前記半導体メモリのグラ
ンドに接続されたグランド層と、前記半導体メモリの信
号端子に接続するための信号線が形成された信号層とを
有し、さらに以下の要件を備えたことを特徴とする。

【００１０】（１）：前記複数のスルーホールには前記
電源層に設けられた導体除去部により前記電源層と電気
的に絶縁された電源絶縁スルーホールが含まれており、
前記信号層のうち前記電源層に対向配置された前記信号
層には前記電源絶縁スルーホールとは絶縁された電源絶
縁信号線が形成されており、前記電源絶縁信号線のうち
最も前記電源絶縁スルーホールに近い電源信号線の前記
電源絶縁スルーホール側端部から前記電源絶縁スルーホ
ール中心までの距離Ｘと、前記導体除去部の前記電源絶
縁スルーホール側端部から前記電源絶縁スルーホール中
心までの距離Ｙとの関係が次式で表されること。

【００１１】Ｘ≧Ｙ（２）：前記複数のスルーホールに
は前記電源層に設けられた円形の導体除去部により前記
電源層と電気的に絶縁された複数の電源絶縁スルーホー
ルが含まれており、前記導体除去部の半径Ｒと、前記複
数の電源絶縁スルーホールうち任意の２つの電源絶縁ス
ルーホールの中心間距離Ｄとの関係が次式で表されるこ
とを特徴とする半導体モジュール。

【００１２】Ｄ≧２×Ｒ（３）：前記複数のスルーホー
ルには前記グランド層に設けられた導体除去部により前
記グランド層と電気的に絶縁されたグランド絶縁スルー
ホールが含まれており、前記信号層のうち前記グランド
層に対向配置された前記信号層には前記グランド絶縁ス
ルーホールとは絶縁された電源絶縁信号線が形成されて
おり、前記電源信号線のうち最も前記グランド絶縁スル
ーホールに近い電源信号線の前記グランド絶縁スルーホ
ール側端部から前記グランド絶縁スルーホール中心まで
の距離Ｘと、前記導体除去部の前記グランド絶縁スルー
ホール側端部から前記グランド絶縁スルーホール中心ま
での距離Ｙとの関係が次式で表されること。

【００１３】Ｘ≧Ｙ（４）：前記複数のスルーホールに
は前記グランド層に設けられた円形の導体除去部により
前記グランド層と電気的に絶縁された複数のグランド絶
縁スルーホールが含まれており前記導体除去部の半径Ｒ
と、前記複数のグランド絶縁スルーホールうち任意の２
つのグランド絶縁スルーホールの中心間距離Ｄとの関係
が次式で表されること。

【００１４】Ｄ≧２×Ｒ（５）：（１）乃至（４）のい
ずれかに記載の半導体モジュールにおいて、前記複数の
導体層は前記半導体メモリの電源に接続された一つの電
源層と、前記半導体メモリのグランドに接続された一つ
のグランド層と、前記半導体メモリの信号端子に接続す
るための信号線が形成された四つの信号層とからなり、
前記四つの信号層のうち二つの信号線は前記電源層に対
向するように配置されており、残りの二つの信号線は前
記グランド層に対向するように配置されていること。

【００１５】（６）：（１）乃至（４）のいずれかに記
載の半導体モジュールにおいて、前記複数の導体層は前
記半導体メモリの電源に接続された一つの電源層と、前
記半導体メモリのグランドに接続された一つのグランド
層と、前記半導体メモリの信号端子に接続するための信
号線が形成された二つの信号層とからなり、前記二つの
信号層のうち一方の信号線は前記電源層に対向するよう
に配置されており、他方の信号線は前記グランド層に対
向するように配置されていること。

【００１６】また、ＩＣカードを、（１）乃至（６）の
いずれかに記載の半導体モジュールをの外部接続端子以
外を剛性と耐湿性を有する筺体で封止することで構成す
ること。

【００１７】

【発明の実施の形態】以下、本発明の実施形態を実施例
を用いて詳細に説明する。◆〔実施例１〕本実施例のデ
ュアルインライン半導体モジュールの構成は、図１及び
図２に示すように、複数の金属導体層とこの複数の金属
導体層の間に絶縁層を設けた多層のプリント配線板２に
クロック速度が５０ＭＨｚ以上の複数の半導体メモリ３
を搭載し、プリント配線板２の一側縁に外部と電気的に
接続する接続端子４１を設けている。本実施例は、半導
体モジュールはデュアルインライン型であるので、図
２、図３、図４、図５には示していないが、プリント配
線板の反対面にも同様の接続端子４１が形成されてお
り、一般には手前に描いてある接続端子とは異なる電極
と接続される。図６はプリント配線板の一側縁の両面に
ある接続端子４１が見えるように描いてある。なお図６
においては、信号層２１のスルーホールは接続端子４１
に付随するものを除き省略してある。また最下層の信号
層２１の図中には接続端子４１以外の部材を省略してあ
り、かつここでの接続端子４１は裏面から見た状態を描
いてある。本実施例は、複数の半導体メモリ３をプリン
ト配線板２の両側に配置しているが、メモリの容量の必
要性によって半導体メモリがプリント配線板の片側にの
み配置されていても良い。複数の金属導体層は信号層２
１、電源層２３及びグランド層２２からなり、これら金
属導体層の間は絶縁層２４により絶縁する。この半導体
メモリ３は図３にあるように、チップ３１とこのチップ
３１と電気的に接続したリード３２の一部を封止材３３
によって封止した構造を持つ。通常、半導体メモリ３の
端子には、アドレス、データ、制御の信号線と電源、グ
ランドを持つ。なお、図においては信号層２１の信号
線、半導体メモリを接続するランド及びビアの大部分は
省略した。

【００１８】プリント配線板の金属導体層は通常銅箔が
好適であるが抵抗率の低い金属を用いることができる。
また、絶縁層２４にはガラス織布を含んだエポキシが好
適であるが、絶縁性が高く積層が可能なポリイミド等の
樹脂材料も使用できる。金属導体層の厚さは3μmから10
0μmが好ましいが，厚さが薄いほど抵抗による損失が大
きくなり，一方厚さが厚いほどパターン作成が困難にな
るため10μmから40μmが特に好適である．絶縁層の厚さ
は製造の容易さ、モジュールの機械的強度、機械的剛
性、電気的な絶縁性、配線の誘電率等に配慮して選定す
るため材料にも依存し3μmから1mmが使用可能である。

【００１９】本実施例では図１に示すように信号層２１
内の任意の信号線１０１の側面と、この任意の信号線以
外の信号線の層間接続部のスルーホール４３の中心との
距離（例えば、Ｘ１、Ｘ２，Ｘ３，Ｘ４）の最小値が、
信号線１０１に最も近いグランド層２２または電源層２
３におけるそれぞれの欠落部の端部１５０、１５１とス
ルーホール４３の中心との距離（例えば、Ｙ１、Ｙ２）
に比べ、等しいかまたはより大きくなるように形成して
ある。

【００２０】本実施例によれば、半導体メモリは接続端
子から供給される外部の信号によってデジタルデータを
記憶及び再生する機能を持つ。図３に示すように半導体
メモリ３のVccは電源に、Gndはグランドにそれぞれ接続
しチップに電流を供給する。半導体メモリ３の各端子は
信号配線や電源層２３、グランド層２２を通して、接続
端子４１に接続し、この接続端子４１を介して例えばコ
ンピュータ本体の基板のような外部回路の信号や電源と
接続する。このように外部回路と接続することにより、
外部回路からの制御により、デジタルデータの記憶及び
再生を行う。通常、信号はアドレス、アドレスストロー
ブ、データ、リード／ライト、アウトプットイネーブル
により、特定のアドレスを指定してデータの記憶や再生
を行う。記憶や再生動作を行うときに、半導体モジュー
ルでは複数のアドレスやデータの電圧が同時にハイレベ
ルからローレベル、またはローレベルからハイレベルに
変わるタイミングで過渡的に大きな電流が流れる。例え
ば、信号線の電圧がハイレベルからローレベルに遷移す
る場合は、アドレス信号線１０２には、アドレス信号線
の接続端子４１、アドレス信号線１０２を通って半導体
メモリ３のアドレスバッファ（図示無し）に向かって過
渡電流が流れる。この際同時に、半導体メモリ３のグラ
ンド端子Ｇｎｄよりグランド層２３内部を経てグランド
の接続端子４１へと帰還電流が流れる。この帰還電流は
アドレス信号線を流れる過渡電流と結合し、アドレス信
号線の直下を流れる。本実施例のデュアルインライン半
導体モジュールでは、図１に示すように電源層２３とグ
ランド層２２のそれぞれの欠落部の端部からスルーホー
ル中心まで距離に比べ、信号層においてこのスルーホー
ルと絶縁された信号線のうちで、よりスルーホールに近
い信号線のスルーホール側の側面からスルーホール中心
までの距離が等しいか大きくなるように形成してある。
このため、信号線１０１の直下には必ずグランド層２２
と電源層２３が形成してあり、信号線１０１を流れる電
流とグランド層２２を流れる電流の磁気的な結合が大き
くなり、電源層２３にはグランド層２２を流れる電流に
より誘導された電流がグランド層内を流れる帰還電流と
逆方向に流れるため、半導体メモリ３から接続端子４１
までの信号線信号線の経路に沿ったグランドインダクタ
ンス、電源インダクタンスを小さくできる。そのためノ
イズを低減でき、より高速な動作が可能な半導体メモリ
装置を提供できる。

【００２１】図１では、図中の最上層の信号線と最下層
の信号線の間に層間接続部のスルーホールが形成してあ
る場合を示したが、例えば図７のようにこれ以外の層を
接続する層間接続部のスルーホールに対しても、同様の
原理により同じ効果を得ることができる。また、本実施
例では半導体メモリ３はSOJ(Small Outline J bendedle
ad Package)パッケージを用いているが他のパッケージ
でも同様に効果がある。例えばQFP(Quad Flat Pack Pac
kage)、PGA(Pin Grid Array Package)、TCP(Tape Carri
er Package)等のパッケージを用いた半導体メモリを用
いることができる。また、本実施例では、プリント配線
板２の両面に半導体メモリ３を配置した例を用いて説明
したが、図８に示すようにプリント配線板２の片面に半
導体メモリ３を搭載することもできる。この場合でも前
期と同様の原理により同じ効果を得ることができる。

【００２２】〔実施例２〕本実施例の構成は、図９、図
１０に示すように半導体メモリ３を４層の金属導体層を
もつプリント配線板２の両面又は片面に電気的に接続し
て搭載したものである。プリント配線板２は上から第１
の信号層２１a、第１の絶縁層２４a、グランド層２２、
第３の絶縁層２４c、電源層２３、第２の絶縁層２４b、
信号層２１bの順に配置している。半導体メモリ３は前
の実施例と同様にアドレス、データ、制御の信号線と、
電源、グランド端子を持つ。

【００２３】プリント配線板２の金属導体層のうち、グ
ランド層２２は半導体メモリ３のグランド端子に接続
し、電源層２３は半導体メモリ３の電源端子に接続す
る。さらにグランド層２２は接続端子４１のグランド端
子に、電源層２３は接続端子４１の電源端子に接続す
る。信号層２１a、２１bは主に半導体メモリ３の信号線
と接続端子４１を接続する。信号層２１aは最も近接す
るグランド層２２と第１の絶縁層２４aを介して配置し
ており、信号層２１bは最も近接する電源層２３と第２
の絶縁層２４bを介して配置しており、さらに電源層２
３とグランド層２２は第３の絶縁層２４cを介して配置
されている。各金属導体層の間の接続は層間接続部のス
ルーホール４３で行う。接続端子４１は図６に示すよう
に、プリント配線板２の一側縁の両面に配置してあり、
デュアルインライン半導体モジュールを構成している。
なお本図中では、信号層２１のスルーホールは接続端子
４１に付随するものを除き省略してある。また最下層の
信号層２１の図中には接続端子４１以外の部材を省略し
てあり、かつここでの接続端子４１は裏面から見た状態
を描いてある。なお、ここで説明に用いた図において信
号層２１の信号線、半導体メモリを接続するランド及び
ビアの大部分は省略した。また、半導体メモリ３の構
造、プリント配線板２の構造に関しては、実施例１と同
様であるため説明を省略する。

【００２４】本実施例によれば、図９と図１０のデュア
ルインライン半導体モジュールは、第１の信号層２１
ａ、グランド層２２、電源層２３、第２の信号層２１ｂ
の4層の導体層から構成されているため、実施例１の６
層の導体層からなるデュアルインライン半導体モジュー
ルに比べ導体層と絶縁層を積層してプリント配線板２を
形成する作業工程が少なくてすむ。このため、より小さ
いコストでデュアルインライン半導体モジュールを提供
できる。さらに本実施例によれば、信号層２１ａ、２１
ｂに隣接して必ずグランド層２２または電源層２３が形
成してあり、信号線１０１を流れる電流とグランド層２
２または電源層２３を流れる電流の磁気的な結合が大き
くなり、またそれぞれ電源層２３またはグランド層２２
にはグランド層２２または電源層２３を流れる電流によ
り誘導された電流がグランド層内または電源層内を流れ
る帰還電流と逆方向に流れるため、半導体メモリ３から
接続端子４１までの信号線インダクタンス、グランドイ
ンダクタンス、電源インダクタンスを小さくできる。そ
のためノイズを低減でき、より高速な動作が可能な半導
体メモリ装置を提供できる。

【００２５】さらに図１１、１２に示すように、信号層
２１aまたは信号層２１b内の任意の信号線１０１の側面
のうち、この任意の信号線以外の信号線の層間接続部の
スルーホール４３に近い側の側面とスルーホール４３の
中心の間の距離の最小値が、このスルーホール４３の中
心と信号線１０１に最も近いグランド層２２または電源
層２３におけるそれぞれの欠落部５０または５１の端部
１５０または１５１の間の距離に比べ、等しいかまたは
より大きくなるように形成しすることが有効である。

【００２６】すなわち、図１１、１２によれば、信号線
１０１の直下には必ずグランド層２２または電源層２３
が形成してあり、信号線１０１を流れる電流とグランド
層２２または電源層２３を流れる電流の磁気的な結合が
大きくなり、またそれぞれ電源層２３またはグランド層
２２にはグランド層２２または電源層２３を流れる電流
により誘導された電流がグランド層内または電源層内を
流れる帰還電流と逆方向に流れるため、半導体メモリ３
から接続端子４１までの信号線インダクタンスおよび信
号線の経路に沿ったグランドインダクタンス、電源イン
ダクタンスを小さくできる。そのためノイズを低減で
き、より高速な動作が可能な半導体メモリ装置を提供で
きる。したがって、より少ない製造コストによりより高
速な動作が可能な半導体メモリ装置を提供できる。

【００２７】なお、本実施例においては、SOJ(Small Ou
tline J bended lead Package)パッケージを用いている
が他のパッケージでも同様に効果があることはいうまで
もない。例えばQFP(Quad Flat Pack Package)、PGA(Pin
Grid Array Package)、TCP(Tape Carrier Package)等
のパッケージを用いた半導体メモリを用いることができ
る。また、本実施例では半導体メモリ３をプリント配線
板２の両面に搭載した半導体モジュールの構成である
が、プリント配線板２の片面に半導体メモリ３を搭載し
ても同様な効果が得られることは言うまでもない。

【００２８】また、図１０乃至図１２では、図中の最上
層の信号線と最下層の信号線の間に層間接続部のスルー
ホールが形成してある場合を示したが、例えば図１３の
ようにこれ以外の層を接続する層間接続部のスルーホー
ルに対しても、同様の原理により同じ効果を得ることが
できる。図１３中ではスルーホール４３aは電源層と最
上層または最下層を接続しており、スルーホール４３b
はグランド層と最上層または最下層を接続している。こ
の場合、スルーホール４３ａのグランド層周囲とスルー
ホール４３ｂの電源層周囲には欠落部が形成されるが、
本図に示すように、グランド層と電源層に最も近い信号
層の信号線とスルーホールに対し、実施例の関係を適用
すれば先に説明したのと同様の効果が得られる。

【００２９】〔実施例３〕本発明の別の一実施例を図１
４および図２、図３、図４、図６を用いて説明する。な
お、本実施例の全体構成は実施例１と同様であり説明を
省略する。◆本実施例の特徴は図１４に示されている。
図１４では、構造を理解しやすくするため、最上層の絶
縁層２４を除去したものとして描いてある。またここで
説明に用いた図においては、信号層２１の信号線、半導
体メモリを接続するランド及びビアの大部分は省略し
た。

【００３０】ここでは隣接する２個のスルーホールがグ
ランド層２２に円形の欠落部５０を持つ場合を例に説明
したが、本発明は特にグランド層にのみ限定されるもの
ではなく、隣接する２個のスルーホールが電源層に円形
の欠落部を持つ場合でも同様に適用できる。

【００３１】本実施例によれば、例えば、グランド層２
２に接続されていない任意の２個の層間接続部のスルー
ホール４３の中心間の距離７０が、グランド層２２にあ
る円形の欠落部６０の半径の２倍よりも大きくなるよう
に形成してあるため、隣接したスルーホールの間にも常
にこの場合はグランド層２２が存在する。このため、図
１５に例として示す、本発明によらない半導体モジュー
ルのプリント配線板２のグランド層２２のような層間接
続部のスルーホール４３の密集部分における連続したグ
ランド層の欠落部５０が本発明によれば生じない。半導
体メモリ３は接続端子４１から供給される外部の信号に
よってデジタルデータを記憶及び再生する機能を持つ。
半導体メモリ３のVccは電源に、Gndはグランドに接続
し、チップに電流を供給する。半導体メモリ３の各端子
は信号配線や電源層２３、グランド層２２を通して、接
続端子４１に接続し、この接続端子４１を介して例えば
コンピュータ本体の基板のような外部回路の信号や電源
と接続する。このように外部回路と接続することによ
り、外部回路からの制御により、デジタルデータの記憶
及び再生を行う。通常、信号はアドレス、アドレススト
ローブ、データ、リード／ライト、アウトプットイネー
ブルにより、特定のアドレスを指定してデータの記憶や
再生を行う。標準的なデュアルインライン半導体モジュ
ールでは、これらの信号と電源およびグランドをあわせ
て、接続端子４１には１６８個の端子が形成される。こ
のような多数の配線を接続端子４１と半導体メモリ３の
間に形成する必要があるため、プリント配線板２には多
数の配線４２と層間接続部のスルーホール４３が形成さ
れることになる。このため、図１４および図１５に示し
たスルーホール４３の間に信号層２１ないの配線４２を
形成することも必要になる。ところが、半導体モジュー
ルが動作する際には、複数のアドレスやデータの電圧が
同時にハイレベルからローレベル、またはローレベルか
らハイレベルに変わるタイミングで図３に示すような過
渡的に大きな電流が流れる。例えば、信号線の電圧がハ
イレベルからローレベルに遷移する場合は、アドレス信
号線１０２には、アドレス信号線の接続端子４１アドレ
ス信号線１０２を通って半導体メモリ３の図示していな
いアドレスバッファに向かって過渡電流が流れる。この
際同時に、半導体メモリ３のグランド端子Ｇｎｄよりグ
ランド層２３内部を経てグランドの接続端子４１へと帰
還電流が流れる。この帰還電流はアドレス信号線を流れ
る過渡電流と結合し、アドレス信号線の直下を流れる。
本発明の実施例によれば、スルーホール４３の間に信号
線が存在する場合でも、信号線の直下には必ずグランド
層あるいは電源層が存在することになり、半導体メモリ
３から接続端子４１までの信号線およびこれらのグラン
ド層あるいは電源層のインダクタンスを図１５に示す例
に比べ低減する効果が生じる。このためノイズを低減で
き、より高速な動作が可能な半導体メモリ装置を提供で
きる。また、本実施例では、半導体メモリ３はSOJ(Smal
l Outline J bended lead Package)パッケージを用いて
いるが他のパッケージでも同様に効果がある。例えばQF
P(Quad Flat Pack Package)、PGA(Pin Grid Array Pack
age)、TCP(Tape Carrier Package)等のパッケージを用
いた半導体メモリを用いることができる。さらに本実施
例は、任意の信号層２１の間をスルーホール４３により
接続する際に用いることができるのは当然であるが、図
１６の実施例に示すように、隣接する一方のスルーホー
ルがグランド層２２または電源層２３に接続する場合で
も、スルーホールが接続されないグランド層２２または
電源層２３に対しては用いることができ、上で述べたの
と同様の効果がある。

【００３２】上記のものは多層基板であったが、図１７
に示すような半導体メモリ３を４層の金属導体層をもつ
プリント配線板２の両面または片面に電気的に接続して
搭載したものに対しても有効である。

【００３３】すなわち、本実施例によれば、図１７のデ
ュアルインライン半導体モジュールの半導体モジュール
のプリント配線板２は、第１の信号層２１ａ、グランド
層２２、電源層２３、第２の信号層２１ｂの4層の導体
層から構成されているため、例えば図１４に示した６層
の導体層からなるデュアルインライン半導体モジュール
に比べ導体層と絶縁層を積層してプリント配線板２を形
成する作業工程が少なくてすむ。このため、より小さい
コストでデュアルインライン半導体モジュールを提供で
きる。さらに本実施例によれば、図１７のデュアルイン
ライン半導体モジュールの半導体モジュールのプリント
配線板２は、表面から順番に第１の信号層２１ａ、第１
の絶縁層２４ａ、グランド層２２、第３の絶縁層２４
ｃ、電源層２３、第２の絶縁層２４ｂ、第２の信号層２
１ｂの順番で配置されているため、各信号層２１ａ、２
１ｂに再隣接する導体層は必ずグランド層２２または電
源層２３となる。このため、先に説明した、信号線の直
下を流れるグランド層または電源層内の帰還電流は、信
号線を流れる過渡電流と磁気的な結合が大きくなるた
め、半導体メモリ３から接続端子４１までのグランドイ
ンダクタンスまたは電源インダクタンスを低減する。こ
のため、ノイズを低減でき、より高速な動作が可能な半
導体メモリ装置を提供できる。なお、本実施例では、半
導体メモリ３はSOJ(Small Outline J bended lead Pack
age)パッケージを用いているが他のパッケージでも同様
に効果がある。例えばQFP(Quad Flat Pack Package)、P
GA(Pin Grid Array Package)、TCP(Tape Carrier Packa
ge)等のパッケージを用いた半導体メモリを用いること
ができる。さらに本実施例は、任意の信号層２１の間を
スルーホール４３により接続する際に用いることができ
るのは当然であるが、図１９の実施例に示すように、隣
接する一方のスルーホールがグランド層２２または電源
層２３に接続する場合でも、スルーホールが接続されな
いグランド層２２または電源層２３に対しては用いるこ
とができ、上で述べたのと同様の効果がある。

【００３４】〔実施例４〕本実施例を図２０を用いて説
明する。

【００３５】本実施例のICカードの構成は、図１または
図１４の半導体モジュールの実施例で説明したプリント
配線板と同様に、複数の金属導体層と、この複数の金属
導体層の間に絶縁層を設けた多層のプリント配線板２
に、複数の半導体メモリ３を搭載し、プリント配線板２
に電気的に接続し、一側縁に配置した接続端子４１を設
けている。本実施例では複数の半導体メモリ３はプリン
ト配線板２の片面にのみ配置している。半導体メモリ３
を搭載したプリント配線板2はカード筐体２５１に収納
し、ＩＣカード５を構成している。この実施例ではプリ
ント配線板２には半導体メモリ３のみ搭載しているが、
通信、暗号等の制御を行う半導体装置を混載してもよ
い。半導体メモリ３及びプリント配線板２の構成は先の
実施例と同様であるため省略する。なお図２０では半導
体メモリ３の半導体パッケージに薄型のTSOP(Thin Smal
l Outline Package)を用いている。カード筐体２５１に
はエポキシ、アクリル等の樹脂が好適である。

【００３６】ICカード５は人が携帯して必要に応じてコ
ンピュータに接続するため、カード筐体２５１は携帯
時、操作時の破損を防止するための機械的強度が必要で
あると共に、湿度による腐食や短絡を防止する外部環境
からの保護などの作用を持つ。本実施例によればグラン
ドインダクタンス及び電源インダクタンスを小さくでき
るためノイズを低減でき、より高速な動作が可能なＩＣ
カードを提供できる。

【００３７】以上、述べた本発明の効果は例として半導
体モジュールとＩＣカードを説明したが、接続端子がプ
リント配線板の一辺縁に配置された半導体モジュールで
あれば同様の効果がある。

【００３８】

【発明の効果】本発明によれば、半導体装置やプリント
基板の電流経路に存在するインダクタンスによって発生
するノイズを低減することができ、動作速度がクロック
速度で５０ＭＨｚ以上であっても誤動作しない半導体メ
モリモジュールを提供することができる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る半導体モジュールの
断面図。

【図２】 本発明の一実施例に係る半導体モジュールの
斜視図。

【図３】 本発明の一実施例に係る半導体モジュールの
部分展開斜視図。

【図４】 本発明の一実施例に係る半導体モジュールの
部分斜視図。

【図５】 本発明の一実施例に係る半導体モジュールの
表面の絶縁層を除去した部分斜視図。

【図６】 本発明の一実施例に係る半導体モジュールの
部分展開斜視図。

【図７】 本発明の一実施例に係る半導体モジュールの
断面図。

【図８】 本発明の一実施例に係る半導体モジュールの
断面図。

【図９】 本発明の他の実施例に係る半導体モジュール
の断面図。

【図１０】 本発明の他の実施例に係る半導体モジュー
ルの断面図。

【図１１】 本発明の他の実施例に係る半導体モジュー
ルの断面図。

【図１２】 本発明の他の実施例に係る半導体モジュー
ルの断面図。

【図１３】 本発明の他の実施例に係る半導体モジュー
ルの断面図。

【図１４】 本発明のさらに他の実施例に係る半導体モ
ジュールの部分斜視図。

【図１５】 本発明のさらに他の実施例に係る半導体モ
ジュールの部分斜視図。

【図１６】 本発明のさらに他の実施例に係る半導体モ
ジュールの断面図。

【図１７】 本発明のさらに他の実施例に係る半導体モ
ジュールの部分斜視図。

【図１８】 本発明のさらに他の実施例に係る半導体モ
ジュールの部分斜視図。

【図１９】 本発明のさらに他の実施例に係る半導体モ
ジュールの断面図。

【図２０】 本発明のさらに他の実施例に係るICカード
の斜視図。

【符号の説明】

１…半導体モジュール、２…プリント配線板、３…半導
体メモリ、５…ＩＣカード、２１…信号層、２２…グラ
ンド層、２３…電源層、２４…絶縁層、３１…チップ、
３２…リード、３３…封止材、４１…接続端子、４２…
配線、４３、４４、４５…ビア、５０…層間接続部での
グランド層の欠落部、５１…層間接続部での電源層の欠
落部、６０…円形の欠落部の半径、７０…グランドに欠
落部を持つスルーホールの中心の間の距離１０１、１０
２…信号線、１５０…層間接続部でのグランド層の欠落
部の端部、１５１…層間接続部での電源層の欠落部の端
部、２５１…カード筐体、Vcc…電源、Gnd…グランド。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 25/07 Ｈ０５Ｋ 3/46 (72)発明者 常田 健祐 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数の導体層が絶縁層を介して積層された
   プリント配線板と、前記プリント配線板に搭載された半
   導体メモリとを備え、前記プリント配線板には前記導体
   層間を電気的に接続するための複数のスルーホールが形
   成された半導体モジュールにおいて、この半導体モジュ
   ールはクロック速度が５０ＭＨｚ以上であり、前記複数
   の導体層は前記半導体メモリの電源に接続された電源層
   と、前記半導体メモリのグランドに接続されたグランド
   層と、前記半導体メモリの信号端子に接続するための信
   号線が形成された信号層とを有し、前記複数のスルーホ
   ールには前記電源層に設けられた導体除去部により前記
   電源層と電気的に絶縁された電源絶縁スルーホールが含
   まれており、前記信号層のうち前記電源層に対向配置さ
   れた前記信号層には前記電源絶縁スルーホールとは絶縁
   された電源絶縁信号線が形成されており、前記電源絶縁
   信号線のうち最も前記電源絶縁スルーホールに近い電源
   信号線の前記電源絶縁スルーホール側端部から前記電源
   絶縁スルーホール中心までの距離Ｘと、前記導体除去部
   の前記電源絶縁スルーホール側端部から前記電源絶縁ス
   ルーホール中心までの距離Ｙとの関係が次式で表される
   ことを特徴とする半導体モジュール。Ｘ≧Ｙ
2. 【請求項２】複数の導体層が絶縁層を介して積層された
   プリント配線板と、前記プリント配線板に搭載された半
   導体メモリとを備え、前記プリント配線板には前記導体
   層間を電気的に接続するための複数のスルーホールが形
   成された半導体モジュールにおいて、この半導体モジュ
   ールはクロック速度が５０ＭＨｚ以上であり、前記複数
   の導体層は、前記半導体メモリの電源に接続された電源
   層と、前記半導体メモリのグランドに接続されたグラン
   ド層と、前記半導体メモリの信号端子に接続するための
   信号線が形成された信号層とを有し、前記複数のスルー
   ホールには前記電源層に設けられた円形の導体除去部に
   より前記電源層と電気的に絶縁された複数の電源絶縁ス
   ルーホールが含まれており前記導体除去部の半径Ｒと、
   前記複数の電源絶縁スルーホールうち任意の２つの電源
   絶縁スルーホールの中心間距離Ｄとの関係が次式で表さ
   れることを特徴とする半導体モジュール。Ｄ≧２×Ｒ
3. 【請求項３】複数の導体層が絶縁層を介して積層された
   プリント配線板と、前記プリント配線板に搭載された半
   導体メモリとを備え、前記プリント配線板には前記導体
   層間を電気的に接続するための複数のスルーホールが形
   成された半導体モジュールにおいて、この半導体モジュ
   ールはクロック速度が５０ＭＨｚ以上であり、前記複数
   の導体層は前記半導体メモリの電源に接続された電源層
   と、前記半導体メモリのグランドに接続されたグランド
   層と、前記半導体メモリの信号端子に接続するための信
   号線が形成された信号層とを有し、前記複数のスルーホ
   ールには前記グランド層に設けられた導体除去部により
   前記グランド層と電気的に絶縁されたグランド絶縁スル
   ーホールが含まれており前記信号層のうち前記グランド
   層に対向配置された前記信号層には前記グランド絶縁ス
   ルーホールとは絶縁された電源絶縁信号線が形成されて
   おり、前記電源信号線のうち最も前記グランド絶縁スル
   ーホールに近い電源信号線の前記グランド絶縁スルーホ
   ール側端部から前記グランド絶縁スルーホール中心まで
   の距離Ｘと、前記導体除去部の前記グランド絶縁スルー
   ホール側端部から前記グランド絶縁スルーホール中心ま
   での距離Ｙとの関係が次式で表されることを特徴とする
   半導体モジュール。Ｘ≧Ｙ
4. 【請求項４】複数の導体層が絶縁層を介して積層された
   プリント配線板と、前記プリント配線板に搭載された半
   導体メモリとを備え、前記プリント配線板には前記導体
   層間を電気的に接続するための複数のスルーホールが形
   成された半導体モジュールにおいて、この半導体モジュ
   ールはクロック速度が５０ＭＨｚ以上であり、前記複数
   の導体層は前記半導体メモリの電源に接続された電源層
   と、前記半導体メモリのグランドに接続されたグランド
   層と、前記半導体メモリの信号端子に接続するための信
   号線が形成された信号層とを有し、前記複数のスルーホ
   ールには前記グランド層に設けられた円形の導体除去部
   により前記グランド層と電気的に絶縁された複数のグラ
   ンド絶縁スルーホールが含まれており、前記導体除去部
   の半径Ｒと、前記複数のグランド絶縁スルーホールうち
   任意の２つのグランド絶縁スルーホールの中心間距離Ｄ
   との関係が次式で表されることを特徴とする半導体モジ
   ュール。Ｄ≧２×Ｒ
5. 【請求項５】請求項１乃至４のいずれかに記載の半導体
   モジュールにおいて、前記複数の導体層は、前記半導体
   メモリの電源に接続された一つの電源層と、前記半導体
   メモリのグランドに接続された一つのグランド層と、前
   記半導体メモリの信号端子に接続するための信号線が形
   成された四つの信号層とからなり、前記四つの信号層の
   うち二つの信号線は前記電源層に対向するように配置さ
   れており、残りの二つの信号線は前記グランド層に対向
   するように配置されていることを特徴とする半導体モジ
   ュール。
6. 【請求項６】請求項１乃至４のいずれかに記載の半導体
   モジュールにおいて、前記複数の導体層は、前記半導体
   メモリの電源に接続された一つの電源層と、前記半導体
   メモリのグランドに接続された一つのグランド層と、前
   記半導体メモリの信号端子に接続するための信号線が形
   成された二つの信号層とからなり、前記二つの信号層の
   うち一方の信号線は前記電源層に対向するように配置さ
   れており、他方の信号線は前記グランド層に対向するよ
   うに配置されていることを特徴とする半導体モジュー
   ル。
7. 【請求項７】請求項１乃至６のいずれかに記載の半導体
   モジュールを備え、この半導体モジュールの外部接続端
   子以外を剛性と耐湿性を有する筺体で封止したことを特
   徴とするＩＣカード。