JP2004235650A - ラミネート・キャリアを有する積層チップ電子パッケージとその製造方法 - Google Patents

Abstract

【課題】オーガニック・ラミネート・チップ・キャリアと、キャリア上面に積層された配向で配置された１対の半導体チップとを使用するマルチチップ電子パッケージを提供すること
【解決手段】オーガニック・ラミネート・チップ・キャリアは複数の導電プレーンと誘電層とで構成され、チップの一方または両方をその底面上の基底を成す導体に結合させる。キャリアは、半導体チップ間の高周波数接続を確保するための高速部分を含むことが可能であり、かつ拡張されたオペレーション・能力のための内側のキャパシタ及び／または熱伝導部材を含むことも可能である。例えばＡＳＩＣチップである第１のチップはキャリアにハンダで結合され、例えばメモリ・チップである第２のチップは第１のチップの上面に固定されかつ複数のワイヤボンド接続部を使用してキャリアに結合される。
【選択図】図６

Description

本発明は、概して集積回路をマウントするための電子パッケージに関し、特には、このようなパッケージにおいて使用するためのオーガニック多層ラミネート相互接続構造体に関する。なお、本願は、２００３年１月３０日に米国で出願された「高速回路基板と製造方法」と題する出願番号第１０／３５４，０００号（発明者：Ｂ．Ｃｈａｎ外、以下原出願という）の一部継続出願である２００３年３月２４日に米国で出願された「ラミネート・キャリアを有するマルチチップ電子パッケージ」と題する出願番号第１０／３９４，１０７号（発明者：Ｌ．Ｆｒａｌｅｙ外、以下第１一部継続出願という）の、さらに一部継続出願に関連するものである。

本発明は、概して集積回路を実装するための電子パッケージに関し、特には、このようなパッケージにおいて使用するためのオーガニック多層ラミネート相互接続構造体に関する。

例えばプリント回路基板及びチップ・キャリアのようなオーガニック積層基板は、多くのアプリケーション用に開発されており、今も開発が続けられている。このようなチップ・キャリアの１つは、本発明の譲受人によってＨｙｐｅｒＢＧＡの名称で販売されている。（ＨｙｐｅｒＢＧＡは、本件出願人であるエンディコット・インターコネクト・テクノロジーズ社の登録商標である）これらは、コストを低減させかつ電気性能を強化させることから、多くのチップ・キャリア・アプリケーションにおいてセラミック基板に取って代わることが予想される。電子パッケージにおいて半導体チップとプリント回路基板とを相互接続するためにオーガニック・ラミネート・チップ・キャリアのような多層相互接続構造体を使用する際には多くの課題が生じるが、その１つは半導体チップとオーガニック・チップ・キャリアとの間の接続ジョイントの信頼度であり、その他、オーガニック・チップ・キャリアとプリント回路基板との間の接続ジョイントの信頼度も課題となる。

半導体チップの入力／出力（Ｉ／Ｏ）数が周辺のリード・デバイスの能力を超えて増大し、かつ半導体チップ及びプリント回路基板双方を小型化する必要性が高まるにつれて、半導体チップとオーガニック・チップ・キャリア（前述のＨｙｐｅｒＢＧＡチップ・キャリア等）との間、及びオーガニック・チップ・キャリアとプリント回路基板との間に多くの接続を達成するためのエリア・アレイ相互接続が好適な方法となる。半導体チップ、オーガニック・チップ・キャリア及びプリント回路基板の熱膨張率が実質上互いに異なれば、オーガニック・チップ・キャリアとの工業規格半導体チップ・アレイの相互接続は、動作（熱サイクル）中に高い応力を呈する可能性がある。同様に、オーガニック・チップ・キャリアとプリント回路基板との間の工業規格ボールグリッド・アレイ（ＢＧＡ）相互接続も、動作中に高応力を呈する可能性がある。従って、半導体チップの接続不良によって、または半導体チップの集積不良（チップの割れ）によってすらも、信頼性に関する重大な懸念が露わになる場合がある。信頼性に関するこれらの懸念は、設計の柔軟さを大幅に抑制する。例えば、半導体チップのサイズは限定される可能性がある、もしくは相互接続のサイズ、形状及びスペーシングはこれらの応力を低減するために工業規格を超えてカスタマイズされなければならない可能性がある。これらの制限事項は、オーガニック電子パッケージの電気性能上の優位点を抑制する、または電子パッケージのコストを大幅に増大させる可能性がある。典型的には、半導体チップは摂氏１度につき２−３パーツ・パー・ミリオン（ｐｐｍ／℃）を有するのに対して、標準のプリント回路基板はこれよりかなり大きい１７−２０ｐｐｍ／℃という熱膨張率を有する。

このような熱膨張率及び関連課題を克服するように設計されたオーガニック・チップ・キャリアの一例は、シングル・チップとキャリアとのハンダ接続の不良、及びキャリアとキャリアが上に配置されるベース基板（ＰＣＢ等）との接続不良を防止するように設計された特定の内部熱伝導層を包含する米国特許第６，３５１，３９３号（Ｊ．Ｓ．Ｋｒｅｓｇｅ外）に定義されている。この特許は、本参照により開示に含まれる。

上述のような様々な電子パッケージの別の例は、下記の文書に示されかつ説明されている。これらの文書の教示内容は、本参照により開示に含まれる。
米国特許第６，３５１，３９３号、Ｊ．Ｓ．クレスギら 米国特許第４，８８２，４５４号、１９８９年１１月、ピーターソンら 米国特許第５，０７２，０７５号、１９９１年１２月、リーら 米国特許第５，１２１，１９０号、１９９２年６月、シャオら 米国特許第５，４８３，４２１号、１９９６年１月、ゲドニら 米国特許第５，６１５，０８７号、１９９７年３月、ウィーローチ 米国特許第５，６６１，０８９号、１９９７年８月、ウィルソン 米国特許第５，７９８，５６３号、１９９８年８月、フィールチェンフェルドら 米国特許第５，８３８，０６３号、１９９８年１１月、シルベスタ 米国特許第５，８９４，１７３号、１９９９年４月、ジェイコブスら 米国特許第５，９００，６７５号、１９９９年５月、アペルトら 米国特許第５，９２６，３７７号、１９９９年７月、ナカオら 米国特許第５，９８２，６３０号、１９９９年１１月、バティア 特願平１−３０７２９４ １９８９年１２月 特願平６−１１２２７１ １９９４年４月 特願平９−２３２３７６ １９９７年９月 特願平１０−２０９３４７ １９９８年８月 特願平１１−０８７５６０ １９９９年３月 特願２０００−０２２０７１ ２０００年１月 特願２０００−０２４１５０ ２０００年１月 米国特許第４，９０２，６１０号、１９９０年２月、Ｃ．シップリ 米国特許第５，３３６，８５５号、１９９４年９月、Ｊ．カーラートら 米国特許第５，４１８，６９０号、１９９５年５月、Ｒ．コンら 米国特許第５，７６８，１０９号、１９９８年６月、Ｊ．グーリックら 米国特許第５，８９１，８６９号、１９９９年４月、Ｓ．ロシウロら 米国特許第５，８９４，５１７号、１９９９年４月、Ｊ．ハチソンら 米国特許第６，０２３，２１１号、２０００年２月、Ｊ．ソメイ 米国特許第６，０７５，４２３号、２０００年６月、Ｇ．サンダース 米国特許第６，０８１，４３０号、２０００年６月、Ｇ．ラ・リュー 米国特許第６，１４６，２０２号、２０００年１１月、Ｓ．ラミーら 米国特許第６，２２２，７４０号、２００１年４月、Ｋ．ボベンシペンら 米国特許第６，４３１，９１４号、２００２年８月、Ｔ．ビルマン 米国特許第６，４９５，７７２号、２００２年１２月、Ｄ．アンストロムら 米国特許出願番号第２００２／０１２５９６７号、２００２年９月、Ｒ．ギャレットら 日本国公表公報第４０２５１５５号、１９９２年１月、Ｏ．タカシ 米国特許第６，３７０，０１２号 ＴＤＢ、１９７８年７月、マルチチップ冷却プレート ７４５−７４６ページ ＴＤＢ、１９８２年２月、チップの同時配置−マルチチップ・モジュール ４６４７−４６４９ページ ＴＤＢ、１９８７年１１月、高性能マルチチップ・モジュール ４３７−４３９ページ ＴＤＢ、１９９８年８月、マルチチップ・モジュールの低コスト、ハイパワー設計 ４５１−４５２ページ ＴＤＢ、１９９３年９月、熱伝導基板搭載式マルチチップ・モジュール・キャップ ６２３−６２４ページ

このようなモジュールの動作特性を増大させるため、チップ基板の上面に１枚より多いチップを追加することが検討されている。しかしながら、このような追加チップの動作温度に起因して、特にこれらが密な間隔の配向で置かれると、チップを有する基板が典型的なＰＣＢ等のオーガニック基板上にマウントされてこれに結合される場合には特に、極めて高い温度を補償する基板材料であるセラミックが通常は必要とされている。その例は、上記のＩＢＭのＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎｓ（ＴＤＢ）に記載されている。

しかしながら、セラミックの使用には多くの問題点があり、その主たる１つが取扱いにある。セラミックは比較的脆い材質であり、特に製造及び搬送中には、取扱いを誤ると割れやチッピングが生じる可能性がある。また、セラミックは、特に多くの動作要件を満たすために絶縁かつ相互接続的な伝導材料の個々の層が幾つか必要とされる多深レベルにまで加工することは比較的困難な材質である。

非セラミック材料のチップ・キャリアも提案されているが、典型的には、これらは様々な欠点を有する。例えば特許文献２１では、基板上にシリカ充填ポリテトラフルオロエチレン（ＰＴＦＥ）で構成される３つのチップがマウントされるが、これらがキャリアの全体厚さを貫通して反対側の所望の接続部に接続されるためには個々のバイアが必要である。また、この構造は、固有の熱膨張率及び他の特性を有する幾つかの層による複合的な「電力／接地アッセンブリ」の利用を指定し、よって最終アッセンブリは極めて高価なものになり、しかも製造は比較的困難なものとなる。

さらに、特許文献２２には、上に２つ以上のチップを搭載するための非セラミック基板の別の実施形態が説明されている。残念ながら当該特許に記載された基板は、極めて薄い（１００μｍ未満、好適には５０μｍ未満及び「最も好適には」２０μｍ未満）半導体チップを必要とする。このように薄いチップは、今日のより強力なチップ（アプリケーション指定集積回路（ＡＳＩＣ）バラエティであるもの等）が必要としているような格段に大きいオペレーション能力を優にもたらす能力のないことは理解できる。典型的には、このようなチップは他のタイプ（ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）バラエティであるもの等）より格段に高い温度で動作する。

先に引用した原出願には、上にマウントされるチップまたはモジュール（チップ・キャリア）のような２つ以上のコンポーネント間に高速相互接続を供給する能力のあるＰＣＢが定義されている。このＰＣＢは、ＰＣＢ上にマウントされかつ基板の回路を介して共に結合される電子モジュール等の電子構造体に関する増大するオペレーション要件に対応するように特に設計されている。このＰＣＢが対応するある特定の増加は、マウントされるコンポーネント間のより高い周波数の接続に対するニーズであり、この場合の接続は、当該特許が記載するように、基底を成すホストＰＣＢを介して発生する。このような接続は、このような周知のＰＣＢ配線固有の特徴によって生じる信号劣化等の有害な作用を受ける。例えば、信号の劣化は、ステップ変化に対する信号応答の「立上り時間」または「立下がり時間」の何れかに関連して表出する。信号の劣化は、（Ｚ₀＊Ｃ）／２という定式で定量化されることが可能である。但し、Ｚ₀は伝送ラインの特性インピーダンスであり、Ｃはバイア・キャパシタンスの量である。典型的な５０オームの伝送ライン・インピーダンスを有するワイヤでは、４ピコファラド（ｐｆ）のキャパシタンスを有するメッキされたスルーホール・バイアの立上り時間（または立下がり時間）の劣化は、後述のように本発明による０．５ｐｆの埋込みバイアの場合は１２．５ピコ秒（ｐｓ）の劣化であるのに対して、１００ｐｓにもなる。２００ｐｓまたはこれより速い関連の信号遷移速度が存在する８００ＭＨｚ以上でのシステム・オペレーションにおいては、この差は重大である。

上記原出願及び第１一部継続出願に定義されているものより前の典型的な高性能ＰＣＢは、コンポーネント（特にチップ）間の接続部における直流（ＤＣ）抵抗最大値によって課される制限に起因して、所定のポイントを超える配線密度を供給することができていない。同様に、高速信号は、長いラインでの「表皮効果」損失を最小限に抑えるために通常のＰＣＢラインより幅広のラインを要求する。ＰＣＢを全て広幅ラインで製造することは、主に最終基板に必要な厚さが過剰厚さとなるという理由で非現実的であろう。設計の観点から、このような増大された厚さは明らかに受け入れられない。

ＰＣＢは、上記の特許文献２１〜３５に様々なものが記述されている。これらの特許文献の教示内容は、本参照により開示に含まれる。

本願の上記原出願及び第１一部継続出願におけるＰＣＢの固有の特徴は、同じく比較的標準的なＰＣＢ製造プロセスを使用して最終構造体を製造しながら高周波数接続部を保証することを可能にする。本参照により開示に含まれるこれらの係属出願では、ＰＣＢの一部が、他の部分であるＰＣＢ分野で周知のライン及びスペーシングを含むＰＣＢ下部より広いラインを使用するためにのみ当てられる。

このような構造体またはこのような構造体に類似するものの使用、もしくはセラミック以外の物質または前述のような先行する非セラミック材料の重大な欠点を保有せず、かつ本明細書において定義されているようなその１つの基板上の２つ以上のチップ（特にＡＳＩＣチップ等の高温チップ）間に高速または他の効果的なカップリングを供給する能力があり、しかも次には典型的なＰＣＢ等の基底を成す第２の基板に直に電気結合されて上記チップをＰＣＢの回路に結合することもできる物質による類似基板の使用は、当技術を確実に大きく前進させるものである。

従って、本発明の主たる目的は、セラミック基板技術においてはマルチチップ電子パッケージ（またはモジュール）として周知である、その一部として２つ以上のチップを含むチップ・キャリアの技術を向上させることにある。

本発明の別の目的は、上に搭載されるチップ間の高速接続を保証すると同時に、本発明による１つまたは複数のキャリアがその上にマウントされ得る基底の回路基板（ＰＣＢ等）との効果的な電気結合を達成するようなパッケージを提供することにある。

本発明のさらなる目的は、ＡＳＩＣバラエティであるもののような高温チップ用の接続部を提供する能力があり、同時に基板上面の最小エリアが使用されることを保証するパッケージを提供することにある。

本発明のさらに別の目的は、費用効果的な方法で製造されることが可能であると同時に、ロバストな構造である最終構成体を保証するようなパッケージを提供することにある。

さらに、本発明の別の目的は、本発明によるパッケージをその一部として使用する、よって本明細書において定義されるマルチチップ・キャリア固有の優位点の恩恵を受ける、パッケージ−基板アッセンブリを提供することにある。

最後に、本発明の１つの目的は、チップ・キャリアとその１つの表面上にマウントされる複数のチップとを含む電子パッケージを製造する方法を提供することにあり、本方法は、容易かつ比較的安価に達成されることが可能であって、最終的にコストが低減された完成品がもたらされる。

以上の課題を解決するために、請求項１に係る発明の採ったＳＨ津案は、
「マルチチップ電子パッケージであって、
内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを備え、このチップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、
上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置された第１及び第２の半導体チップを備え、各半導体チップは上記電気接点のうちの選択されたものに電気結合されるマルチチップ電子パッケージ」
である。

請求項２に係る発明の採った手段は、上記請求項１記載のパッケージについて、
「上記電気接点のうちの選択されたものは、上記半導体チップのうちの選択されたものが互いに電気結合されるように上記電気接点のうちの別の選択されたものに電気結合される」
ものである。

請求項３に係る発明の採った手段は、上記請求項１記載のパッケージについて、
「上記第１の半導体チップは上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に直接配置され、上記第２の半導体チップは上記第１の半導体チップ上に配置される」
ものである。

請求項４に係る発明の採った手段は、上記請求項３記載のパッケージについて、
「上記第１の半導体チップはＡＳＩＣ半導体チップであり、上記第２の半導体チップはメモリ・チップ」
である。

請求項５に係る発明の採った手段は、上記請求項４記載のパッケージについて、
「上記第１の半導体チップは、複数の半田球によって上記電気接点のうちの選択されたものに電気結合される」
ものである。

請求項６に係る発明の採った手段は、上記請求項４記載のパッケージについて、
「上記第２の半導体チップは、複数のワイヤボンド接続部によって上記電気接点のうちの選択されたものに電気結合される」
ものである。

請求項７に係る発明の採った手段は、上記請求項６記載のパッケージについて、
「実質的に上記第１及び第２の半導体チップの上に配置される放熱部材をさらに含む」
ものである。

請求項８に係る発明の採った手段は、上記請求項７記載のパッケージについて、
「上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に配置されかつ上記第１及び第２の半導体チップの周辺に間隔を置いて配置された補強部材をさらに含み、上記放熱部材は上記補強部材の上に配置される」
ものである。

請求項９に係る発明の採った手段は、上記請求項１記載のパッケージについて、
「上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に位置づけられかつ実質的に上記第１及び第２の半導体チップの双方を被覆する一定量の封止材をさらに含む」
ものである。

請求項１０に係る発明の採った手段は、上記請求項１記載のパッケージについて、
「上記オーガニック・ラミネート・チップ・キャリアは、その内部の熱伝導部材と、上記第１の半導体チップを上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上の上記電気接点のうちの選択されたものに電気結合させる複数のハンダ・エレメントとを含み、上記熱伝導層は、上記電気接点のうちの上記選択されたものの上に上記ハンダ・エレメントによって形成される上記電気結合の不良を実質的に防止する選択された厚さと熱膨張率とを有する」
ものである。

請求項１１に係る発明の採った手段は、上記請求項１０記載のパッケージについて、
「上記熱伝導部材は、銅製の第１の層と、鉄合金製の第２の層と、銅製の第３の層とから成る」
ものである。

また、上記課題を解決するために、請求項１２に係る発明の採った手段は、
「上記オーガニック・ラミネート・チップ・キャリアは、少なくとも１つの誘電層と少なくとも１つの導電プレーンとを含む第１の多層部分であって、上記導電プレーンは信号を第１の周波数で自らに沿って伝送させる能力のある信号ラインを含む第１の多層部分と、上記第１の多層部分に結合されかつ上記第１及び第２の半導体チップをそれに結合させるように適合化された第２の多層部分とを含み、上記第２の多層部分は少なくとも１つの誘電層と少なくとも１つの導電性の信号プレーンとを含み、上記第２の多層部分の上記導電性の信号プレーンは、信号を上記第１の周波数より高い周波数で自らに沿って伝送させる能力のある信号ラインを含み、これにより上記複数の半導体デバイス間に高速接続がもたらされる請求項１記載のパッケージ」
である。

請求項１３に係る発明の採った手段は、上記請求項１２記載のパッケージについて、
「上記第２の多層部分は、導電プレーンと、上記導電プレーンの反対の両側にある第１及び第２の誘電層とを含み、導電性の信号プレーンの数は２枚であり、導電性の信号プレーンは各々、信号を自らに沿って伝送させる能力がありかつ上記導電プレーンの反対側の上記第１及び第２の誘電層の個々の一方に配置されている上記信号プレーンを有する」
ものである。

請求項１４に係る発明の採った手段は、上記請求項１３記載のパッケージについて、
「上記第２の多層部分はさらに、上記第１の誘電層上の上記導電性の信号プレーンの上記信号ラインの少なくとも１つと、上記第２の誘電層上の上記導電性の信号プレーンの上記信号ラインの少なくとも１つとを相互接続させる導電性のスルーホールを含む」
ものである。

請求項１５に係る発明の採った手段は、上記請求項１記載のパッケージについて、
「上記オーガニック・ラミネート・チップ・キャリアはその内部に内側のキャパシタを含む」
ものである。

さらに、上記課題を解決するために、請求項１６に係る発明の採った手段は、
「マルチチップ電子パッケージを製造する方法であって、
第１及び第２の表面を有しかつ内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを供給することと、
上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に複数の電気接点を供給することと、
上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上に複数の導電体を供給することを含み、上記電気接点のうちの選択されたものは上記導電体のうちの選択されたものに電気結合され、
第１及び第２の半導体チップを上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置し、かつ上記第１及び第２の半導体チップを上記電気接点のうちの上記選択されたものに電気結合することを含む方法」
である。

請求項１７に係る発明の採った手段は、上記請求項１６記載の方法について、
「上記第１の半導体チップの電気結合は、複数のハンダ部材を使用して達成される」
ものである。

請求項１８に係る発明の採った手段は、上記請求項１６記載の方法について、
「上記第２の半導体チップの電気結合は、複数のワイヤボンド接続部を使用して達成される」
ものである。

請求項１９に係る発明の採った手段は、上記請求項１６記載の方法について、
「複数のハンダ部材を上記導電体のうちの上記選択されたものに電気結合させることをさらに含み、上記ハンダ部材は、上記導電体のうちの上記選択されたものを回路基板上の個々の導体に電気結合させるように適合化される」
ものである。

そして、上記課題を解決するために、請求項２０に係る発明の採った手段は、
「マルチチップ電子パッケージ・アッセンブリであって、
上に複数の導電部材を含む回路基板と、
内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアとを含み、上記チップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、
上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で間隔を置いて配置されかつ上記電気接点のうちの選択されたものに電気結合された第１及び第２の半導体チップと、
上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上の上記導電体のうちの上記選択されたものを上記回路基板上の個々の上記導電部材に電気接続する複数の導電エレメントとを含むマルチチップ電子パッケージ・アッセンブリ」
である。

請求項２１に係る発明の採った手段は、上記請求項２０記載のアッセンブリについて、
「上記回路基板はプリント回路基板である」
ものである。

請求項２２に係る発明の採った手段は、上記請求項２０記載のアッセンブリについて、
「上記複数の導電エレメントは複数のハンダ部材を備える」
ものである。

請求項２３に係る発明の採った手段は、上記請求項２０記載のアッセンブリについて、
「上記第１の半導体チップを上記ラミネート・チップ・キャリアの上記第１の表面上の上記複数の電気接点のうちの選択されたものに電気結合させる第１の複数のハンダ部材をさらに含む」
ものである。

請求項２４に係る発明の採った手段は、上記請求項２３記載のアッセンブリについて、
「上記第２の半導体チップを上記ラミネート・チップ・キャリアの上記第１の表面上の上記複数の電気接点のうちの別の選択されたものに電気結合させる複数のワイヤボンド接続部をさらに含む」
ものである。

本発明のある態様によれば、内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを備え、上記チップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置された第１及び第２の半導体チップを備え、各半導体チップは上記電気接点のうちの選択されたものに電気結合されるマルチチップ電子パッケージが提供されている。

本発明の別の態様によれば、マルチチップ・パッケージを製造する方法が提供され、本方法は、第１及び第２の表面を有しかつ内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを供給するステップと、上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に複数の電気接点を供給するステップと、上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上に複数の導電体を供給するステップとを含み、上記電気接点のうちの選択されたものは上記導電体のうちの選択されたものに電気結合され、第１及び第２の半導体チップを上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置するステップと、上記第１及び第２の半導体チップを上記電気接点のうちの選択されたものに電気結合するステップとを含む。

本発明の第３の態様によれば、上に複数の導電部材を含む回路基板と、内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアとを含み、上記チップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で間隔を置いて配置されかつ上記電気接点のうちの選択されたものに電気結合された第１及び第２の半導体チップと、上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上の導電体のうちの選択されたものを上記回路基板上の個々の導電部材に電気接続する複数の導電エレメントとを含む電子パッケージ・アッセンブリが提供されている。

本発明をその他の、及びさらなる目的、優位点及び能力と共により良く理解するため、上述の図面に関連して下記の開示内容及び添付の請求の範囲を参照する。但し、諸図面を通じて、類似の数字は類似のエレメントを指して使用される。

先に述べたように、本明細書で使用する「高速」という用語は高周波数の信号を意味する。本明細書で定義されかつ本明細書で教示された方法を使用して製造される多層チップ・キャリア及び回路基板（ＰＣＢ等）用に達成可能な信号周波数の例には、毎秒約３．０乃至約１０．０ギガビット（ＧＰＳ）の範囲内のものが含まれる。但し、これより高い周波数を含むこの範囲外の周波数も達成可能であり、これらの例は本発明を限定するためのものではない。下記の説明によってさらに理解されるように、本発明によって製造されるキャリア製品は、それ自体が互いに結合されるより前に形成されている少なくとも２つの別々の多層部分（サブアッセンブリ）によって形成されることが可能である。少なくとも、これらの別々の部分は各々少なくとも１つの誘電層と１つの導電層とを含み、実施形態はほぼ各層を幾つかその一部として含むものと思われる。以下、幾つかの例を示すが、これらは単に例であり（例に過ぎない）、図示されかつ説明された層の数は本発明の範囲を限定する意図のあるものではない。

本明細書が定義する製品は、「情報処理システム」と称され得るものにおいて使用するように特に適合化されている。本明細書で使用する「情報処理システム」という用語は、主として、ビジネス、科学、管理または他に関する目的で任意形式の情報、知能またはデータを計算、分類、処理、送信、受信、検索、考案、交換、記憶、表示、明示、測定、検出、記録、再生、処理または利用するように設計された任意の手段または手段の集合体を意味するものとする。例としては、パーソナル・コンピュータ及びサーバ、メインフレーム他等の大型プロセッサがある。図５はサーバとしての一例を示し、サーバのハウジング内には、少なくとも１つのマルチチップ・パッケージと、上にマウントされたパッケージを有する回路基板とが含まれていることが分かる。

本発明によれば、セラミック基板技術においてはマルチチップ電子パッケージ（またはモジュール）として周知である、その一部として２つ以上のチップを含むチップ・キャリアの技術を向上させることができるのである。

また、本発明によれば、上に搭載されるチップ間の高速接続を保証すると同時に、本発明による１つまたは複数のキャリアがその上にマウントされ得る基底の回路基板（ＰＣＢ等）との効果的な電気結合を達成するようなパッケージを提供することができるのである。

さらに、本発明によれば、ＡＳＩＣバラエティであるもののような高温チップ用の接続部を提供する能力があり、同時に基板上面の最小エリアが使用されることを保証するパッケージを提供することができるのである。

更に別には、本発明によると、費用効果的な方法で製造されることが可能であると同時に、ロバストな構造である最終構成体を保証するようなパッケージを提供することができるのである。

さらに、本発明によれば、本発明によるパッケージをその一部として使用する、よって本明細書において定義されるマルチチップ・キャリア固有の優位点の恩恵を受ける、パッケージ−基板アッセンブリを提供することができるのである。

最後に、本発明によれば、チップ・キャリアとその１つの表面上にマウントされる複数のチップとを含む電子パッケージを製造する方法を提供することができるのであり、本方法は、容易かつ比較的安価に達成されることが可能であって、最終的にコストが低減された完成品がもたらされるのである。

図１には、上述した第１一部継続出願のマルチチップ電子パッケージ１が示されており、上記パッケージは、オーガニック・ラミネート・チップ・キャリア２と、このキャリア上に位置づけられた複数の半導体チップ３とを備える。本発明のためのキャリアとして機能することが可能なオーガニック・ラミネート・チップ・キャリア２は、キャリア内に間隔を置いて配置されかつ誘電体５の個々の層によって分離された複数の導電プレーン４を含む。キャリア２はキャリア上面に複数の電気接点６（１つが図示されている）をさらに含み、各接点は個々の導電部材（半田球７等）に電気結合されるように設計され、導電部材は接点をチップ３の下面にある対応する接触サイト（図示されていない）に結合させる。このようなチップ・サイトは周知であり、詳細説明は不要であると思われる。チップ３は各々、キャリア２の内部回路を介して個々の導電体８（１つのみ図示されている）に結合され、導電体８は、多層ＰＣＢが主たる例である基礎回路基板１０上の個々の接触サイト（図示されていない）に電気結合される（即ち、複数の半田球９を使用して）ことが可能である。完成品に関するオペレーション要件に依存して、複数のチップ３は、キャリア２の上面の回路及びおそらくはそのキャリア内の部分を使用して互いに電気結合されることが可能である。さらに図１で分かるように、個々の接点６は必ずしも、キャリアの頂部からその全体厚さを介して伸長するメッキされたスルーホールのような線形（この場合は垂直）の接続部によって各導体に直に結合されるわけではない。このように単純化された形式では、このキャリアは本発明のためのキャリアで構成される場合もある。

図１の両チップは、本発明によるチップとは異なり、キャリア２の上面の実質的な共面配向を占有し、互いに間隔を置いて配置されている。ある例では、各チップは各々約１０×２．５４ｃｍ／１０００（ミル）及び２０×２．５４ｃｍ／１０００（ミル）の長さ及び幅寸法を有することが可能であり、約１，０００乃至約３，０００の範囲の数である複数の半田球７を使用してキャリアに結合されることが可能である。図１のキャリア及び本発明によるキャリアはこれらの寸法及び数に限定されず、他の寸法及び数が容易に受容され得ることは理解される。図１（第１一部継続出願と同じ図）の各チップは、製品のオペレーション要件に依存してＡＳＩＣチップまたは別のタイプであることが可能である。

ある実施形態では、キャリア２は、上部高速部１１と信号がより低い周波数で通過する下部１２とを含む。以下、この特定構造のより特定的な例について定義する。キャリア２の誘電体は、周知のガラス繊維強化エポキシ樹脂、Ｄｒｉｃｌａｄ（本発明の譲受人の登録商標）、ＰＴＦＥ、Ｎｅｌｃｏ ６０００ＳＩ、Ｒｏｇｅｒｓ ４３００、Ｐｏｌｙｃｌａｄ ＬＤ６２１（下記参照）、他を含む様々な周知のＰＣＢ誘電体から選択されることが可能である。従ってこれは、必ずしもＰＴＦＥで構成される必要はない。本発明で使用される場合（図１３、１４）、キャリア２は内部に熱伝導部材１３を含むことも可能である。そのようにして使用される場合、熱伝導部材１３は、半田球７及び９によってもたらされるハンダ接続部の不良を実質的に防止するように選択された厚さ及び熱膨張率を有する材料で構成されることが可能である。熱伝導部材１３は、ニッケル、銅、モリブデンまたは鉄より成る適正金属であることが可能である。好適には、熱伝導層は、接地平面としても機能する。好適な熱伝導部材（ゼロに近い熱膨張率を有するもの）は、第１の銅製の外層と、第２の約３４％乃至約３８％のニッケル（好適には約３６％のニッケル）と約６２％乃至約６６％の鉄（好適には約６３％の鉄）との合金製の中間層と、第３の銅製の外層とから成る３層の構造体である。熱伝導部材１３の全体熱膨張率は、約４乃至約８ｐｐｍ／℃である。好適には、熱伝導層の厚さの約７２％乃至約８０％がニッケル−鉄合金であり、熱伝導層の厚さの約２０％乃至約２８％が銅である。適切な３６％ニッケル−６３％鉄合金はテキサス・インスツルメンツ社（マサチューセッツ州アトルボロ所在）から入手可能である。あるいは、熱伝導部材は、約３６％ニッケル−約６３％鉄合金のような単一の合金のみで製造される場合もある。熱伝導部材の厚さは、好適には僅か約１×２．５４ｃｍ／１０００（ミル）乃至約３×２．５４ｃｍ／１０００（ミル）である。本部材の厚さ及び材料の選択は本部材の熱膨張率を決定することになり、よって本明細書で定義される他のエレメントと組み合わせて使用される場合の多層チップ・キャリアの熱膨張率制御におおいに使用されることが可能である。多層相互接続構造体の全体熱膨張率が約１０乃至約１２ｐｐｍ／゜Ｃの値に制御されると、大きな効果が達成される。パッケージ（回路基板にアセンブルされた場合、かつ機側操作において）の動作中、ハンダ接続部の歪み制御が実現され、高歪みの局所領域は回避されるが、これは２つ以上のチップが互いに近接して使用される場合には重要な機能である。従って、約２−３ｐｐｍ／゜Ｃの熱膨張率を有する半導体チップ１２と約１７−２０ｐｐｍ／℃の熱膨張率を有する回路基板との間の全体歪みの大きさは、格段に低減される。この部材に関するさらなる説明は、本参照により開示に含まれる特許文献１で行われている。よってキャリア２は、本発明と共用される優れたコンポーネントである。

チップ・キャリア２はまたその内部に、同じく本参照により開示に含まれる特許文献３６に説明されているような内部キャパシタ構造体を含む場合もある。当該特許文献３６が定義しているように、キャパシタ構造体は、ＰＣＢ等の基底の基板上に配置されるように設計されたチップ・キャリアまたはこれに類似するものにおける使用に適したパラレル・キャパシタである。特許文献３６に記載された構造体では、キャパシタは好適には、少なくとも１つの内側の導電層と、上記内側の導体の反対の両側に追加された２つの追加導電層と、第２の導電層の外面上の無機誘電体（好適には酸化物層）とを含む。あるいは、第２の導電層に付加されるチタン酸ベリリウム等の適切な誘電体が使用される場合もある。また、本引用特許におけるキャパシタは、無機誘電体の頂上に外側の導電層を含み、よって内側の、かつ追加された導電層と外側の導体との間にパラレル・キャパシタを形成している。さらなる説明は、上記特許文献３６で行われている。

図２は、キャリア２の上面に配置されかつ下部の半田球接続部７を含む半導体チップ３を実質的に包囲する一定量の封止材１４（想像線で表示されている）をさらに包含して図１のパッケージ１を示したものである。このような封止材は、図１４及び１５が示す本発明において使用可能である。封止材はパッケージング技術では周知であり、詳細説明は不要であると思われる。適切な例は、１点または複数の上記諸引用文書に記載されている。図２のパッケージ１はまた、形成された封止材の頂上に、かつ半導体チップ３の上面に熱接触されて配置された放熱カバー部材１５（同じく想像線で表示されている）を包含して示されている。よって、本発明においても使用可能である部材１５は、動作中のチップからの排熱を促進するように機能する。カバー部材１５は、ある例においては銅製であることが好適であるが、アルミニウムまたは他の適正な熱伝導材料であることも可能である。

図３には、パッケージ１１が、キャリア２の上面の頂上に搭載された、間隔を置いて配置されたチップを実質的に包囲しかつこれらから離隔もされている補強部材１６（想像線で表示されている）を包含して示されている。補強部材はさらに、その上面に位置づけられた放熱カバー部材１７（想像線で表示されている）と、その上に位置づけられた、想像線で表示されている放熱部材１８とを含む。補強部材１６は好適にはステンレス鋼材製であるが、放熱カバー部材１７は好適には銅またはアルミニウムであり、放熱部材１８は好適にはアルミニウムでありかつ図３が示すように複数の上方突起を含む。放熱カバー部材１７は、チップ３から熱を受け入れ、次いでこの熱をより大きい放熱部材１８へ送ることにより動作中のパッケージ１１からの排熱を促進させるように設計されている。この装置もまた、封止材１４と同じく、図１４及び１５における本発明において使用可能である。

上述の放熱コンポーネントは、先に述べたように、ＡＳＩＣバラエティの場合のような処理能力の高いチップによって生成される比較的高い熱を効果的に除去する働きをする。内側の熱伝導部材の追加使用は、チップとキャリアとの間、及びもし使用されていればキャリアと基底の基板との間、の双方に形成される比較的壊れやすいハンダ接続部を壊すことのない、または損傷させる結果に至らせない効果的な動作製品をさらに保証する。

図４は、第１一部継続出願に定義された電子パッケージ１’の代替実施形態を示している。パッケージ１’は上述のものに類似するキャリア２を含み、かつ好適には、ハンダ・エレメント９またはこれに類似するものを使用してキャリアを基底の基板１０に結合する。但し、パッケージ１’は、好適には個々の半田球７’によりキャリア上面の個々の接点６に電気結合される実質的に垂直に配向されたチップ３’（図１４及び１５で教示されているものとは異なる）を使用することにおいて、図１乃至４におけるパッケージ１とは異なる。チップ３’はまた、好適には互いに実質的に平行して配向され、かつ見る者の視点から奥へと延びる幅（または長さ）寸法を保有することが理解される。これらのチップは、半田球７’を使用する接続が発生し得るように、その外端（下端）へと延びる適切な回路を有する、図１の場合と同様の表面接点サイトを含むことが可能である。チップ・キャリア２はまた、図１乃至４におけるものと同様に、上述のような内側の熱伝導部材（図示されていない）及び／またはキャパシタ（図示されていない）を含むことが可能である。

図４が示す実施形態はまた、図２が示すような封止材及び放熱カバー部材、あるいは図３が示すような硬化材、放熱カバー及び放熱部材を含むことが可能である。よって、詳細説明は不要であると思われる。

図５は、図１４及び１５における対象発明を使用可能な情報処理システム１９を示したものである。例示を目的として、システム１９は、サーバ（図の通り）、パーソナル・コンピュータ、メインフレームまたはこれらに類似する技術上周知の情報処理システムであることが可能である。情報処理システムの技術分野では、これらの構造体がその一部として回路基板及び電子パッケージを含むことは周知である。本発明では、システム１９は、上に図１４（または図１５）のマルチチップ電子パッケージ１１１を有する回路基板１０（想像線で表示されている）を包含して示されている。基板とパッケージとのこの位置関係は単に例示を目的としたものであり、このアッセンブリは、本図の配向に実質的に垂直であることを含み、システム１９内の他のローテーションにも位置づけられることが可能である。また、このようなシステムにおいては、そのオペレーション要件に依存してこのようなアッセンブリを幾つか利用可能であることも理解される。当該システムがコンピュータ、サーバ、メインフレームまたはこれらに類似するものであれば、これは中央処理装置（ＣＰＵ）、１つまたは複数の入力／出力（Ｉ／Ｏ）デバイス及び１つまたは複数のランダム・アクセス記憶デバイスを含む。これはまた、キーボード、マウス、ディスプレイ、プリンタ、スピーカ及びモデムを含む、機能的に共動可能な様々な周辺デバイスを含むことが可能である。コンピュータ、サーバ、メインフレーム、他内へのその配置、またはこれらと動作的に関連したその配置を含むコンポーネントは技術上周知であり、さらなる説明は不要であると思われる。

図６及び７には、本発明の基板において使用可能な多層部分の２つの実施形態に係る第二の部材２０及び２０’が示されている。本発明の一実施形態によれば、部分２０及び２０’は、別の多層部分に結合されるとチップ・キャリアを形成することができる。従って、本明細書では、部分２０及び２０’を第２の部分と定義し、別の部分を第１の（またはベース）部分と呼ぶ。本発明の広義の態様によれば、この第２の部分が実質的にキャリア完成品の外部に沿って存在するように、少なくとも１つの第２の部分は少なくとも１つの第１の部分に結合されなければならないことは理解されるべき点である。また、１つまたは複数のこのような第２の部分が、図８乃至１１に描かれているようにその反対の両側を含む第１の部分であるベース部分に結合され得ることも理解される。最も重要な点は、本発明が定義する第２の部分が、第２の部分にマウントされた（ハンダ付け等）、及び／または別の方法で当該部分に電気結合された半導体チップ間に高周波数（高速）接続部を供給するように特に設計されていることである。第１の部分またはベース部分は必ずしもこれほどの能力を必要とせず、ほとんどの現行ＰＣＢに関して一般的な方法で形成され得る点は重要であり、これらの多くは上述の諸文書に記述されている。従ってこれにより、周知のＰＣＢ製造技術を使用して極めて増大された能力を有する最終チップ・キャリアを製造することができるようになり、そこに固定されるチップはこれまでに達成可能であった速度よりも高速で接続されることが可能になる。急速に拡大しているパッケージング技術において、このような接続は、主にこのようなコンポーネントに関して相応に増大する要件に起因して不可欠であるとされる。従って、本明細書において定義する本発明は、本技術を大幅に前進させるものである。

図６には、多層部分２０が、ある好適な実施形態では電源プレーンとして機能する中央の導電プレーン２１を包含して示されている。プレーン２１は２層の誘電体２３によって包囲されるが、両層はプレーン２１に結合（積層）されているために、本図ではこれらは１つの連続する構造体として示されている。誘電体２３の外面には追加の導電プレーン２５及び２７が位置づけられ、本発明のある好適な実施形態では、（部分２０が使用される場合）これらは一連の信号ラインを含む。よって部分２０を、２つの信号プレーンと１つの電源プレーンとを含むという意味で単に２Ｓ１Ｐ構造体と称することができる。また、導電性のスルーホール２９は、上側の信号プレーン２５と下側のプレーン２７とを接続するために供給される。ある好適な実施形態では、この導電性のスルーホールは周知技術を使用して製造されるメッキされたスルーホール（ＰＴＨ）である。部分２０の形成は、上述の誘電層の積層と外部信号プレーンの蒸着（メッキ等）とを含む周知のＰＣＢ処理手順を使用して達成される。従って、プロセスに関するさらなる説明は不要であると思われる。

前述の通り、部分２０が別の多層部分との組合せで形成されて最終キャリアが製造される場合、部分２０は、キャリアの基板の上面に位置づけられてこれに結合されるチップ間に高速（高周波数）接続を供給するように設計される。従って、このような高速接続部を供給するために、部分２０（及び２０’）における個々の信号ラインは、好適には約０．００５×２．５４ｃｍ（インチ）乃至約０．０１０×２．５４ｃｍ（インチ）の幅と、０．００１０乃至約０．００２０×２．５４ｃｍ（インチ）の厚さとを有する。対応する誘電層は各々、約０．００８×２．５４ｃｍ（インチ）乃至約０．０１０×２．５４ｃｍ（インチ）の厚さを有する。プレーン２１、２５及び２７の材料は好適には銅であるが、他の導電体も可能である。好適な誘電体２３は低損失の誘電体であり、その一例は、ニューハンプシャー州ウェスト・フランクリン所在のクックソン・エレクトロニクス社から入手可能なＰｏｌｙｃｌａｄ ＬＤ６２１である。追加材には、ニューヨーク州ニューバーグ所在のパーク・ネルコ社から入手可能なＮｅｌｃｏ ６０００ＳＩ及びコネチカット州ロジャーズ所在のロジャーズ・コーポレーションから入手可能なＲｏｇｅｒｓ ４３００が含まれる。これらの材料は、当該構造体にとって最適なオペレーション能力を供給する低い誘電率び損失係数を有する。その他、０．０１以下の、及び好適には０．００５以下の誘電損失を有する材料も、部分２０及び２０’の双方における使用に適するものと思われる。この場合もまた、この誘電体がＰＴＦＥである必要はない。

上述の厚さ及び定義された材料は、本発明の範囲を限定すべく意図されたものではなく、本明細書において教示された所望の結果を達成するものであれば、他のものも使用可能であることは理解される。また、本構造の第２の部分が使用される場合、これは、その内部に先に定義した熱伝導部材及び／または内部キャパシタ構造体を包含可能であることも理解される。前述の厚さ、幅及び材料を使用するある例では、約３乃至約１０ＧＰＳの範囲内の信号周波数で信号を伝送する能力のある第２の部分２０（及び２０’）を供給することが可能であった。これもまた、本発明を限定すべく意図されたものではなく、１つまたは複数の上述の材料、パラメータ、他の比較的軽い変更により、例えば１２ＧＰＳのようなより高い周波数にすることも可能である。ある実施形態によれば、定義されているような部分２０の結果的な全体厚さは約０．１４０×２．５４ｃｍ（インチ）である。

必要要件ではないが、導電プレーン及び誘電層の前述の幅及び厚さは通常、部分２０及び２０’が結合されるベース部分または第１の多層部分よりも厚くなる。即ちベース部分は、典型的には、その内部で使用される導電プレーン及び誘電体に関してかなり小さい厚さ及び幅寸法を含むが、このような幅、厚さ及び材料は現在使用されている周知のＰＣＢ構造体のそれらとしては典型的なものである。従って、さらなる説明は不要であろう。

図８は、同じく本発明において使用可能なチップ・キャリア３０の一実施形態を示したものであり、この場合は２つの第２の部分２０が使用され、それらの各々は共通の第１の多層部分３１の反対の両側に位置づけられている。第１の部分３１は、単純化を図るために、上に外側の導電層３３及び３５を含む単一の誘電層として示されている。ある実施形態では、層３３及び３５は、最終基板３０のオペレーション要件に依存して電源または接地プレーンとなる。ある好適な実施形態では、部分３１は、その上に信号及び接地及び／または電源能力が混合する幾つかの（２０枚等）導電プレーンと、対応する複数（１９枚等）の誘電層とを含む。その最も単純な形態において、部分３１（及び図９乃至１１における３１’）は、信号を自らに沿って第１の周波数で伝送する少なくとも１つのプレーンを含む。先に指摘したように、第１の多層部分３１で使用される導電プレーン及び誘電層は共に、典型的には従来のＰＣＢで使用されているものである。従ってある例では、部分３１は、約０．００３×２．５４ｃｍ（インチ）乃至約０．０１０×２．５４ｃｍ（インチ）の幅と、対応する０．０００５×２．５４ｃｍ（インチ）の厚さとを有する導電性の信号ラインを含むことが可能である。誘電層は各々、約０．０１０×２．５４ｃｍ（インチ）の初期厚さを含む。そのような多層構造である第１の部分３１は、積層されて幾つかの導電、誘電層を結合し、第１の部分３１を形成する。さらに、第２の部分２０も同様に、上述のように別々の多層サブアッセンブリとして形成される。次のステップでは、内部の第１の部分３１の反対の両側に誘電層４１（従来のプリプレグ材または熱可塑性材料）が付加され、部分２０の最も外側の各表面に別の誘電層４３が付加される。次にこの構造体は、標準的なラミネーション処理を使用して積層され、本発明で使用される単一の多層オーガニック・チップ・キャリアが形成される。上述の、及び本段落で説明された構造特性に起因して、第２の部分２０及び２０’における少なくとも幾つかの信号プレーンは、従来型の第１の部分３１及び３１’における少なくとも幾つかの信号ラインより高い周波数の信号通路を供給する。ある好適な実施形態では、外側部分における全ての信号ラインは、結合される第１の部分の信号層に比べてかくも卓越した能力を有する。

各部分２０上の１つまたは複数の外側の導電プレーンにアクセスするため、外側の誘電層４３内に開口４５が供給される。これは、好適には技術上周知のレーザまたはフォトプリント・オペレーションによって行われる。誘電体の除去に続いて、誘電体の開口内部を含み、図８における構造体の反対の両側に外側の導電層５１が付加される。この時点で、キャリア３０上に部分２０の信号ラインに繋がるコンポーネントの接続部がもたらされ、これにより、各部分２０の上面及び下面上のものを含むこれらの信号ラインに沿った、やはり例えば図８の向かって左側サイトにおける同じ部分２０の回路に繋がる第２のチップ（図８には示されていない）までの高速信号通路が確保される。このような接続部はまた、図８が示すような導電体５１における開口を介しても供給される。

図８では、キャリアがそれをＰＣＢ１０（即ち図１）に結合させるための変更された下面または別の手段を含んでいれば、図１４及び１５が示すように２つ以上の半導体チップをキャリア３０の各反対側にマウントし、かつ高周波数信号で結合させ得ることが理解される。従って、本発明のキャリアは、その反対側の両面の２つ以上のチップを独自に結合させる能力を有し、これまでの技術上周知のものより遙かに大きいオペレーション・能力を有する最終チップ・キャリア・アッセンブリを保証する。（但し、ある典型的な実施形態では、キャリア３０は上側に１つの高速部分と１つの低速部分しか含まず、後者は図１４が示すような底部導体を含む。）
また、追加の結合を行うために、別の誘電体層５５を追加して導電プレーン５１をカバーすることも可能であり、この場合、開口４５内の導電体５１への接続は、キャリア３０の片側のチップを電気結合する図８における類似の開口及び導電体６１によって達成される。図８の向かって右側に示されているように、メッキされたスルーホール（ＰＴＨ）７１を使用し、キャリア３０の全体厚さを通して伸長させることが可能である。このようなスルーホールは従来技術を使用して形成されることも可能であり、かつ例えばその表面にメッキされた導体（銅等）の薄層を含む。また、このスルーホールは、導電性のピンまたはこれに類似するものが所望される場合にこうした追加コンポーネントを受容するためにも使用可能である。またＰＴＨ７１は、１つまたは複数のコンポーネントをキャリアのベースまたは第１の部分３１における内側の導電プレーンに結合させることもできる。

図８では、導電体６１に（あるいは、導電体６１を使用しない場合は直接導電体５１に）結合されて示されている１つの半導体チップは数字７７で表され、接続用の半田球は数字７９（図１の場合の７とは異なる）で表されている。

図７に戻って参照すると、部分２０’は図６における部分２０のものに類似するコンポーネントを含むが、本明細書における教示を使用して多層キャリアを形成するための代替実施形態を表している。部分２０’は、内部に２Ｓ１Ｐ部分２０をその一部として含む。部分２０の反対側の両面には誘電層８１が付加され、これに続いて、例えばメッキ作業を介して導電層８３が付加される。導電層８３は、好適には接地または電源プレーンであり、メッキされたスルーホール８５によって図のように結合される。部分２０と同様に、第２の部分でもこのような幾つかのスルーホールを使用してこのような接続部が供給される。図６及び７の何れにも、例示目的でそのうちの１つしか示されていない。誘電層８１は、好適には部分２０で使用される低損失の誘電層に類似する材料製である。部分２０’の層も部分２０と同様に、従来のラミネート処理を使用して組み立てられる。

図９では、２つの第２の部分２０’が共通の第１の内部多層部分３１’に結合されて示され、ある実施形態では、かつ上述のように部分３１’は、対応する数の個々の誘電層（図示されていない）によって結合された幾つかの内側の導電プレーン（同じく図示されていない）を含む。従って、図７の実施形態は、最終の結合オペレーションの間に必要なラミネーション・ステップが少ないために、最終キャリア（図９における３０’）を製造するより単純な手段を表している。即ち、必要なステップは、図９が示す３つの予め形成された多層構造体２０’及び３１’をラミネートするだけである。ここでも、本明細書における教示によれば、一方の外側の部分２０’のみが基底の従来型部分３１’に結合されることは注目すべき点であり、かつ多くの場合はそうなる。ラミネートの完了に続いて、構造体に外側の誘電層５５’が付加され、かつ図８における開口４５及び導電体５１を供給するために定義されたものに類似する技術を使用してその内部に導電性の開口５１’が設けられる。メッキされたスルーホール８５は、所望により、導電体５１’に結合された任意のチップを部分２０’の頂部層及び／または底部層に結合させる。キャリア３０’の最も外側の両面を結合させるために、図８におけるスルーホール７１に類似する共通のスルーホール７１’が供給される。このようなスルーホールは、好適には図８におけるそれに類似するメッキされた導電体７３’を含む。

さらに重要な点として、スルーホール７１及び７１’は、１つまたは複数のチップを各々第１の多層部分３１及び３１’の内部配線に電気結合するために使用されることが可能であり、これにより、これらのコンポーネントと内側の構造との間に直接的な電気接続がもたらされる。従って、本明細書で定義されるキャリアは、チップをキャリアの全体構造のベースまたは第１の部分の内側の導電プレーンに結合させることに加えて、キャリアの片側にあるこれらのチップ自体の間の結合を保証する独自の能力を供給することができる。このような二重の結合は、今までの周知製品より大きいオペレーション・能力を有する最終キャリア製品をもたらすことから、本発明の重大な態様を表す。

図１０及び１１には、各々本発明で使用可能なキャリアの２つの代替実施形態３０’’及び３０’’’が示されている。図１０におけるキャリア３０’’の構造は図９が示すそれに類似するものであるが、キャリアの外面から部分２０’の一方の導電プレーンまで延びる導電性のスルーホール９１が追加されている。従って、先に定義した追加の電子コンポーネントの結合に加えて、ピン付きのコンポーネント（即ち図１０及び１１が示すピン９３）の結合もまた可能である。図１１の実施形態では、部分３１’（及びもし使用されれば下側の部分２０’）を介して延長された開口９５が供給される。開口９５を設ける理由は、ピン９３を挿入するための適切な間隙を供給することにある。ＰＴＨの使用されない部分を除去する従来の「バックドリル」方法とは対照的に、開口９５は、最終ラミネートより前に３１’及び２０’（使用される場合）上に作られる（ドリルで開けられる）。バックドリルは、銅製のＰＴＨ層部分を除去する。これにより、高速信号を処理する際のＰＴＨの容量効果は低減される。バックドリルは高価であり、実行も困難である。供給される構造体はバックドリルの必要性をなくし、かつ同じ効果を達成する。

図１２及び１３は、本発明のキャリアにおいて使用可能な第２の部分２０’’の別の実施形態を示す。図から分かるように、図１３は図１２の線８−８に沿って描いた断面図であり、部分２０’’の上面にある導体の個々の幅の一実施形態を示している。また、幅が広い方の導体の個々の端部に位置づけられたスルーホールも示されている。この配置では、幅広の導体１０１は、その反対側の両端におけるメッキされたスルーホール１０３を相互接続する信号ラインとして機能する。これに比べて、幅が狭い方の信号ライン１０５は、幅広のライン１０１の外側の個々のペア間を対の関係で伸長する。ある実施形態では、ライン１０１は約０．００３×２．５４ｃｍ（インチ）乃至約０．０１０×２．５４ｃｍ（インチ）の幅を有することが可能であり、対応する内側の幅の狭い方のラインは各々０．０２×２．５４ｃｍ（インチ）乃至約０．１０×２．５４ｃｍ（インチ）の幅を有することが可能である。これらのラインは、約０．０３×２．５４ｃｍ（インチ）乃至約０．１０×２．５４ｃｍ（インチ）の距離で離隔されていた。狭い方の信号ライン１０５ペアの反対の両側に幅の広いライン１０１を供給する目的は、適正なトレース・インピーダンス制御及び信号シールドを供給して信号ライン間のノイズ・カップリングを最小限に抑えることにある。図１３で分かるように、これらのラインは、狭い方のライン１０５がＰＴＨ１０３の中心に結合された中間の導電（電源等）プレーン１０６の外面に位置づけられて部分２０’’の反対の両側に配置される。この配置は、最大の信号シールドをもたらすことが可能な連続する基準プレーンによる効果的な機能を供給する。これは、サブコンポジットによるより単純な構造をもたらし、かつまた、例えば高速信号対遅い信号のような異なる誘電厚さを有する可能性のあるＺ接続部を有するセクションを見越している。但し、このようなパターンが示されてはいるが、本発明のある好適な実施形態では、半田球７９（図１４）の各々がチップ直下のボールのパターンに類似するパターンで配置された単一の接点に結合されることは理解される。上述のパターンは、本発明の好適な実施形態によりチップが特定の配向で方向づけられる際に１つのチップから別のチップへ個々のボールを相互に接続するために使用されることが可能である（詳細は下記参照）。

図１４には、本発明の一実施形態によるマルチチップ電子パッケージ１１１が示されている。パッケージ１１１は、先に定義した構造に類似する、間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを内部に含むオーガニック・ラミネート・チップ・キャリア３００を含んでいる。キャリア３００はまた、実質的かつ本質的にその内部に配置された前述の熱伝導部材１３を含み、さらに例えば信号プレーンのような個々の対向する導体層を接続するための複数のメッキされた導体スルーホール７１’’を含むことが可能である。導電体６１はまた、キャリアの上側の外面層内に位置づけられて設けられた開口内で使用され、かつ所望されれば、下側の反対の外面エリア内でも、図のようにパッケージを下側の回路基板ＰＣＢ１０に電気結合する比較的大きな半田球導体９９を接続するために使用される。内側の導電プレーン及び分離誘電層の使用は先に詳述しており、さらなる説明は不要であると思われる。図１４に描かれた断面構造はこのような断面の一実施形態を示し、先行図面で説明したものとは異なる可能性があるが、本発明においてなお使用可能である。

しかしながら、パッケージ１１１は、半導体チップ・ペアをキャリア３００の上面に積層した配向で配置するという独自さにより上述のものとは大きく異なる。ある例では、第１の下側のチップ７７’（好適にはＡＳＩＣチップ）は、複数の半田球７９を使用してキャリア上面の個々の導体に電気結合される。さらに、第２のチップ７７’’（好適にはメモリ・チップ）は、好適には業界で周知の適切な接着剤か、または図１５が示す例における、このような接着剤を複数の小型の半田球７９’と組み合わせたものの何れかを使用してチップ７７’の上面に固定される。適切な封止材は、半田球７９及び７９’を技術上周知であるように実質的に包囲して示されている。

またパッケージ１１１は、本発明のための追加的なオペレーション・能力を提供するために、（図示されている）同じくキャリアの上面に電気結合される追加の離隔された半導体チップ７７’を含むことが可能である。追加の各チップ７７，７７’もまた、好適にはＡＳＩＣチップであるが、本発明はこれに限定されず、メモリ・チップ（ＤＲＡＭまたはＳＲＡＭ等）を使用することも可能である。

下側のチップ７７’に固定された第２のチップ７７’’は、複数のワイヤボンド接続部１１３を使用してキャリア上面の外部導体に電気結合される。半導体チップを結合するためのワイヤボンド接続部は周知であり、さらなる説明は不要であると思われる。但し、上側の第２のチップ７７’’は下側のチップ７７’の頂上に配置されたままでワイヤボンディングされる点は重要である。従って、下側のチップはまず半田球７９を使用して電気結合され、所定の位置にしっかりと配置されてキャリア上面の所望の電気接点との第２の電気接続部が形成される。第２のチップ７７’’はこの後で接着され、かつ第２のチップの接点サイト１１５が接続部１１３を使用して個々の接点に結合されるように独自にワイヤボンディングされる。そして最後に、一定量の封止材１４’（想像線で表示されている）が積層されたチップ装置の上に配置され、封止材１４（図２）に関して先に述べた方法で本装置を保護する働きをする。

パッケージ１１１をＰＣＢ１０に接続するための大型の半田球９９は１つしか示されていないが、半田球９９は各々が同様にしてＰＣＢ１０に結合されることは理解される。

従って、積層された装置における半導体チップの一方または両方はＰＣＢ１０に間接的に結合されることが可能であり、かつ所望されれば、さらに互いに結合されることも可能である。またさらには、積層されたチップ装置は１つまたは複数の隣接するチップ７７’に結合される場合もある。その結果、幾つかの半導体チップを共通のＰＣＢに独自に結合させる著しいオペレーティング・能力を有する電子パッケージが生じる。図１４には４つのチップしか描かれていないが、パッケージ１１１のオペレーション要件に依存してキャリア３００上に積層された２つ以上のチップ・ペア、及びそれより多い単独の分離されたチップ７７’を使用することも本発明の範囲内である。従って本発明は、図１４に描かれた特定の数または配向に限定されない。このような能力は、特にキャリアがセラミック誘電材料製でないことを考慮する場合、極めて重要であると思われる。

図１５の部分図は、前述の通り、キャリア３００上に積層されるチップの代替配置を示し、よって僅かに異なるパッケージ１１１’を表している。相違点には、前述の通り、両チップ間の熱的な接続部として、かつ所望の間隔でのチップ７７’’からのスペース・チップ７７’として機能する小型半田球７９’の使用が含まれる。

こうして、オーガニック・ラミネート・チップ・キャリアと、その第１の表面に積層された配向で配置された１対の半導体チップとを備えるマルチチップ電子パッケージを示し、説明した。また、複数の導電エレメント（半田球等）を使用してチップ・キャリアが基板に接続される、回路基板（ＰＣＢ等）との組合せで前述のキャリア及び半導体チップを含む電子パッケージ・アッセンブリについても示し、説明した。本発明のオーガニック・ラミネート・チップ・キャリアは、それに電気結合される２つ以上の半導体チップを有する能力があり、２つ以上の半導体チップは、合わせて結合される場合もあり、及び／またはキャリアの下面（反対側）の導電体に結合される場合もある点は重要である。さらに、これらのチップは、それらの間により高い周波数の信号通路を確保するように高速で結合されることが可能であり、その結果、これまでの技術上周知であるものより大きい能力を有する完成品構造体が製造される点も重要である。本発明は、本明細書が定義しているようにパッケージング・オペレーション及び基底を成す所望の回路基板上に配置される間の半導体チップの比較的高温のオペレーションの結果として変形または損傷されない、本明細書に記述されているような、実質的にオーガニック・ラミネート材料で構成されたキャリアを使用して、これらの能力を達成することができる。よってチップ・キャリアは、本明細書における教示によって形成される少なくとも２つの部分から構成されることが可能である。さらに、キャリアは、定義されたような内側のキャパシタ構造体、及び／またはその一部として、特に少なくとも一方のチップとの接続を形成する個々の半田球とキャリアとの間の分離、及び使用されていればキャリア下面と対応する基板との間の分離（切断）を防止するように設計された熱伝導部材を含むことが可能である。従って、本明細書が定義する発明は、実質的にオーガニックであるラミネート本体をその主要部分として使用しながら、マルチチップ・バラエティ製の周知のチップ・キャリアを凌ぐ多くの重要な優位点を保有する。本明細書が定義するこの構造体の組立て方法は、多くの周知ＰＣＢ処理手順を使用して、よってこのタイプのキャリア、特に主としてセラミック材料で製造されるキャリアを形成するために使用される他のプロセスよりも低いコストで実行することも可能である。

現時点で本発明の好適な実施形態であるものについて示し、かつ説明したが、当業者には、添付の請求の範囲が定義する本発明の範囲を逸脱することなくこれらに様々な変更及び修正を行い得ることが明白であろう。

マルチチップ電子パッケージを示す、一部断面図を含む側面図である。 上に一定量の封止材及びカバー部材をさらに含む、図１のパッケージの側面図である。 補強部材及びカバー／放熱部材のその一部としての使用を示す、図１のパッケージの代替実施形態である。 パッケージの代替実施形態を示す側面図である。 １つまたは複数の本発明によるマルチチップ電子パッケージ及び／またはその中の完全アッセンブリ（基底のＰＣＢを含む）を使用するように適合化された情報処理システムの斜視図である。 少なくとも１つの他の部分に結合されると本発明のためのチップ・キャリアとして使用されることが可能である、オーガニック・ラミネート・チップ・キャリアの一部の側断面図である。 ラミネート・チップ・キャリアの別の部分の側断面図である。 本発明で使用可能なオーガニック・ラミネート・チップ・キャリアを示す、組み立てられた側断面図である。 本発明で使用可能なオーガニック・ラミネート・チップ・キャリアの別の実施形態である。 本発明で使用される能力を有する多層ラミネート・チップ・キャリアの別の態様を示す。 本発明で使用可能なオーガニック・チップ・キャリアのさらに別の実施形態の側断面図である。 本発明のオーガニック・ラミネート・チップ・キャリア上で使用可能な回路パターンの平面図である。 図１２の線８−８に沿った側面図である。図１３の本実施形態は本発明で使用される能力を有するオーガニック・ラミネート・チップ・キャリアの一部のみを示していることが理解される。 本発明の一実施形態による電子パッケージの、一部は断面図を含む拡大側面図である。 本発明の代替実施形態による積層されたチップ装置をさらに拡大した部分側面図である。

符号の説明

１、１’ マルチチップ電子パッケージ
２、３００ オーガニック・ラミネート・チップ・キャリア
３、３’ 半導体チップ
４ 導電プレーン
５ 誘電体
６ 電気接点
７、７’、９ 半田球
８ 導電体
１０ 基礎回路基板
１１ 上部高速部、パッケージ
１２ 下部、半導体チップ
１３ 熱伝導部材
１４ 封止材
１５、１７ 放熱カバー部材
１６ 補強部材
１８ 放熱部材
１９ 情報処理システム
２０、２０’、２０’’ 多層部分、第二の部分
２１ 中央導電プレーン
２３ 誘電体
２５、２７導電プレーン
２９ 導電スルーホール
３０、３０’、３０’’、３０’’’ チップ・キャリア
３１、３１’ 第一の多層部分
３３、３５ 外部導電層
４１、４３、５１ 誘電層、導電プレーン
４５ 開口部
５５ 誘電体層
５５’ 外部導電層
６１、７３’ 導電体
７１、７１’ スルーホール
７７、７７’、７７’’ 半導体チップ
７９ 半田球
８１ 誘電層
８３ 導電層
８５ スルーホール
９１ 導電スルーホール
９３ ピン
９５ 延長開口部
１０１ 幅広導電体
１０３ スルーホール
１０５ ライン
１０６ 中間導電プレーン
１１１ マルチチップ電子パッケージ

Claims (24)

1. マルチチップ電子パッケージであって、
   内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを備え、このチップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、
   上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置された第１及び第２の半導体チップを備え、各半導体チップは上記電気接点のうちの選択されたものに電気結合されるマルチチップ電子パッケージ。
2. 上記電気接点のうちの選択されたものは、上記半導体チップのうちの選択されたものが互いに電気結合されるように上記電気接点のうちの別の選択されたものに電気結合される請求項１記載のパッケージ。
3. 上記第１の半導体チップは上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に直接配置され、上記第２の半導体チップは上記第１の半導体チップ上に配置される請求項１記載のパッケージ。
4. 上記第１の半導体チップはＡＳＩＣ半導体チップであり、上記第２の半導体チップはメモリ・チップである請求項３記載のパッケージ。
5. 上記第１の半導体チップは、複数のハンダボールによって上記電気接点のうちの選択されたものに電気結合される請求項４記載のパッケージ。
6. 上記第２の半導体チップは、複数のワイヤボンド接続部によって上記電気接点のうちの選択されたものに電気結合される請求項４記載のパッケージ。
7. 実質的に上記第１及び第２の半導体チップの上に配置される放熱部材をさらに含む請求項６記載のパッケージ。
8. 上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に配置されかつ上記第１及び第２の半導体チップの周辺に間隔を置いて配置された補強部材をさらに含み、上記放熱部材は上記補強部材の上に配置される請求項７記載のパッケージ。
9. 上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に位置づけられかつ実質的に上記第１及び第２の半導体チップの双方を被覆する一定量の封止材をさらに含む請求項１記載のパッケージ。
10. 上記オーガニック・ラミネート・チップ・キャリアは、その内部の熱伝導部材と、上記第１の半導体チップを上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上の上記電気接点のうちの選択されたものに電気結合させる複数のハンダ・エレメントとを含み、上記熱伝導層は、上記電気接点のうちの上記選択されたものの上に上記ハンダ・エレメントによって形成される上記電気結合の不良を実質的に防止する選択された厚さと熱膨張係数とを有する請求項１記載のパッケージ。
11. 上記熱伝導部材は、銅製の第１の層と、鉄合金製の第２の層と、銅製の第３の層とから成る請求項１０記載のパッケージ。
12. 上記オーガニック・ラミネート・チップ・キャリアは、少なくとも１つの誘電層と少なくとも１つの導電プレーンとを含む第１の多層部分であって、上記導電プレーンは信号を第１の周波数で自らに沿って伝送させる能力のある信号ラインを含む第１の多層部分と、上記第１の多層部分に結合されかつ上記第１及び第２の半導体チップをそれに結合させるように適合化された第２の多層部分とを含み、上記第２の多層部分は少なくとも１つの誘電層と少なくとも１つの導電性の信号プレーンとを含み、上記第２の多層部分の上記導電性の信号プレーンは、信号を上記第１の周波数より高い周波数で自らに沿って伝送させる能力のある信号ラインを含み、これにより上記複数の半導体デバイス間に高速接続がもたらされる請求項１記載のパッケージ。
13. 上記第２の多層部分は、導電プレーンと、上記導電プレーンの反対の両側にある第１及び第２の誘電層とを含み、導電性の信号プレーンの数は２枚であり、導電性の信号プレーンは各々、信号を自らに沿って伝送させる能力がありかつ上記導電プレーンの反対側の上記第１及び第２の誘電層の個々の一方に配置されている上記信号プレーンを有する請求項１２記載のパッケージ。
14. 上記第２の多層部分はさらに、上記第１の誘電層上の上記導電性の信号プレーンの上記信号ラインの少なくとも１つと、上記第２の誘電層上の上記導電性の信号プレーンの上記信号ラインの少なくとも１つとを相互接続させる導電性のスルーホールを含む請求項１３記載のパッケージ。
15. 上記オーガニック・ラミネート・チップ・キャリアはその内部に内側のキャパシタを含む請求項１記載のパッケージ。
16. マルチチップ電子パッケージを製造する方法であって、
    第１及び第２の表面を有しかつ内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアを供給することと、
    上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に複数の電気接点を供給することと、
    上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上に複数の導電体を供給することを含み、上記電気接点のうちの選択されたものは上記導電体のうちの選択されたものに電気結合され、
    第１及び第２の半導体チップを上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で配置し、かつ上記第１及び第２の半導体チップを上記電気接点のうちの上記選択されたものに電気結合することを含む方法。
17. 上記第１の半導体チップの電気結合は、複数のハンダ部材を使用して達成される請求項１６記載の方法。
18. 上記第２の半導体チップの電気結合は、複数のワイヤボンド接続部を使用して達成される請求項１６記載の方法。
19. 複数のハンダ部材を上記導電体のうちの上記選択されたものに電気結合させることをさらに含み、上記ハンダ部材は、上記導電体のうちの上記選択されたものを回路基板上の個々の導体に電気結合させるように適合化される請求項１６記載の方法。
20. マルチチップ電子パッケージ・アッセンブリであって、
    上に複数の導電部材を含む回路基板と、
    内部に間隔を置いて配置されかつ個々の誘電体層によって分離された複数の導電プレーンを含むオーガニック・ラミネート・チップ・キャリアとを含み、上記チップ・キャリアは、その第１の表面上の複数の電気接点と、その第２の表面上の複数の導電体とを含み、上記電気接点のうちの選択されたものは、上記導電体のうちの選択されたものに電気結合され、
    上記オーガニック・ラミネート・チップ・キャリアの上記第１の表面上に積層された配位で間隔を置いて配置されかつ上記電気接点のうちの選択されたものに電気結合された第１及び第２の半導体チップと、
    上記オーガニック・ラミネート・チップ・キャリアの上記第２の表面上の上記導電体のうちの上記選択されたものを上記回路基板上の個々の上記導電部材に電気接続する複数の導電エレメントとを含むマルチチップ電子パッケージ・アッセンブリ。
21. 上記回路基板はプリント回路基板である請求項２０記載のアッセンブリ。
22. 上記複数の導電エレメントは複数のハンダ部材を備える請求項２０記載のアッセンブリ。
23. 上記第１の半導体チップを上記ラミネート・チップ・キャリアの上記第１の表面上の上記複数の電気接点のうちの選択されたものに電気結合させる第１の複数のハンダ部材をさらに含む請求項２０記載のアッセンブリ。
24. 上記第２の半導体チップを上記ラミネート・チップ・キャリアの上記第１の表面上の上記複数の電気接点のうちの別の選択されたものに電気結合させる複数のワイヤボンド接続部をさらに含む請求項２３記載のアッセンブリ。

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