JP4405537B2 - キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法 - Google Patents

キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法 Download PDF

Info

Publication number
JP4405537B2
JP4405537B2 JP2007224659A JP2007224659A JP4405537B2 JP 4405537 B2 JP4405537 B2 JP 4405537B2 JP 2007224659 A JP2007224659 A JP 2007224659A JP 2007224659 A JP2007224659 A JP 2007224659A JP 4405537 B2 JP4405537 B2 JP 4405537B2
Authority
JP
Japan
Prior art keywords
wiring
capacitor
electrode pad
interposer
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007224659A
Other languages
English (en)
Other versions
JP2009059822A (ja
Inventor
健司 塩賀
正孝 水越
和明 栗原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007224659A priority Critical patent/JP4405537B2/ja
Priority to US12/129,889 priority patent/US7745924B2/en
Publication of JP2009059822A publication Critical patent/JP2009059822A/ja
Application granted granted Critical
Publication of JP4405537B2 publication Critical patent/JP4405537B2/ja
Priority to US12/782,867 priority patent/US7846852B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
    • H01G9/004—Details
    • H01G9/022—Electrolytes; Absorbents
    • H01G9/025—Solid electrolytes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09763—Printed component having superposed conductors, but integrated in one circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0315—Oxidising metal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4069—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in organic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/957—Making metal-insulator-metal device

Description

本発明は、半導体集積回路素子の直下等に実装されるキャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法に関する。
近年、ＣｏＣ（チップ・オン・チップ）技術の進展に伴い、大容量のメモリチップ及びロジックチップを１つの半導体パッケージ内に実装し、メモリチップ及びロジックチップ間で高速信号伝送を行う技術が提案されている。図９は、従来の半導体装置を示す模式図である。
この従来の半導体装置では、例えば、シリコン基板１０１上に多層配線１０９が形成されてインタポーザが構成されている。そして、多層配線１０９上の電極パッド上に、微細バンプ（マイクロバンプ）を備えた半導体集積回路素子１２２ａ及び１２２ｂが実装されている。半導体集積回路素子１２２ａ及び１２２ｂの一方がメモリチップであり、他方がロジックチップである。半導体集積回路素子１２２ａ及び１１２ｂと多層配線１０９との間に封止樹脂１２６が設けられている。また、多層配線１０９上には、ワイヤ用の複数の電極パッドも設けられており、これらに信号線、電源線及び接地線等のワイヤ１２４が接続される。インタポーザはパッケージ基板（図示せず）上に実装されており、ワイヤ１２４の他端はパッケージ基板に接続されている。このような半導体装置では、半導体集積回路素子１２２ａ及び１２２ｂが互いに近接しているため、高速データ通信が可能となる。また、微細バンプの数が多いほどビット幅が広がる。
また、デカップリングキャパシタを内蔵したインタポーザも開発されている。このようなインタポーザを用いた場合、半導体集積回路素子の直下にデカップリングキャパシタが位置することになるため、半導体集積回路素子の電源端子及び接地端子からデカップリングキャパシタまでの引き回し配線の長さが短縮され、インダクタンスを低減できる（特許文献１〜４参照）。また、デカップリングキャパシタの容量を増大させるために、容量絶縁膜の薄膜化を図った技術も提案されている（特許文献５〜７参照）。
しかしながら、図９に示す半導体装置では、インタポーザとパッケージ基板との間の接続にはワイヤ１２４が必要であり、ワイヤ１２４を介した信号の伝送速度が十分ではない。また、インタポーザの支持基板、例えばシリコン基板１０１内に貫通ビアを設け、この貫通ビアを介してパッケージ基板との間で信号の伝送を行う技術についての研究も行われているが、この実現は困難である。なぜなら、微細バンプに対応する貫通孔を狭いピッチでインタポーザの支持基板に形成し、各貫通孔に導体を充填する必要があるからである。特に、特許文献１〜４に記載されている技術では、例えば、支持基板にスルービアを形成しなければならない。従って、導体及びセラミックスを同時に焼成するか、シリコン基板に貫通孔を形成し、ビア間の絶縁化処理を施した後に、導体を充填しスルービアを形成する必要がある。これらの処理は、極めて困難であり、多大なコストが必要である。
また、特許文献５〜７に記載されている技術では、薄膜キャパシタの電極材料として、酸化しにくいＰｔ及びＡｕ等の貴金属材料が必要とされる。また、高誘電率材料を成膜するためのスパッタリング装置等の真空設備を導入する必要もある。更に、歩留を向上させるために、パーティクル除去対策をとる必要もある。このため、多大なコストが必要である。
更に、種々の半導体集積回路素子のノイズの低減のために、デカップリングキャパシタにキャパシタの大容量化が要求されている。このため、将来、インタポーザに従来の積層キャパシタ（積層コンデンサ）を十分に実装することができなくなることも想定される。
特開平７−１７６４５３号公報 特開２００１−６８５８３号公報 特開２００１−３５９９０号公報 特開２００４−３０４１５９号公報 特開２００３−１９７４６３号公報 特開２００４−７９８０１号公報 特開２００４−２１４５８９号公報
本発明の目的は、製造工程の複雑化を回避しながら信号を高速伝送することができ、かつ、高周波ノイズをより低減することができるキャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法を提供することにある。
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
本発明に係るキャパシタ内蔵インタポーザには、基部と、前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、前記基部上に設けられたキャパシタと、が設けられている。また、前記導体ビアに接続された第１の配線と、前記キャパシタの陽極に接続された第２の配線と、前記キャパシタの陰極に接続された第３の配線と、前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、が設けられている。更に、前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、が設けられている。更に、前記絶縁層に覆われた第４の配線と、前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、前記第４の配線の他端に接続され、ワイヤの一端がボンディングされる第５の電極パッドと、が設けられている。前記第１の電極パッドには、半導体集積回路素子の１００Ｍｂｐｓ以上で信号が伝送される信号端子が接続され、前記第２の電極パッドには、前記半導体集積回路素子の電源端子が接続され、前記第３の電極パッドには、前記半導体集積回路素子の接地端子が接続され、前記第４の電極パッドには、前記半導体集積回路素子の１００Ｍｂｐｓ未満で信号が伝送される第２の信号端子が接続され、前記導体ビアには、前記基部の下方においてパッケージ基板の端子がはんだボールを介して接続される。そして、前記陽極及び陰極には、前記基部の上方から所定の電位が与えられる。
本発明に係る半導体装置には、キャパシタ内蔵インタポーザと、前記キャパシタ内蔵インタポーザ上に実装された半導体集積回路素子と、が設けられている。前記キャパシタ内蔵インタポーザには、基部と、前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、前記基部上に設けられたキャパシタと、が設けられている。また、前記キャパシタ内蔵インタポーザには、前記導体ビアに接続された第１の配線と、前記キャパシタの陽極に接続された第２の配線と、前記キャパシタの陰極に接続された第３の配線と、前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、が設けられている。更に、前記絶縁層に覆われた第４の配線と、前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、前記第４の配線の他端に接続され、ワイヤの一端がボンディングされた第５の電極パッドと、が設けられている。前記導体ビアには、前記基部の下方においてパッケージ基板の端子がはんだボールを介して接続される。そして、前記陽極及び陰極には、前記基部の上方から所定の電位が与えられる。また、前記半導体集積回路素子には、前記第１の電極パッドに接続され、１００Ｍｂｐｓ以上で信号が伝送される信号端子と、前記第２の電極パッドに接続された電源端子と、前記第３の電極パッドに接続された接地端子と、前記第４の電極パッドに接続され、１００Ｍｂｐｓ未満で信号が伝送される第２の信号端子と、が設けられている。前記ワイヤを伝達する信号の速度は、前記導体ビアを伝達する信号の速度より遅く、１００Ｍｂｐｓ未満である。
本発明によれば、導体ビアを介した高速信号の伝送が可能である。その一方で、キャパシタの陽極及び陰極には基部の上方から電位が付与されるため、これらのための導体ビアは基部に必要とされない。従って、製造工程の複雑化を回避しながら信号の高速伝送が可能となる。なお、前記陽極として、弁金属材が設けられ、前記キャパシタの容量絶縁膜として、前記弁金属材上に形成された陽極酸化皮膜が設けられ、前記陰極として、前記陽極酸化皮膜上に形成された導電材が設けられている場合には、実効面積が極めて大きい弁金属の陽極酸化皮膜が容量絶縁膜として作用するため、大きなキャパシタ容量を得ることができる。また、陽極酸化処理には、大型真空設備は必要とされないため、コストを低減することもできる。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
第１の実施形態では、パッケージ基板２３上にバンプを備えたキャパシタ内蔵インタポーザ２１が実装され、これらの間の隙間が封止樹脂２７により封止されている。キャパシタ内蔵インタポーザ２１の詳細については後述するが、キャパシタ内蔵インタポーザ２１内には、複数のキャパシタシート７が設けられている。また、キャパシタ内蔵インタポーザ２１には半導体集積回路素子用の電極パッド１０及びワイヤ用の電極パッド１１が設けられている。そして、電極パッド１０上に、微細バンプを備えた半導体集積回路素子２２ａ及び２２ｂが実装され、これらの間の隙間が封止樹脂２６により封止されている。また、電極パッド１１にワイヤ２４が接続されている。ワイヤ２４の他端はパッケージ基板２３に設けられた電極パッドに接続されている。
次に、キャパシタ内蔵インタポーザ２１の詳細について説明する。図２は、キャパシタ内蔵インタポーザの構造を示す断面図である。
このキャパシタ内蔵インタポーザ２１では、シリコン基板１（基部）上に熱酸化膜２が形成され、その上に複数のＴｉ膜３が導電性ストッパ膜として形成されている。そして、Ｔｉ膜３を覆う樹脂膜４が形成されている。樹脂膜４にはキャパシタ用の複数の開口部が形成されており、これらの開口部内において、熱酸化膜２上にキャパシタシート７が貼り付けられている。キャパシタシート７は、Ａｌ箔７ａ、陽極酸化皮膜７ｂ及び導電性高分子膜７ｃから構成されている。Ａｌ箔７ａ上及び導電性高分子膜７ｃ上に銀ペースト８が塗布されている。また、樹脂膜４には信号線用の複数の開口部も形成されており、これらの開口部内にＣｕ膜５及びＮｉ膜６が形成されている。そして、これらの上に多層配線９が形成されている。多層配線９上には、半導体集積回路素子用の電極パッド１０（信号伝送用の電極パッドＳ、電源供給用の電極パッドＶ１及びＶ２、並びに接地用の電極パッドＧ）並びにワイヤ用の電極パッド１１が設けられている。
また、シリコン基板１及び熱酸化膜２にＴｉ膜３まで到達する貫通孔１２が形成されており、その内側面にシリコン酸化膜１３が形成されている。そして、シリコン酸化膜１３の内側にアンダーバンプメタル（ＵＢＭ）１５及びはんだボール１６が導電ビアとして形成されている。Ｔｉ膜３の数は電極パッド１０の数より少なく、貫通孔１２の数も電極パッド１０の数よりも少ない。
半導体集積回路素子用の電極パッド１０に関し、信号伝送用の電極パッドＳの一部（第１の電極パッド）はＴｉ膜３に接続されている。つまり、この電極パッドＳははんだボール１６に接続されている。なお、この電極パッドＳはＴｉ膜３及び導電ビアの直上に位置しており、これらの間の配線（第１の配線）はＴｉ膜３及び導電ビアから電極パッドＳまで直上に延びている。信号伝送用の電極パッドＳの他の一部（第４の電極パッド）は多層配線９内の引き回し配線（第４の配線）を介して電極パッド１１（第５の電極パッド）に接続されている。電源供給用の電極パッドＶ１及びＶ２（第２の電極パッド）は、多層配線９内の引き回し配線（第２の配線）を介して、互いに異なる電位の電源ラインが接続される電極パッド１１（電位付与部）に接続されている。また、電極パッドＶ１及びＶ２はＡｌ箔７ａ（陽極）にも接続されている。接地用の電極パッドＧ（第３の電極パッド）は、多層配線９内の引き回し配線（第３の配線）を介して、接地ラインが接続される電極パッド１１（電位付与部）に接続されている。また、電極パッドＧは導電性高分子膜７ｃ（陰極）にも接続されている。
図３は、第１の実施形態におけるＡｌ箔７ａとシリコン基板１との間の位置関係を示す模式図である。図３に示すように、電極パッドＶ１が接続されるＡｌ箔７ａと電極パッドＶ２が接続されるＡｌ箔７ａとは、互いに離間して配置されている。なお、図３中のＩ−Ｉ線に沿った断面が図２に相当する。
そして、半導体集積回路素子２２ａ及び２２ｂの微細バンプ（端子）のうち、所定の速度以上（例えば１００Ｍｂｐｓ以上）で信号が伝送されるもの（信号端子）は、Ｔｉ膜３に接続された電極パッドＳに接続され、それ以外の信号が伝送されるもの（第２の信号端子）は、電極パッド１１に接続された電極パッドＳに接続されている。また、電源用の微細バンプ（電源端子）は電源電圧に応じて電極パッドＶ１又はＶ２に接続され、接地用の微細バンプ（接地端子）は電極パッドＧに接続されている。
また、電極パッド１１にボンディングされたワイヤの他端は、夫々、パッケージ基板２３に設けられた電極パッドにボンディングされている。例えば、信号用のワイヤはパッケージ基板２３の信号用の電極パッド（第７の電極パッド）にボンディングされている。また、はんだボール１６は、パッケージ基板２３に設けられた他の電極パッド（第６の電極パッド）に接続されている。
このように構成された半導体装置（半導体パッケージ）においては、半導体集積回路素子２２ａ及び２２ｂにより処理された高速信号がはんだボール１６を介してパッケージ基板２３に伝送される。従って、ワイヤを介した高速信号の伝送が省略される。また、キャパシタシート７が半導体集積回路素子２２ａ及び２２ｂの直下に位置しているため、インダクタンスの上昇が抑制される。更に、その詳細は後述するが、陽極酸化皮膜７ｂを用いたキャパシタシート７の容量は極めて大きく、また、キャパシタシート７は容易に形成することができる。
また、高速信号以外の信号はワイヤ２４を介してパッケージ基板２３に伝送される。また、電源電位及び接地電位の供給もワイヤ２４を介して行われる。従って、貫通孔１２を全ての微細バンプに対応させる必要はなく、貫通孔１２の数が電極パッド１０の数よりも少なくなる。この結果、貫通孔１２のピッチを電極パッド１０のピッチより広く確保することが可能となり、貫通ビアの形成が容易になる。
なお、Ａｌ箔７ａが、図４に示すように、貫通孔１２の周囲を取り囲んでいてもよい。このようなＡｌ箔７ａは、パンチング加工等により形成することができる。
次に、第１の実施形態におけるキャパシタ内蔵インタポーザ２１を製造する方法について説明する。図５Ａ乃至図５Ｋは、第１の実施形態におけるキャパシタ内蔵インタポーザ２１を製造する方法を工程順に示す断面図である。
先ず、図５Ａに示すように、シリコン基板１の表面に熱酸化膜２を形成する。シリコン基板１と熱酸化膜２とが予め一体化されたものを準備してもよい。
次に、図５Ｂに示すように、熱酸化膜２上に複数のＴｉ膜３をスパッタ法により形成する。Ｔｉ膜３の位置は、はんだボール１６を形成する予定の位置とする。Ｔｉ膜３の厚さは、例えば０．５μｍ程度とする。上述のように、はんだボール１６は高速信号の伝送のみに用いられるため、はんだボール１６の数は電極パッド１０の数よりも少ない。従って、Ｔｉ膜３のピッチを電極パッド１０のピッチよりも広くする。
次いで、Ｔｉ膜３を覆う感光性ポリイミド樹脂ワニスの膜をスピンコート法により形成する。この時、例えば、ステージの回転速度を１５００ｒｐｍとし、時間を３０秒間とする。この結果、膜の厚さは、例えば１４０μｍ程度となる。その後、この膜のプリベークを１００℃程度で行う。続いて、露光及び現像を行うことにより、キャパシタ用の開口部及び信号線用の開口部を形成する。そして、本ベークを３００℃程度で行う。この結果、図５Ｃに示すように、キャパシタ用の開口部４ａ及び信号線用の開口部４ｂを備えたポリイミド樹脂膜４が形成される。なお、ポリイミド樹脂膜４の厚さは、例えば７０μｍ程度となる。
次に、図５Ｄに示すように、全面にＣｕ膜５をスパッタ法により形成し、開口部４ｂの内面及び周囲を除く部分をエッチングにより除去する。次いで、残存しているＣｕ膜５をシード層としてＮｉ膜６をめっき法により形成する。Ｎｉ膜６の厚さは、例えば５μｍ程度とする。
その後、図５Ｅに示すように、開口部４ａ内にキャパシタシート７を、エポキシ系接着剤等を用いて貼り付ける。この時、Ａｌ箔７ａ（陽極）を下側にする。
ここで、キャパシタシート７の形成方法について説明する。図６Ａ及び図６Ｂは、キャパシタシート７の形成方法を工程順に示す断面図である。先ず、Ａｌ箔７ａに対してエッチング処理（例えば、電解エッチング処理）を行うことにより、その表面を多孔質構造にする。次に、フッ硝酸及び蒸留水を用いてＡｌ箔７ａを洗浄し、次いで、Ａｌ箔７ａに対してアジピン酸アンモニウム又は五ホウ酸アンモニウム等の水溶液中で陽極化成処理を行うことにより、図６Ａに示すように、陽極酸化皮膜７ｂを形成する。これらの結果、非常に細かい凹凸がＡｌ箔７ａの表面に形成され、そこに陽極酸化皮膜７ｂが形成されるため、その実効表面積が極めて大きなものとなる。陽極化成処理では、例えば、１０００ｍｌの純水に対してアジピン酸アンモニウムを１５０ｇ溶解させた水溶液を用いる。また、例えば、その際の液温度を８５℃とし、化成電圧を１００Ｖとし、電流を０．３Ａとし、電圧印加時間を２０分とする。なお、電解エッチング処理を省略して陽極化成処理のみを行ってもよい。
その後、図６Ｂに示すように、陽極酸化皮膜７ｂの表面にポリピロール又はポリエチレンジオキシチオフェン等の導電性高分子層７ｃを形成する。導電性高分子層７ｃの形成に当たっては、例えば、ポリエチレンジオキシチオフェン及びスチレンスルホン酸を含む溶液を陽極酸化皮膜７ｂの表面に塗布し、これを乾燥させるという処理を３回繰り返す。この結果、導電性高分子層７ｃの膜厚は、２０μｍ程度となる。本実施形態では、陽極酸化皮膜７ｂを容量絶縁膜として使用し、Ａｌ箔７ａを陽極として使用し、導電性高分子層７ｃを陰極として使用する。このようにして、キャパシタシート７が形成される。
キャパシタシート７の貼り付け後には、図５Ｆに示すように、Ａｌ箔７ａ上及び導電性高分子７ｃ上に選択的にＡｇペースト８を塗布する。次に、これらの上に多層配線９を形成する。多層配線９の形成に当たっては、例えば、絶縁層の形成に厚さが６μｍ程度の感光性ポリイミド膜を用い、配線層の形成に厚さが３μｍ程度のＣｕ膜を用いる。次いで、信号伝送用の電極パッド１０ａ、電源供給用の電極パッド１０ｂ及び１０ｃ、並びに接地用の電極パッド１０ｄを多層配線９上に形成する。電極パッド１０ａは電極パッドＳに相当し、電極パッド１０ｂは電極パッドＶ１に相当し、電極パッド１０ｃは電極パッドＶ２に相当し、電極パッド１０ｄは電極パッドＧに相当する。これらの電極パッド１０ａ〜１０ｄの形成に当たっては、例えばＴｉ膜、Ｃｕ膜及びＮｉ膜をこの順で積層する。電極パッド１１の形成に当たっては、例えばＡｕ膜を形成する。
その後、シリコン基板１の裏面を研磨することにより、シリコン基板１の厚さを０．２ｍｍ程度とする。続いて、図５Ｇに示すように、サンドブラスト法によりＴｉ膜３まで到達する貫通孔１２をシリコン基板１に形成する。この時、Ｔｉ膜３はストッパとして機能する。Ｔｉ膜１３のピッチが電極パッド１０ａ〜１０ｄのピッチよりも広いため、貫通孔１２のピッチも広くなる。従って、貫通孔１２の形成は容易であり、また、その内面が傾斜していても、不具合は生じにくい。
次に、図５Ｈに示すように、貫通孔１２の内面及び周囲にシリコン酸化膜１３を選択的にＣＶＤ法により形成する。シリコン酸化膜１３の厚さは、例えば０．０７ｍｍ程度とする。
次いで、図５Ｉに示すように、シリコン酸化膜１３の底部をエッチングにより除去することにより、Ｔｉ膜３を露出する開口部１４を形成する。
その後、図５Ｊに示すように、Ｔｉ膜３の露出している部分及びシリコン酸化膜１３上にアンダーバンプメタル（ＵＢＭ）１５を形成する。アンダーバンプメタル１５の形成に当たっては、例えば、先ず、Ｃｒ膜及びＣｕ膜をこの順で形成することにより、シード層を形成し、その後、レジストマスクを用いてＣｕめっき及びＮｉめっきを行う。そして、レジストマスクを除去し、更に、レジストマスクに覆われていたシード層を除去する。
続いて、アンダーバンプメタル１５上にはんだボール１６をめっき法により形成する。はんだボール１６の材料としては、例えばＳｎ−Ａｇ−Ｃｕ系はんだを用いる。
このようにして、キャパシタ内蔵インタポーザ２１を製造することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、貫通孔１２内の絶縁膜が第１の実施形態と相違している。図７Ａ乃至図７Ｅは、本発明の第２の実施形態におけるキャパシタ内蔵インタポーザの製造方法を工程順に示す断面図である。
第２の実施形態では、先ず、図７Ａに示すように、第１の実施形態と同様にして、貫通孔１２の形成までの処理を行う。
次に、シリカを含有するエポキシ樹脂からなる有機樹脂シートを、１５０℃の減圧雰囲気下において、０．６ＭＰａの圧力でシリコン基板１の裏面に加圧することにより、図７Ｂに示すように、貫通孔１２を埋め込む有機樹脂膜３１を形成する。
次いで、図７Ｃに示すように、レーザ加工によりＴｉ膜３まで到達する開口部３２を有機樹脂膜３１に形成する。
その後、図７Ｄに示すように、第１の実施形態と同様にして、アンダーバンプメタル１５を形成する。続いて、図７Ｅに示すように、第１の実施形態と同様にして、はんだボール１６を形成する。
このようにして、キャパシタ内蔵インタポーザを製造することができる。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態では、基板の材料が第１の実施形態と相違している。図８Ａ乃至８Ｃは、本発明の第３の実施形態におけるキャパシタ内蔵インタポーザの製造方法を工程順に示す断面図である。
第３の実施形態では、先ず、図８Ａに示すように、ガラス基板４１上に複数のＴｉ膜３をスパッタ法により形成する。なお、Ｔｉ膜３を形成する前に、厚さが０．０５μｍ程度のＣｒ膜を形成しておいてもよい。
次に、図８Ｂに示すように、第１の実施形態と同様にして、貫通孔１２の形成までの処理を行う。
次いで、図８Ｃに示すように、貫通孔１２内に絶縁膜を形成することなく、アンダーバンプメタル１５及びはんだボール１６を形成する。
このようにして、キャパシタ内蔵インタポーザを製造することができる。
第３の実施形態では、基板として絶縁性のガラス基板４１を用いているので、貫通孔１２内に絶縁膜を形成する必要がない。このため、工程数が低減される。
なお、これらの実施形態では、弁金属としてＡｌを採用してＡｌ箔を用いているが、これに代えて、他の弁金属の箔、例えば、Ｔａ箔、Ｎｂ箔、Ｔｉ箔又はＳｉ箔等を用いてもよい。また、箔材ではなく板材を使用してもよい。特に、Ｎｂ箔を用いた場合には、キャパシタの容量をより一層大きくすることができる。これは、Ａｌの比誘電率が約８であるのに対し、Ｎｂの比誘電率が約４２と非常に大きいためである。Ｎｂ箔を用いる場合には、例えばリン酸溶液中で陽極化成処理を行えばよい。この陽極化成処理では、例えば、液温度を９０℃とし、化成電圧を１５０Ｖとし、電流を０．６Ａとし、電圧印加時間を１０分とする。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基部と、
前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、
前記基部上に設けられたキャパシタと、
前記導体ビアに接続された第１の配線と、
前記キャパシタの陽極に接続された第２の配線と、
前記キャパシタの陰極に接続された第３の配線と、
前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、
前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、
前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、
前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、
前記絶縁層に覆われた第４の配線と、
前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、
前記第４の配線の他端に接続され、ワイヤの一端がボンディングされる第５の電極パッドと、
を有し、
前記陽極及び陰極には、前記基部の上方から所定の電位が与えられることを特徴とするキャパシタ内蔵インタポーザ。
（付記２）
前記陽極として、弁金属材が設けられ、
前記キャパシタの容量絶縁膜として、前記弁金属材上に形成された陽極酸化皮膜が設けられ、
前記陰極として、前記陽極酸化皮膜上に形成された導電材が設けられていることを特徴とする付記１に記載のキャパシタ内蔵インタポーザ。
（付記３）
前記導電材は、前記陽極酸化皮膜の凹部内に入り込んだ導電性高分子材から構成されていることを特徴とする付記２に記載のキャパシタ内蔵インタポーザ。
（付記４）
前記基部は、ガラス材から構成されていることを特徴とする付記１乃至３のいずれか１項に記載のキャパシタ内蔵インタポーザ。
（付記５）
前記導体ビアは、前記第１〜第３の電極パッドよりも広い間隔で配置されていることを特徴とする付記１乃至４のいずれか１項に記載のキャパシタ内蔵インタポーザ。
（付記６）
前記第１の電極パッドは、前記導体ビアの直上に位置し、
前記第１の配線は、前記導体ビアから直上に延びていることを特徴とする付記１乃至５のいずれか１項に記載のキャパシタ内蔵インタポーザ。
（付記７）
前記キャパシタとして、前記陽極の電位が相違するものが２個以上設けられていることを特徴とする付記１乃至６のいずれか１項に記載のキャパシタ内蔵インタポーザ。
（付記８）
キャパシタ内蔵インタポーザと、
前記キャパシタ内蔵インタポーザ上に実装された半導体集積回路素子と、
を有し、
前記キャパシタ内蔵インタポーザは、
基部と、
前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、
前記基部上に設けられたキャパシタと、
前記導体ビアに接続された第１の配線と、
前記キャパシタの陽極に接続された第２の配線と、
前記キャパシタの陰極に接続された第３の配線と、
前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、
前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、
前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、
前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、
前記絶縁層に覆われた第４の配線と、
前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、
前記第４の配線の他端に接続され、ワイヤの一端がボンディングされた第５の電極パッドと、
を有し、
前記陽極及び陰極には、前記基部の上方から所定の電位が与えられ、
前記半導体集積回路素子は、
前記第１の電極パッドに接続された信号端子と、
前記第２の電極パッドに接続された電源端子と、
前記第３の電極パッドに接続された接地端子と、
前記第４の電極パッドに接続された第２の信号端子と、
を有し、
前記ワイヤを伝達する信号の速度は、前記導体ビアを伝達する信号の速度より遅いことを特徴とする半導体装置。
（付記９）
前記陽極として、弁金属材が設けられ、
前記キャパシタの容量絶縁膜として、前記弁金属材上に形成された陽極酸化皮膜が設けられ、
前記陰極として、前記陽極酸化皮膜上に形成された導電材が設けられていることを特徴とする付記８に記載の半導体装置。
（付記１０）
前記導体ビアを伝達する信号の速度は、１００Ｍｂｐｓ以上であることを特徴とする付記８又は９に記載の半導体装置。
（付記１１）
前記半導体集積回路素子として、構造が相違するものが２個以上設けられていることを特徴とする付記８乃至１０のいずれか１項に記載の半導体装置。
（付記１２）
前記キャパシタとして、前記陽極の電位が相違するものが２個以上設けられていることを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置。
（付記１３）
前記導電材は、前記陽極酸化皮膜の凹部内に入り込んだ導電性高分子材から構成されていることを特徴とする付記９乃至１２のいずれか１項に記載の半導体装置。
（付記１４）
前記導体ビアが接続された第６の電極パッドと、
前記ワイヤの他端がボンディングされた第７の電極パッドと、
を備えたパッケージ基板を有することを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記導体ビアは、前記第１〜第３の電極パッドよりも広い間隔で配置されていることを特徴とする付記８乃至１４のいずれか１項に記載の半導体装置。
（付記１６）
基部上に導電性ストッパ膜及びキャパシタを互いから離間して設ける工程と、
前記導電性ストッパ膜に接続される第１の配線、前記キャパシタの陽極に接続される第２の配線、及び前記キャパシタの陰極に接続される第３の配線を形成する工程と、
前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層を形成する工程と、
前記絶縁層上に、前記第１の配線に接続される第１の電極パッド、前記第２の配線に接続される第２の電極パッド、及び前記第３の配線に接続される第３の電極パッドを形成する工程と、
前記陽極及び陰極に前記基部の上方から所定の電位が与える電位付与部を形成する工程と、
前記基部に裏面側から前記導電性ストッパ膜まで到達する貫通孔を形成する工程と、
前記貫通孔内に前記導電性ストッパ膜に接続される導体ビアを形成する工程と、
を有することを特徴とするキャパシタ内蔵インタポーザの製造方法。
（付記１７）
前記キャパシタを設ける工程の前に、
弁金属材の片面に陽極酸化皮膜を形成する工程と、
前記陽極酸化皮膜上に導電材を形成することにより、前記弁金属材、陽極酸化皮膜及び導電材を含むキャパシタを形成する工程と、
を有することを特徴とする付記１６に記載のキャパシタ内蔵インタポーザの製造方法。
（付記１８）
前記貫通孔を形成する工程と前記導体ビアを形成する工程との間に前記貫通孔の内側面に絶縁膜を形成する工程を有することを特徴とする付記１６又は１７に記載のキャパシタ内蔵インタポーザの製造方法。
本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。 キャパシタ内蔵インタポーザの構造を示す断面図である。 Ａｌ箔７ａとシリコン基板１との間の位置関係を示す模式図である。 Ａｌ箔７ａとシリコン基板１との間の位置関係の他の例を示す模式図である。 第１の実施形態におけるキャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ａに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｂに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｃに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｄに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｅに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｆに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｇに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｈに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｉに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 図５Ｊに引き続き、キャパシタ内蔵インタポーザ２１を製造する方法を示す断面図である。 キャパシタシート７の形成方法を示す断面図である。 図６Ａに引き続き、キャパシタシート７の形成方法を示す断面図である。 本発明の第２の実施形態におけるキャパシタ内蔵インタポーザの製造方法を示す断面図である。 図７Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 図７Ｂに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 図７Ｃに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 図７Ｄに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 本発明の第３の実施形態におけるキャパシタ内蔵インタポーザの製造方法を示す断面図である。 図８Ａに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 図８Ｂに引き続き、キャパシタ内蔵インタポーザの製造方法を示す断面図である。 従来の半導体装置を示す模式図である。
符号の説明
１：シリコン基板
７：キャパシタシート
７ａ：Ａｌ箔
７ｂ：陽極酸化皮膜
７ｃ：導電性高分子膜
９：多層配線
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１１：電極パッド
１２：貫通孔
１６：はんだボール
２４：ワイヤ

Claims (10)

  1. 基部と、
    前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、
    前記基部上に設けられたキャパシタと、
    前記導体ビアに接続された第１の配線と、
    前記キャパシタの陽極に接続された第２の配線と、
    前記キャパシタの陰極に接続された第３の配線と、
    前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、
    前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、
    前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、
    前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、
    前記絶縁層に覆われた第４の配線と、
    前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、
    前記第４の配線の他端に接続され、ワイヤの一端がボンディングされる第５の電極パッドと、
    を有し、
    前記第１の電極パッドには、半導体集積回路素子の１００Ｍｂｐｓ以上で信号が伝送される信号端子が接続され、
    前記第２の電極パッドには、前記半導体集積回路素子の電源端子が接続され、
    前記第３の電極パッドには、前記半導体集積回路素子の接地端子が接続され、
    前記第４の電極パッドには、前記半導体集積回路素子の１００Ｍｂｐｓ未満で信号が伝送される第２の信号端子が接続され、
    前記導体ビアには、前記基部の下方においてパッケージ基板の端子がはんだボールを介して接続され、
    前記陽極及び陰極には、前記基部の上方から所定の電位が与えられることを特徴とするキャパシタ内蔵インタポーザ。
  2. 前記陽極として、弁金属材が設けられ、
    前記キャパシタの容量絶縁膜として、前記弁金属材上に形成された陽極酸化皮膜が設けられ、
    前記陰極として、前記陽極酸化皮膜上に形成された導電材が設けられていることを特徴とする請求項１に記載のキャパシタ内蔵インタポーザ。
  3. 前記導体ビアは、前記第１の電極パッド、前記第２の電極パッド及び前記第３の電極パッドよりも広い間隔で配置されていることを特徴とする請求項１又は２に記載のキャパシタ内蔵インタポーザ。
  4. 前記第１の電極パッドは、前記導体ビアの直上に位置し、
    前記第１の配線は、前記導体ビアから直上に延びていることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ内蔵インタポーザ。
  5. 前記キャパシタとして、前記陽極の電位が相違するものが２個以上設けられていることを特徴とする請求項１乃至４のいずれか１項に記載のキャパシタ内蔵インタポーザ。
  6. キャパシタ内蔵インタポーザと、
    前記キャパシタ内蔵インタポーザ上に実装された半導体集積回路素子と、
    を有し、
    前記キャパシタ内蔵インタポーザは、
    基部と、
    前記基部内に埋め込まれ、前記基部の上面から下面までを貫通する導体ビアと、
    前記基部上に設けられたキャパシタと、
    前記導体ビアに接続された第１の配線と、
    前記キャパシタの陽極に接続された第２の配線と、
    前記キャパシタの陰極に接続された第３の配線と、
    前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層と、
    前記絶縁層上に形成され、前記第１の配線に接続された第１の電極パッドと、
    前記絶縁層上に形成され、前記第２の配線に接続された第２の電極パッドと、
    前記絶縁層上に形成され、前記第３の配線に接続された第３の電極パッドと、
    前記絶縁層に覆われた第４の配線と、
    前記絶縁層上に形成され、前記第４の配線の一端に接続された第４の電極パッドと、
    前記第４の配線の他端に接続され、ワイヤの一端がボンディングされた第５の電極パッドと、
    を有し、
    前記導体ビアには、前記基部の下方においてパッケージ基板の端子がはんだボールを介して接続され、
    前記陽極及び陰極には、前記基部の上方から所定の電位が与えられ、
    前記半導体集積回路素子は、
    前記第１の電極パッドに接続され、１００Ｍｂｐｓ以上で信号が伝送される信号端子と、
    前記第２の電極パッドに接続された電源端子と、
    前記第３の電極パッドに接続された接地端子と、
    前記第４の電極パッドに接続され、１００Ｍｂｐｓ未満で信号が伝送される第２の信号端子と、
    を有し、
    前記ワイヤを伝達する信号の速度は、前記導体ビアを伝達する信号の速度より遅く、１００Ｍｂｐｓ未満であることを特徴とする半導体装置。
  7. 前記陽極として、弁金属材が設けられ、
    前記キャパシタの容量絶縁膜として、前記弁金属材上に形成された陽極酸化皮膜が設けられ、
    前記陰極として、前記陽極酸化皮膜上に形成された導電材が設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 前記導体ビアは、前記第１の電極パッド、前記第２の電極パッド及び前記第３の電極パッドよりも広い間隔で配置されていることを特徴とする請求項６又は７に記載の半導体装置。
  9. 基部上に導電性ストッパ膜及びキャパシタを互いから離間して設ける工程と、
    前記導電性ストッパ膜に接続される第１の配線、前記キャパシタの陽極に接続される第２の配線、及び前記キャパシタの陰極に接続される第３の配線を形成する工程と、
    前記キャパシタ、第１の配線、第２の配線及び第３の配線を覆う絶縁層を形成する工程と、
    前記絶縁層上に、前記第１の配線に接続される第１の電極パッド、前記第２の配線に接続される第２の電極パッド、及び前記第３の配線に接続される第３の電極パッドを形成する工程と、
    前記陽極及び陰極に前記基部の上方から所定の電位が与える電位付与部を形成する工程と、
    前記基部に裏面側から前記導電性ストッパ膜まで到達する貫通孔を形成する工程と、
    前記貫通孔内に前記導電性ストッパ膜に接続される導体ビアを形成する工程と、
    を含み、
    前記第１の電極パッドには、半導体集積回路素子の１００Ｍｂｐｓ以上で信号が伝送される信号端子が接続され、
    前記第２の電極パッドには、前記半導体集積回路素子の電源端子が接続され、
    前記第３の電極パッドには、前記半導体集積回路素子の接地端子が接続され、
    前記導体ビアには、前記基部の下方においてパッケージ基板の端子がはんだボールを介して接続されることを特徴とするキャパシタ内蔵インタポーザの製造方法。
  10. 前記導電性ストッパ膜及びキャパシタを互いから離間して設ける工程は、
    弁金属材の片面に陽極酸化皮膜を形成する工程と、
    前記陽極酸化皮膜上に導電材を形成することにより、前記弁金属材、陽極酸化皮膜及び導電材を含むキャパシタを形成する工程と、
    を含むことを特徴とする請求項９に記載のキャパシタ内蔵インタポーザの製造方法。
JP2007224659A 2007-08-30 2007-08-30 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法 Active JP4405537B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007224659A JP4405537B2 (ja) 2007-08-30 2007-08-30 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
US12/129,889 US7745924B2 (en) 2007-08-30 2008-05-30 Capacitor embedded in interposer, semiconductor device including the same, and method for manufacturing capacitor embedded in interposer
US12/782,867 US7846852B2 (en) 2007-08-30 2010-05-19 Method for manufacturing capacitor embedded in interposer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007224659A JP4405537B2 (ja) 2007-08-30 2007-08-30 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法

Publications (2)

Publication Number Publication Date
JP2009059822A JP2009059822A (ja) 2009-03-19
JP4405537B2 true JP4405537B2 (ja) 2010-01-27

Family

ID=40406092

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007224659A Active JP4405537B2 (ja) 2007-08-30 2007-08-30 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法

Country Status (2)

Country Link
US (2) US7745924B2 (ja)
JP (1) JP4405537B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378733B1 (en) 2006-08-29 2008-05-27 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
JPWO2009130737A1 (ja) 2008-04-21 2011-08-04 富士通株式会社 検査用基板、検査用基板の製造方法、及びその検査用基板を用いた検査方法
TWI408372B (zh) * 2009-08-14 2013-09-11 Univ Chung Hua 應用無線射頻識別標籤技術之熱氣泡式加速儀及其製備方法
JP5581064B2 (ja) * 2010-01-14 2014-08-27 パナソニック株式会社 半導体装置
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP2012119601A (ja) 2010-12-03 2012-06-21 Nec Corp インターポーザ及び半導体装置
US8649153B2 (en) * 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US8765549B2 (en) 2012-04-27 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US8878338B2 (en) 2012-05-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor for interposers and methods of manufacture thereof
US20140001623A1 (en) * 2012-06-28 2014-01-02 Pramod Malatkar Microelectronic structure having a microelectronic device disposed between an interposer and a substrate
JP2015049985A (ja) * 2013-08-30 2015-03-16 富士通株式会社 Ｉｃソケット及び接続端子
US9564408B2 (en) 2014-03-28 2017-02-07 Intel Corporation Space transformer
JP6429647B2 (ja) * 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
CN107408402B (zh) * 2015-06-02 2019-03-08 野田士克林股份有限公司 半导体存储装置
WO2017209296A1 (ja) * 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
JP6881726B2 (ja) * 2016-06-28 2021-06-02 株式会社Ｊｏｌｅｄ 実装基板
KR20220011828A (ko) 2020-07-21 2022-02-03 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5455064A (en) * 1993-11-12 1995-10-03 Fujitsu Limited Process for fabricating a substrate with thin film capacitor and insulating plug
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
JP4012652B2 (ja) 1999-07-22 2007-11-21 京セラ株式会社 半導体装置
JP4012655B2 (ja) 1999-08-30 2007-11-21 京セラ株式会社 半導体装置
JP4166013B2 (ja) 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP2004079801A (ja) 2002-08-19 2004-03-11 Fujitsu Ltd コンデンサ装置及びその製造方法
JP3966208B2 (ja) 2002-11-14 2007-08-29 富士通株式会社 薄膜キャパシタおよびその製造方法
US7161793B2 (en) * 2002-11-14 2007-01-09 Fujitsu Limited Layer capacitor element and production process as well as electronic device
US6919233B2 (en) * 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same
CA2455024A1 (en) * 2003-01-30 2004-07-30 Endicott Interconnect Technologies, Inc. Stacked chip electronic package having laminate carrier and method of making same
JP4509550B2 (ja) 2003-03-19 2010-07-21 日本特殊陶業株式会社 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体
US7327554B2 (en) * 2003-03-19 2008-02-05 Ngk Spark Plug Co., Ltd. Assembly of semiconductor device, interposer and substrate
US7291897B2 (en) * 2003-10-30 2007-11-06 Texas Instruments Incorporated One mask high density capacitor for integrated circuits
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
JP2005327932A (ja) * 2004-05-14 2005-11-24 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
TWI414218B (zh) * 2005-02-09 2013-11-01 Ngk Spark Plug Co 配線基板及配線基板內建用之電容器
US7288459B2 (en) * 2005-03-31 2007-10-30 Intel Corporation Organic substrates with integral thin-film capacitors, methods of making same, and systems containing same
US7355836B2 (en) * 2005-06-07 2008-04-08 Intel Corporation Array capacitor for decoupling multiple voltage rails
JP4166235B2 (ja) * 2005-07-29 2008-10-15 Ｔｄｋ株式会社 積層コンデンサ
JP4757587B2 (ja) * 2005-09-21 2011-08-24 Ｔｄｋ株式会社 積層コンデンサ、及び、その製造方法
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7580240B2 (en) * 2005-11-24 2009-08-25 Ngk Spark Plug Co., Ltd. Via array capacitor, wiring board incorporating a via array capacitor, and method of manufacturing the same
JP5089880B2 (ja) * 2005-11-30 2012-12-05 日本特殊陶業株式会社 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法
TWI397933B (zh) * 2008-02-22 2013-06-01 Ind Tech Res Inst 電容器模組

Also Published As

Publication number Publication date
US7846852B2 (en) 2010-12-07
US20090057827A1 (en) 2009-03-05
US7745924B2 (en) 2010-06-29
US20100233359A1 (en) 2010-09-16
JP2009059822A (ja) 2009-03-19

Similar Documents

Publication Publication Date Title
JP4405537B2 (ja) キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
KR101709959B1 (ko) 범프 구조물, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법
JP4695192B2 (ja) インターポーザ
JP4992158B2 (ja) ３次元アルミニウムパッケージモジュール及びその製造方法
US8035981B2 (en) Semiconductor device and manufacturing method of the same
US8362369B2 (en) Wiring board
JP2006147606A (ja) シート状コンデンサとその製造方法
JPWO2008013054A1 (ja) インターポーザー及びこれを利用した電子機器
JP5608605B2 (ja) 配線基板の製造方法
US20130055567A1 (en) Interconnection card for inspection, manufacture method for interconnection card, and inspection method using interconnection card
JP2004273480A (ja) 配線基板およびその製造方法および半導体装置
JP4801687B2 (ja) キャパシタ内蔵基板及びその製造方法
JPWO2009028596A1 (ja) 受動素子内蔵基板、製造方法、及び半導体装置
JP4869991B2 (ja) キャパシタ内蔵ウェハレベルパッケージ及びその製造方法
JP4900508B2 (ja) 貫通電極基板及びその製造方法
JP4454814B2 (ja) 樹脂封止型半導体装置及びその製造方法
JP4745264B2 (ja) キャパシタ内蔵インターポーザモジュールの製造方法及びパッケージの製造方法
JP2006147607A (ja) 印刷配線板及びその製造方法並びに半導体装置
JP5980554B2 (ja) 電気的接続部材、検査方法及び電気的接続部材の製造方法
JP5109321B2 (ja) キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP4784142B2 (ja) 半導体装置およびその製造方法
JP4558257B2 (ja) 固体電解コンデンサ
JP5003226B2 (ja) 電解コンデンサシート及び配線基板、並びに、それらの製造方法
JP5505358B2 (ja) キャパシタ内蔵インターポーザモジュール
JP2005310968A (ja) 固体電解キャパシタ及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090730

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090928

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091027

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091104

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121113

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4405537

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121113

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131113

Year of fee payment: 4