TWI414218B - 配線基板及配線基板內建用之電容器 - Google Patents

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Shinji Yuri
Kazuhiro Urashima
Hiroshi Yamamoto
Toshitake Seki
Motohiko Sato
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Description

配線基板及配線基板內建用之電容器
本發明是關於配線基板及配線基板內建用之電容器。
〔專利文獻1〕日本特開2001－035966號公報CPU或其它之LSI等高速動作之半導體晶片，近年來更加小型化，訊號端子、電源端子或接地端子的數量增加，端子間距離亦逐漸縮小。雖然多數個端子密集化之積體電路電路側之端子陣列，以覆晶形態連接到母板側之技術已經一般化，但是積體電路側之端子陣列和母板側之端子陣列，端子間隔有很大的差，為了轉換而有配線基板作為中間基板的需要。
如上述之中間基板中，被稱為有機封裝基板者，具有由高分子材料形成的介電體層及導體層交互地疊層之配線疊層部，藉該配線疊層部之介電體層所形成的第1主表面上，配置有覆晶連接用之端子陣列。配線疊層部係以玻璃纖維強化的環氧樹脂等形成於以高分子材料作為主體的基板核芯上。在IC側之端子間隔和成為連接對象之主基板(母板)側的端子間隔之間具有相當開度之情況，此轉換用之配線或導通孔之配置圖案具有：伴隨著端子數之增加，而傾向微細化及複雜化，使有機封裝基板藉由微影技術及電鍍技術之組合，有可將如此微細且複雜的配線圖案高精度且容易地形成之優點。
然而，有機封裝基板，除了成為連接對象之主基板(例如母板)係作成以高分子材料作為主體者以外，本身之構成材料係作成以高分子材料作為主體者，因而施加錫銲迴流等之熱履歷之時，無法完全吸收以矽為主體的半導體積體電路電路元件(線膨脹係數例如為2~3ppm/℃)和主基板(線膨脹係數例如為17~18ppm/℃)之線膨脹係數差，因而有錫銲剝落等不利情況之虞。
另一方面，在專利文獻1等之中揭示有以陶瓷來構成基板之主材料之陶瓷封裝基板。使用此種陶瓷封裝基板之時，可掩埋覆晶連接之半導體晶片和主基板之間大之線膨脹係數差，尤其，可有效地防止和半導體積體電路電路元件之端子間，銲錫接合部由於熱應力而斷線之不利情形。
然而，陶瓷封裝基板，配線部係利用金屬膏之印刷．煅燒而形成，因此如可利用微影技術之有機封裝基板，欲將配線部加以微細化．高積體化係很困難，半導體晶片側之端子間隔之縮小亦有界限。因此，亦可考慮將有機封裝基板所形成的第1中間基板連接到主基板側，將陶瓷所形成的第2中繼基板連接到此第1中間基板，將半導體晶片連接到此第2中繼基板的多段基板連接構造，但是僅中間基板之片數增加的部分，即會使基板連接構造之高度方向的尺寸憎大，因此難以因應於小型化的要求，並且，連接製程數亦增加，因而有效率不佳的缺點。
本發明之課題在提供一種配線基板，其不易產生由於熱應力造成的斷線，而且亦容易達成基板連接構造全體之低高度化，亦可削減連接工時。並且提供可內建於該配線基板的配線基板內建用之電容器。
為了解決上述之課題，本發明之配線基板，第一實施形態之特徵為：具有：藉由高分子材料(包含有陶瓷纖維或粒子等之充填劑和複合化後之材料的概念)來構成板狀，在第一主表面上以減少本身的厚度之形態而開口形成副核芯收容部的核芯本體部、利用線膨脹係數比核芯本體部更小的材料來構成板狀，在副核芯收容部中以厚度方向和核芯本體部一致之形態而被收容的副核芯所形成的基板核芯、充填於副核芯收容部之內周面和副核芯部之外周面的間隙之高分子材料所構成的充填結合部，具有：由形成於基板核芯之第一主表面側，一者作為電源端子，它者作為接地端子之功能的第一側第一種端子及第一側第二種端子、及第一側訊號端子所形成的第一端子陣列、及由形成於基板核芯之第二主表面側，分別導通第一側第一種端子及第二種端子的第二側第一種端子及第二側第二種端子、及導通第一側訊號端子的第二訊號端子所形成的第二端子陣列，第一端子陣列，係藉由朝向和基板核芯之板面平行的基準面之正射投影中，藉由和副核芯部之投影區域重疊的位置關係而形成，在副核芯部上組裝有：導通第一側第一種端子及第二側第一種端子的第一電極導體層、介電體層、導通第一側第二種端子及第二側第二種端子的第二電極導體層，依序地疊層後的疊層電容器，又，副核芯收容部由平行於副核芯部之板面的平面所截取的剖面之內周緣為四邊形，且其角部形成尺寸為0.1mm以上2mm以下之弧部或倒角部。
並且同樣地，第二實施形態之特徵為：具有：藉由高分子材料(包含有陶瓷纖維或粒子等之充填劑和複合化後之材料的概念)來構成板狀，在第一主表面上以減少本身的厚度之形態而開口形成副核芯收容部的核芯本體部、利用線膨脹係數比核芯本體部更小的材料來構成板狀，在副核芯收容部中以厚度方向和核芯本體部一致之形態而被收容的副核芯所形成的基板核芯、充填於副核芯收容部之內周面和副核芯部之外周面的間隙之高分子材料所構成的充填結合部，具有：由形成於基板核芯之第一主表面側，一者作為電源端子，它者作為接地端子之功能的第一側第一種端子及第一側第二種端子、及第一側訊號端子所形成的第一端子陣列、及由形成於基板核芯之第二主表面側，分別導通第一側第一種端子及第二種端子的第二側第一種端子及第二側第二種端子、及導通第一側訊號端子的第二側訊號端子所形成的第二端子陣列，第一端子陣列，係藉由朝向和基板核芯之板面平行的基準面之正射投影中，藉由和副核芯部之投影區域重疊的位置關係而形成，在副核芯部上組裝有：導通第一側第一種端子及第二側第一種端子的第一電極導體層、介電體層、導通第一側第二種端子及第二側第二種端子的第二電極導體層，依序地疊層後的疊層電容器，又，副核芯收容部由平行於副核芯部之板面的平面所截取的剖面之內周緣，係僅由朝向外凸出之曲率半徑為0.1mm以上的曲線部所形成。
根據上述之構成時，半導體晶片側和以覆晶連接的第一端子陣列區域重疊的方式，使線膨脹係數比高分子材料所形成的核芯本體更小的材料製成之副核芯部，具有埋設於基板核芯內的構造，因此相對於第一端子陣列內之端子，可充分地縮小和半導體晶片側之線膨脹係數差，進而可大幅地降低由於熱應力造成的斷線等。並且，使相當於第2配線基板之副核芯部埋設在相當於第1配線基板之核芯本體部中，因此可達成使用配線基板之半導體晶片和主基板的連接構造全體之低高度化，亦可削減連接工時。又，使作為退耦(decoupling)電容器(或旁通電容器)之功能的電容器，以配線基板的形式直接連結到半導體元件時，可使退耦電容器靠近半導體元件。其結果，可縮短電源端子和退耦電容器之配線長度，可降低電容器端子部之電感，因此達成退耦電容器之低阻抗化。並且，將退耦電容器組裝到配線基板內，因此不必使退耦電容器以另外元件的方式配置在主基板之背面側，故可達成元件點數之削減或裝置之小型化。
但是，在上述本發明之任一構成中，副核芯部和核芯本體部，係藉由充填到副核芯收容部之內周面和副核芯部之外周面的間隙之高分子材料所形成的充填結合部而結合。副核芯收容部之內緣角部均形成90°之直角(所謂針角)時，充填到此處的充填結合部亦類似於副核芯收容部，在直角之角部具有四隅。藉液狀的高分子材料將充填結合部充填到副核芯收容部並加以固化時，角落部附近有形成氣泡的情形。並且，在熱循環試驗等之時，充填結合部之角落部附近亦有產生龜裂之情況。產生上述龜裂或氣泡時，會降低副核芯部和充填結合部的密接性，因而有使配線基板破損，或者在核芯本體部及副核芯部上追加設置之內建樹脂絕緣層之形成會變成障礙的問題。
然而，根據本發明之第一實施形態的話，充填結合部之上述角落部上亦形成有類似副核芯收容部之弧面的彎曲面或類似倒角面之傾斜面。因此，在該角落部附近的高分子材料上不易形成氣泡，且受到溫度履歷作用時亦可避免應力之集中，因而不易產生龜裂。從而，可確保副核芯部和充填結合部的密接性，因而可有效地防止配線基板之意外破損，或者使增長之樹脂絕緣層的形成成為障礙之不利情形。而，弧部或倒角部之尺寸(前者之情況為曲率半徑，後者之情況為配線基板之側面長度方向之倒角尺寸)為1mm以下時，充填結合部之角落部太過狹小，容易產生氣泡或龜裂。另一方面，弧部或倒角部之尺寸超過2mm時，上述不利情況之防止效果有飽和之情形。
另一方面，根據本發明之第二實施形態的話，副核芯收容部之內緣係僅由向外凸出的曲率半徑為0.1mm以上的曲線部所形成，因此不易在充填結合部上形成容易產生氣泡等殘留的角落部，且即使受到溫度履歷時亦可避免應力集中，因此不易產生龜裂等。從而，可確保副核芯部及充填結合部的密接性，可有效地防止配線基板之意外破損，或者增長樹脂絕緣層之形成變成障礙之不利情形。而，在本發明之第二實施形態中，所謂「副核芯收容部之內緣係僅由向外凸出的曲率半徑為0.1mm以上的曲線部所形成」，係相當於從副核芯收容部之內緣形狀的構成要素中，排除「曲率半徑未滿0.1mm的曲線部」。接著，在此「曲率半徑未滿0.1mm的曲線部」的概念中，係包括「成為曲率半徑未滿0.1mm的針角部」。在該本發明之第二實施形態中，若副核芯收容部之剖面的內緣形狀形成圓形的話，更有效果。
下文中，將說明本發明之第一及第二實施形態共同的可能附加要件。
首先，副核芯部可利用平行於該副核芯部之板面的平面將剖面之外周緣作成四邊形，且其角落部可形成尺寸為0.1mm以上2mm以下之R角部或倒角部。副核芯部之角部成為針角時，施加溫度履歷時，來自副核芯部之背應力容易集中在充填結合部之角部，故有容易產生龜裂的情形。並且，在充填結合部上容易產生以副核芯部之角部前端作為起點的龜裂。但是，在副核芯部之角部形成上述般之R角部或倒角部時，對充填結合部之角部的應力集中可進一步緩和。並且，可以有效地抑制以副核芯部之角部前端作為起點的龜裂之產生。
其次，第一端子陣列，係在平行於基板核芯之板面的基準面之正射投影中，可使全體包含於副核芯部之投影區域內的位置關係之下而形成。根據此構成時，尺寸被調整成包含和半導體晶片側作覆晶連接的第一端子陣列之全區域的副核芯部，具有埋設於基板核芯內之構造，因此相對於第一端子陣列內之所有端子，和半導體晶片側之線膨脹係數差可充分地縮小，進而可使熱應力所產生的斷線不易產生。並且，在相當於第1配線基板的核芯本體部中，埋設有相當於第2配線基板的副核芯部，因此採用中間基板的半導體晶片和主基板的連接構造全體，可達成低高度化，亦可削減連接工時。又，作為退耦電容器(或旁通電容器)之功能的電容器，以中間基板的形式直接連結到半導體元件時，可使退耦電容器靠近半導體元件。其結果，可縮短電源端子和退耦電容器之配線長度，可降低電容器端子部之電感，因此達成退耦電容器之低阻抗化。並且，將退耦電容器組裝到配線基板內，因此不必使退耦電容器以另外元件的方式配置在主基板之背面側，故可達成元件點數之削減或裝置之小型化。上述之效果在副核芯部形成和第一端子陣列之形成區域為相等或形成大面積之時特別顯著。
副核芯部只要線膨脹係數比核芯本體部更小的話，材質並未特別限定。但是，考量到高分子材料之線膨脹係數比較高之時，副核芯部可作成以陶瓷為主體之陶瓷副核芯部，從和半導體晶片之間的線膨脹係數差之縮小效果更顯著地達成之觀點來看，係頗為有利。
此時，作成副核芯部之陶瓷，可使用礬土(7~8ppm/℃)、或玻璃陶瓷(將礬土等之無機陶瓷充填劑以40~60重量部添加到硼矽酸系玻璃或硼矽酸鉛系玻璃中之一種複合材料)。前者係線膨脹係數在各種陶瓷之中為特別小，和欲連接之半導體晶片之間的線膨脹係數差的縮小效果很優異。另一方面，後者容易以低溫煅燒，並且因應於需要在形成金屬配線部或導通孔(via)等之際，可和以Cu或Ag作為主體之比較低熔點的高導電率金屬材料同時地煅燒等方面頗為有利。
並且，作成副核芯部之陶瓷，其Si成分之含有率以SiO2換算為68質量%以上99質量%以下，Si以外之正離子成分，係由形成線膨脹係數在從室溫到200℃之溫度範圍中比SiO2更大的氧化物之氧化物形成正離子所構成，將室溫到200℃之平均線膨脹係數調整為1ppm/℃以上7ppm/℃以下時，亦可使用氧化物系玻璃材料來構成。
從室溫到200℃之溫度範圍中SiO2之線膨脹係數是為非常小的1ppm/℃左右，藉由含有形成線膨脹係數比其更大的氧化物之氧化物形成正離子之上述玻璃材料來構成副核芯部時，因應於此氧化物形成正離子之種類及含有量，可自由地調整線膨脹係數為1ppm/℃以上之任何值。其結果，使用此玻璃材料的副核芯部，可使和組裝後之半導體晶片的線膨脹係數差儘量地縮小，因而可大幅地提高和覆晶連接等的半導體晶片之端子連接狀態的可靠度。
屬於連接對象的半導體晶片為Si半導體元件之情況，Si之線膨脹係數係為3ppm/℃左右，因此氧化物系玻璃材料之線膨脹係數較佳調整為1ppm/℃以上6ppm/℃以下，尤其以2 ppm/℃以上5 ppm/℃以下更佳。另一方面，屬於連接對象的半導體晶片為由GaAs和格子整合的III－V族化合物所形成的化合物半導體元件之情況，該半導體之線膨脹係數係為5~6ppm/℃，因此氧化物玻璃材料之線膨脹係數宜調整為4 ppm/℃以上7ppm/℃以下。在任何情況，和組裝在副核芯部的半導體晶片的端子連接構造，熱的剪斷應力不易根據元件/基板間之線膨脹係數差而作用，故可大幅地減少連接破斷等之不利事情的發生或然率。
此情況，構成副核芯部之氧化物系玻璃材料的SiO2含有率為68質量%以下，玻璃材料之線膨脹係數不易維持在7ppm/℃以下，故無法使和半導體元件之間的線膨脹係數充分地縮小。超過99質量%時，玻璃熔點上昇，氣泡殘留等優質之玻璃會增大玻璃之製造成本。並且，亦有不易確保玻璃材料之線膨脹係數在1ppm/℃以上之情況。
下文，將使用圖式來說明本發明之實施形態。
第1圖係將本發明之配線基板一實施形態的中間基板(配線基板)200，配置在半導體晶片2和主基板3之間而構成的中間基板之例。並且，本實施形態中之板狀構件的第1主表面，係表示圖中上側之面，第2主表面係表示圖中下側之面。
半導體晶片2在第2主表面上具有各種多數個訊號端子、電源端子及接地端子所形成的元件側端子陣列4，其係經由焊錫連接部6而對形成於中間基板200的第1主表面之第1端子陣列5作覆晶連接。另一方面，主基板3係成為母板或第2段之中間基板的有機疊層封裝基板，任何一者均為以陶瓷微粒或纖維作為充填料而加以強化後的高分子材料作主體來構成，焊錫球或金屬針所形成的主基板側端子陣列8中，經由焊錫連接部9而對形成於中間基板200的第2主表面之第2端子陣列7連接。
如第4圖所示，中間基板200主要係由高分子材料構成板狀，其具有：在第1主表面上以減少本身的厚度之形態使副核芯收容部(電容器收容部)100h開口形成之核芯本體部(配線基板本體)100m、由陶瓷構成板狀，在副核芯收容部100h內由核芯本體部100m及厚度方向為一致的形態被收容之副核芯部1所構成的基板核芯100。該基板核芯100之第1主表面側上形成有第1端子陣列5，其係一側作為電源端子而另一側作為接地端子之功能的第一側第一種端子5a及第一側第二種端子5b、及第一側信號端子5s所形成。
然後，第1端子陣列5在和對基板核芯100之板面平行的基準面之正射投影中，係形成全體包含於副核芯部1之投影區域內的位置關係而形成。亦即，第一側第一種端子5a、第一側第二種端子5b及第一側信號端子5s之全部，在副核芯部1上和半導體晶片2(之元件側端子陣列4)作覆晶接合。於是，可充分地縮小第1端子陣列5之所有端子和半導體晶片2側的線膨脹係數差，進而可使熱應力造成的破斷等大幅地不易產生。第4圖之中間基板200中，副核芯部1係作成比第1端子陣列5之形成區域更大的面積，因而更提高熱應力降低效果。
核芯本體部100m，例如可採用耐熱性樹脂板(例如雙馬來硫亞胺-三嗪樹脂板)、或纖維強化樹脂板(例如玻璃纖維強化環氧樹脂)等來構成板狀。
並且，成為副核芯部1之要部的陶瓷層52之構成材料方面，可使用礬土(熱膨脹係數7~8ppm/℃)、或將礬土等之無機陶瓷充填料以40~60重量部添加到硼矽酸系玻璃或硼矽酸鉛系玻璃中之玻璃陶瓷、或Bi-2O3-CaO-ZnO-Nb2O5系陶瓷等之低溫煅燒陶瓷。並且，其它陶瓷材料方面，亦可使用氮化鋁、氮化矽、模來石(mullite)、二氧化矽、氧化鎂等。又，若副核芯部1有可符合線膨脹係數係比核芯本體部100m較小之充分條件的話，例如亦可由高分子材料和陶瓷之複合材料(例如陶瓷之重量含有比率比核芯本體部更高之高分子材料和陶瓷的複合材料)來構成。另一方面，參考技術方面，使副核芯部1類似於半導體元件之線膨脹係數的觀點來看，亦可置換為矽製之副核芯部。
另一方面，成為副核芯部之陶瓷，亦可由玻璃材料，例如骨骼成分之二氧化矽(矽石，SiO2)之矽石系玻璃來構成。此情況，為了進行適合於作為陶瓷介電體的物性調整，可配合SiO2以外之各種玻璃的添加成分。上述玻璃材料，從提高熔融玻璃之流動性，抑制氣泡殘留等之觀點來看，以煤熔材成分之Na2O、K2O或Li2O等之鹼金屬氧化物、或B2O3(硼酸)之配合為有效。另一方面，添加BaO或SrO等之鹼土金屬氧化物時，可提高玻璃材料之介電率特性。但是，過度地添加會增大玻璃之線膨脹係數，進而容易招致和元件側之線膨脹係數差的擴大，而引起熱應力造成的連接不良等之情況。並且，玻璃軟化點之上昇造成流動性降低亦變顯著，而有招致氣泡殘留等之不利情況。
然後，玻璃之線膨脹係數的增大抑制方面，分別以提高SiO2之成分含有率或以ZnO作為玻璃添加成分來配合為有效。另一方面，Ti、Zr至Hf之氧化物，除了提高玻璃之介電率特性以外，亦有改善玻璃之耐水性的效果。但是，過度地添加時，由於玻璃之軟化點之上昇造成流動性顯著地降低，而有招致氣泡殘留等之不利情況。
矽石系玻璃材料(氧化物玻璃材料)，Si成分之含有率以SiO2換算時為68質量%以上99質量%以下，Si以外之正離子成分，係由形成線膨脹係數在從室溫到200℃之溫度範圍中比SiO2更大的氧化物(下文中稱為線膨脹係數調整用氧化物)之氧化物形成正離子所構成，藉由採用將室溫到200℃之平均線膨脹係數調整為1ppm/℃以上7ppm/℃以下者之時，因應於(線膨脹係數比SiO2更大)氧化物成分之種類及含有量，可自由地調整玻璃材料之線膨脹係數為1ppm/℃以上之任何值。其結果，副核芯部1和組裝後之半導體晶片2的線膨脹係數之差儘量地縮小。半導體晶片2為Si半導體元件(從室溫到200℃之平均線膨脹係數：3 ppm/℃)之情況，矽石系玻璃材料之線膨脹係數為1ppm/℃以上6 ppm/℃以下，尤其較佳為調整成2 ppm/℃以上5 ppm/℃以下。另一方面，雖然半導體晶片2亦可由GaAs和格子整合的III－V族化合物所形成的化合物半導體元件(例如GaAs系之次世代型高速CPU或MMIC(Monolithic Microwave Integrated Circuit,整體微波積體電路))來構成，但本情況，該半導體之線膨脹係數係為5~6ppm/℃，因此氧化物玻璃材料之線膨脹係數宜調整為4 ppm/℃以上7ppm/℃以下。
線膨脹係數比SiO2更大的氧化物，可舉例為鹼金屬氧化物(Na2O、K2O、Li2O：20~50ppm/℃)、鹼土金屬氧化物(BeO、MgO、CaO、SrO、BaO：8~15ppm/℃)、ZnO(6 ppm/℃)、Al2O3(7ppm/℃)等，考慮介電特性或熔點、及玻璃流動性等而適當地選定即可。而，SiO2之含有率，為了將線膨脹係數作成上述範圍內者，調整到68質量%以上99質量%以下(較佳為80質量%以上85質量%以下)，其餘可由上述線膨脹係數調整用氧化物來構成。
下文係本發明中可採用之玻璃組成的具體例。
SiO2：80.9質量%，B2O3：12.7質量%，Al2O3：2.3質量%，Na2O：4.0質量%，K2O：0.04質量%，Fe2O3：0.03質量%，軟化點：821℃，線膨脹係數(自20℃至200℃之平均值)：3.25 ppm/℃。
其次，副核芯部1在本實施形態中其全體係構成作為疊層電容器(疊層陶瓷電容器，亦稱為配線基板內建用電容器)。該疊層電容器1依序地疊層有導通第一側第一種端子5a及第二側第一種端子7a之第一電極導體層54、成為介電體層之陶瓷層52、導通第一側第二種端子5b及第二側第二種端子7b之第二電極導體層57。
本實施形態中，陶瓷層52係由鈦酸鋇(BaTiO3)作為主體的高介電率陶瓷所構成。此外，陶瓷層上亦宜使用鈦酸鍶、鈦酸鈣、鈦酸鉛等之鈣鈦礦型複合氧化物。
第4圖中副核芯部1，具體上係作成將導通於第一種副核芯導體51a的第一電極導體層54、導通於第二種副核芯導體51b的第二電極導體層57、及和此等第一電極導體層54及第二電極導體層57同時煅燒的陶瓷層52交互地疊層之疊層電容器。此種疊層電容器所形成的副核芯部1，例如，可使用陶瓷綠色片(ceramic greensheet)製造，第一電極導體層54，第二電極導體層57可藉由金屬膏之印刷塗布來形成。為同極性的各第一電極導體層54彼此間或各第二電極導體層57彼此間，藉由成為導通孔的第一種副核芯導體51a、第二種副核芯導體51b而朝疊層方向連結，而極性相異的電極導體層54,57和副核芯導體51a,51b彼此，在金屬膏之印刷圖案化之時，藉由形成於各電極導體層54,57之貫通孔56,58而直流地分離。該電容器，如第2圖所示，係作為並聯到半導體晶片2之電源線而退耦電容器之功能。
將更具體說明疊層電容器(配線基板內建用之電容器)1(第20~23圖)。
第20~22圖所示之疊層電容器1，係形成直方體狀。疊層電容器1之縱向及橫向尺寸宜分別作成11.0mm以上13.0mm以下。將疊層電容器1作成此般尺寸時，幾乎和後述之半導體晶片2相同的大小，因此可有效地緩和半導體晶片2和配線基板200之熱膨脹差。
疊層電容器1係由多數個第一電極導體層54、和第一電極導體層54相對向，且和第一電極導體層54交互地配置之多數個第二電極導體層57、介於第一電極導體層54和第二電極導體層57之間而作為介電體層之例如陶瓷層52等所構成。第一電極導體層54和第二電極導體層57係藉陶瓷層52而互相電性絕緣。
陶瓷層52之線膨脹係數係比以高分子材料作為主體而構成的配線基板200之線膨脹係數更小，且比搭載於配線基板200之後述半導體晶片2之半導體基板的線膨脹係數更大。而，配線基板200為有機基板之情況，從室溫至300℃之配線基板200的線膨脹係數為17~20ppm/℃左右，半導體晶片2之半導體基板為Si基板之情況，從室溫至300℃之半導體基板的線膨脹係數為3ppm/℃左右。
陶瓷層52，不僅被覆於第一電極導體層54和第二電極導體層57之間，而且形成從上方被覆電極層之最上層(第21圖中電極層之最上層係為第一電極導體層54)，並且從下方被覆電極層之最下層(第21圖中電極層之最下層係為第一電極導體層54)。
在此，如第22(A)圖所示，在第一電極導體層54中成為導通孔之第二種副核芯導體(第二導通孔電極)51b所貫通的區域上形成有窗部56，其和第一電極導體層54及成為導通孔的第二種副核芯導體51b電性絕緣。並且同樣地，如第22(B)圖所示，在第二電極導體層57中成為導通孔之第一種副核芯導體(第一導通孔電極)51a所貫通的區域上形成有窗部58，其和第二電極導體層57及成為導通孔的第一種副核芯導體51a電性絕緣。
第一種副核芯導體51a係和形成於疊層電容器1之表面上的第1端子157電性連接，第二種副核芯導體51b係和形成於疊層電容器1之表面上的第2端子158電性連接。而，第1端子157及第2端子158係被使用作為電源供給用端子及接地端子。沒有表面之第1端子157、第2端子158亦無妨。
外周面1a係指疊層電容器1之表面端子被形成的面以外的側面。接著，外周面1a之4處的角部，形成有倒角尺寸C1為0.6mm以上之平面狀之倒角部1b(t)。在此處，所謂倒角尺寸C1係指第20圖所示之長度。雖然倒角尺寸C1可實際測定，但是亦可從第20圖所示之線部分之長度C面長度C2而求得。所謂C面長度C2係指C面長度C2除以之值作為倒角尺寸C1。
倒角部1b(t)，雖然只要形成於疊層電容器1之外周面1a之至少1處的角部上的話即可，但是考慮到抑制後述之樹脂充填材12之龜裂時，倒角部1b(t)以形成於所有的角部為較佳。
存在於4處之倒角部1b(t)之中，可僅1處倒角尺寸C1形成相異的倒角部1b(t)。並且亦可變更僅1處之倒角部1b(t)之形狀來取代僅變更1處倒角尺寸C1。
倒角尺寸C1從疊層電容器製作上之觀點來看，以0.8mm以上1.2mm以下為宜。而，如第23圖所示，可取代倒角部1b(t)或和倒角部1b(t)一起，而使曲率半徑R1在電容器1之外周面1a的至少1處之角部形成0.6mm以上之弧部1c(r)。此時，弧部1c(r)之曲率半徑R1從疊層電容器製作上之觀點來看，以0.8mm以上1.2mm以下為宜。並且，和倒角部1b(t)同樣地，多數個弧部1c(r)之中僅1處形成和其它弧部1c(r)有曲率半徑R1相異的弧部1c(r)亦可。
疊層電容器1，例如可如下文所述的方式來製作。首先，將形成第一電極導體層54之圖案的正方形之陶瓷綠色片、及形成第二電極導體層57之圖案的正方形之陶瓷綠色片交互地疊層。其次，在此疊層體之既定位置上以雷射等形成朝疊層方向貫通的多數個貫通孔56,58，將導電膏充填於此貫通孔56,58中，而形成第一種副核芯導體51a及第二種副核芯導體51b。其後，將形成第一種副核芯導體51a、第二種副核芯導體51b的疊層體進行煅燒。於是，外周面1a之角部形成大致直角狀的疊層電容器1。最後，將疊層電容器1之外周面1a之角部削除或切取，以形成倒角尺寸為0.6mm以上，而形成倒角部1b(t)。因而，可形成倒角尺寸C1在外周面1a之角部具有0.6mm以上的倒角部1b(t)的疊層電容器1。
雖然在核芯本體部100m內形成有使信號傳達到半導體晶片2的信號線，但是在此信號線之附近存在有比介電率高的物質時，容易產生信號遲延。因此，若在疊層電容器1之陶瓷層上使用高介電率陶瓷之情況時，宜使自信號線到電容器之距離為大。本實施形態中，在疊層電容器1之外周面1a之角部上形成有倒角部1b(t)或弧部(圓角部)1c(r)，因此和未形成有倒角部1b(t)或弧部1c(r)之情形比較，自存在於疊層電容器1之角部附近的信號線到陶瓷層52之距離變大。因此，可減少存在於疊層電容器1之角部附近的信號線的信號遲延。
雖然在疊層電容器1之表面或背面，形成有在疊層電容器1之組裝時對核芯基板認識疊層電容器1之方向及位置用的方向．位置認識記號，但是在疊層電容器1之表面或背面，存在有多數個端子，因此在此等之面上形成方向．位置認識記號之時，會使端子和方向．位置認識記號混雜，而有產生方向．位置認識記號的誤認之虞。相對於此，存在於多數處的倒角部1b(t)中，僅一處倒角尺寸C1形成相異的倒角部1b(t)之情況時，此倒角尺寸C1可將相異的倒角部1b(t)使用作為方向．位置認識記號，即使在疊層電容器1之表面或背面不形成方向．位置認識記號時，亦可對核芯本體部100m認識疊層電容器1之方向及位置。於是，可消除方向．位置認識記號的誤認。
在本實施形態中，陶瓷層52之線膨脹係數係比以高分子材料為主體而構成的配線基板200之線膨脹係數(具體上為核芯本體部100m之線膨脹係數)更小，且比搭載於配線基板200之半導體晶片2的半導體基板之線膨脹係數更大，因此可緩和配線基板200和半導體晶片2的線膨脹係數差，從而可抑制由於配線基板200和半導體晶片2的熱膨脹所引起之半導體晶片2的龜裂。
其次，在基板核芯100之第2主表面側，形成有由：分別導通第一側第一種端子5a及第一側第二種端子5b的第二側第一種端子7a及第二側第二種端子7b、及導通第一側信號端子5s的第二側信號端子7s所形成的第二端子陣列7。接著，第1端子陣列5，和基板核芯100之板面平行的基準面(例如，可設定基板核芯100之第一主表面本身)之正射投影中，係形成藉全體包含於副核芯部1之投影區域的位置關係而形成。而，在副核芯收容部100h內成為副核芯部1及核芯本體部100m之間隙的空間中，形成有由高分子材料形成的充填結合部55。此充填結合部55係對副核芯部1及核芯本體部100m固定，同時係扮演利用本身的彈性變形而將副核芯部1及核芯本體部100m之面內方向及厚度方向的線膨脹係數差加以吸收的角色。
如第3圖所示，在第1端子陣列5中，第一側第一種端子5a及第一側第二種端子5b係排列成互相不同的格子狀(或可為交錯狀)。同樣地，在第2端子陣列7中，第二側第一種端子7a及第二側第二種端子7b係排列成對應於第1端子陣列5之端子排列的互相不同之格子狀(或可為交錯狀)。而，端子陣列5,7均具有包圍電源端子及接地端子之格子狀排列之形態的多數個第一側信號端子5s及第二側信號端子7s。
第4圖中基板核芯100，係和核芯本體部100m之第1主表面一起，副核芯部1之第1主表面，係由高分子材料所形成的介電體層102、及含有配線或接地用或電源用之面導體的導體層交互地疊層後之第一配線疊層部61(所謂內建配線層)加以被覆，第1端子陣列5在該第一配線疊層部61之第1主表面上露出而形成。依此構成時，和核芯本體部100m一起藉由第一配線疊層部61將副核芯部1一體被覆，可使第一配線疊層部61及第1端子陣列5藉由和一般的內建型有機封裝基板大致相同的製程來形成，而簡化製造過程。
又，基板核芯100之第2主表面，係由高分子材料所形成的介電體層102、及含有配線或接地用或電源用之面導體的導體層交互地疊層後之第二配線疊層部62加以被覆，第2端子陣列7在該第二配線疊層部62之第2主表面上露出而形成。
任何一者配線疊層部61,62中之介電體層102，作為環氧樹脂等之樹脂組成物所形成的內建樹脂絕緣層，係厚度形成例如20μm以上50μm以下。本實施形態中之介電體層102係由環氧樹脂構成，係將SiO2所形成的介電體充填物以10質量%以上30質量%以下之比率配合形成者，比介電率ε被調整為2~4(例如3左右)。並且，導體層不論配線及面導體，係作為介電體層102上之圖案電鍍層(例如電解銅電鍍層)，厚度形成例如10μm以上20μm以下。而，導體層藉由圖案化而具有局部未配置導體的區域。而且，有上下的介電體層直接接觸此導體非形成區域之情形。
第4圖中，對應於第1端子陣列5之第一側第一種端子5a及第一側第二種端子5b，且分別導通第2端子陣列7之第二側第一種端子7a及第二側第二種端子7b的第一種副核芯導體51a及第二種副核芯導體51b，係朝副核芯部1之厚度方向形成。並且，此等第一種副核芯導體51a及第二種副核芯導體51b，係經由以貫通第一配線疊層部61之各介電體層102之形態而形成的導通孔導體107，而分別導通第一側第一種端子5a及第一側第二種端子5b。在副核芯部1內，藉由並聯地形成接地用及電源用之導體51a,51b，可達成接地用及電源用之通路的低電感化進而低阻抗化。而，第一種副核芯導體51a及第二種副核芯導體51b，均係經由導通孔導體107而結合到第二配線疊層部62內之第二側第一種面導體211a及第二側第二種面導體211b。又，上述之第2端子陣列7之第二側第一種端子7a及第二側第二種端子7b係分別地連接到此等第二側第一種面導體211a及第二側第二種面導體211b。
如上述之陶瓷副核芯部1，係在含有構成陶瓷之原料粉末之周知的陶瓷綠色片，利用沖孔或雷射穿孔等形成的導通孔中，將充填金屬粉末膏者加以疊層後煅燒，使前述之副核芯導體51a,51b(更包括後述之51s)作為疊層導通孔而形成者。
並且，配線疊層部61,62中之導通孔導體107，係具有：在介電體層102上利用光導通孔製程(介電體層102藉由感光性樹脂組成物，例如紫外線硬化型環氧樹脂而構成)、或雷射穿孔導通孔製程(介電體層102藉由非感光性樹脂組成物而構成)等之周知方法而穿設導通孔，其內側藉由電鍍等將導通孔導體充填或被覆之構造。而，任何一者配線疊層部61,62中，在露出端子陣列5,7之形態下，藉由感光性樹脂組成物所形成的抗焊層101而被覆。
如第3圖所示，在第1端子陣列5(及第2端子陣列7)中，分別於陣列內側區域配置第一側第一種端子5a及第一側第二種端子5b，於陣列外側區域配置第一側信號端子5s。如第4圖所示，在第一配線疊層部61內設置有：以導通到第一側信號端子5s之形態將信號傳遞通路拉出到副核芯部1之配置區域的外側之第一側信號用配線108。該第一側信號用配線108之末端，係在迂迴此副核芯部1的形態，導通到形成於核芯本體部100m之厚度方向的信號用導通孔導體109s。
半導體晶片2之元件側端子陣列4，信號端子4s係和電源用及接地用之端子4a,4b同樣地以狹小間隔而配置，位於陣列之外周部的信號端子4s，在形成於中間基板200之背面側的第2端子陣列內，到對應於第二側信號端子7s之面內方向距離亦變大，大多之情況，不得不露出副核芯部1之外。但是，根據上述構成時，焊錫連接的元件側信號端子4s和第一側信號端子5s，可位於線膨脹係數差縮小效果顯著的副核芯部1之正上方，且對非常遠方之第二側信號端子7s亦毫無問題地形成導通狀態。
而，形成於核芯本體部100m之導通孔導體109s，係軸剖面徑比形成於配線疊層部61,62之導通孔導體107更大。此種導通孔導體，係使例如核芯本體部100m朝板厚方向貫通之形態藉由鑽頭等而穿設貫通孔，使其內面利用Cu電鍍等被覆金屬層而形成。導通孔導體109s之內側係藉由環氧樹脂等之樹脂製埋孔材109f而充填。又，導通孔導體109s之兩端面，係利用導體焊墊110而封閉。並且，在欲達成導通孔導體107或導體焊墊110、及電源層或接地層等之面導體之直流地分離之情況，亦可形成在該面導體上形成之孔部107i，在其內側以相隔圓環狀之間隙的形態，配置導通孔導體107或導體焊墊110。
而，在第4圖之中間基板200中，副核芯收容部100h係藉貫通核芯本體部100m之形態而構成，第二配線疊層部62係和收容於副核芯收容部100h中之副核芯部1的第2主表面接觸而形成。此構成中，係從副核芯部1的位置排除以線膨脹係數大的高分子材料為主體之核芯本體部100m，因此可更顯著地達成半導體晶片2與中間基板200之間的線膨脹係數差之縮小效果。
第13圖是顯示第4圖之中間基板200中，副核芯收容部100h及副核芯部1之和副核芯部1之板面平行之平面(S－S)所截取之剖面的模式圖。副核芯收容部100h之內周面和副核芯部1之外周面的間隙，係藉由上述之充填結合部55來充填。接著，副核芯收容部100h，上述剖面之內周緣係為四邊形，且其角部形成尺寸為0.1mm以上2mm以下之弧部R。對應於上述角部之位置而形成於充填結合部55的角落部，亦形成倣效副核芯收容部100h之弧面的彎曲面。因此，相關角落部附近之高分子材料不易形成氣泡，且即使受到溫度履歷時亦可避免應力之集中，故不易產生龜裂。而，如第14圖所示，亦可形成同樣尺寸範圍的倒角部T來取代上述弧部R。在第13及14圖中，副核芯收容部100h的內緣，角部之弧部R至倒角部T以外之各邊部係形成直線狀。並且，藉由0.1mm以上2mm以下之弧部R乃至倒角部T的形成，在非常顯著地發揮氣泡殘留或龜裂之防止效果上，使副核芯部1之一邊尺寸為L，充填結合部55之厚度(未形成弧部乃至倒角部之部分中，副核芯收容部100h之內周面及與其相對向之副核芯部1的外周面之距離)為θ時，有θ/L被調整為0.040以上0.090以下之情況(例如，θ＝0.8mm,L＝12mm,θ/L＝0.067)。並且，以同樣的觀點，厚度θ之絕對值宜設定為0.050mm以上2.00mm以下，較佳為0.75mm以上1.50mm以下，更佳為0.75mm以上1.25mm以下。
副核芯收容部100h的內緣形狀，亦可形成如第15圖者。即，雖然各角部形成0.1 mm以上2.00mm以下之弧部R，但其餘各邊部係成為曲率半徑比該弧部更大之向外凸出的曲線部B。即，副核芯收容部100h，由和副核芯部1之板面平行之平面截取之剖面的內周緣，係僅由外凸出的曲率半徑0.1mm以上之曲線部所構成。依此構成時，亦可達成同樣的氣泡殘留或龜裂之抑制效果。又，如第16圖所示，將副核芯收容部100h之剖面的內周緣C作成圓形的話，更可提高其效果。
將說明為了確認上述之效果而進行試驗之結果。將第4圖之構造的中間基板200之試驗品，依下列構成而製作。首先，核芯本體部100m作成將銅箔黏貼於玻璃纖維強化環氧樹脂之兩面上之基板，將厚度設定為0.87mm。將副核芯收容部100h之一邊的尺寸u在13.5mm~15mm之範圍作各種設定。並且，形成於各角部的弧部之大小為0.5mm及1.5mm之2種水準。另一方面，副核芯部1係作成尺寸為12mm×12mm厚度為0.87mm之鈦酸鋇及鎳電極之交互疊層體的煅燒品。在各角部上使用切削機切取尺寸為0.311mm以上1.174mm以下之各種值的倒角部t而形成。
如上述將副核芯部1配置於副核芯收容部100h內，在兩者之間隙中充填環氧樹脂以作為充填結合部55並硬化，而製成試驗品。藉由間隙之調整，使充填結合部55之形成厚度θ設定成0.75mm以上1.50mm以下之各種值。以美國MIL規畫883D所規定之熱衝擊試驗的該規格條件C，對此等試驗品進行90周程，以確認副核芯收容部100h之角部及副核芯部1之角部是否產生龜裂。接著，將副核芯部1側之倒角部尺寸分類為0.1mm以下、0.1mm以上0.6mm以下、及0.6mm以上之3個水準，而分別求出產生龜裂之試驗品的數目比率(各水準之總試驗品數目為7~10)。其結果，未發現到副核芯收容部100h之角部產生龜裂的試驗品。另一方面，副核芯部1之角部方面，所有的試驗品未發現龜裂之情況判定為優良(◎)、未發現龜裂的試驗品若有一個的話判定為良好(○)、副核芯收容部100h之角部未產生龜裂者，但副核芯部1之角部所有龜裂之發生係被認定之情況時可判定為(△)。以上之結果顯示於表1~表3。
以上之結果可知，形成於副核芯部1之角部的倒角量作成0.1mm以上，尤其0.6mm以上之時，可有效地抑制以該副核芯部1之角部作起點之龜裂。
並且，雖然在第13~16圖之任何一者圖之構成中，和副核芯部1之板面平行之平面所截取之剖面之形狀亦為四邊形，角部亦為針角狀，但是如各圖中一點虛線所示，副核芯部1之角部可形成尺寸為0.1mm以上2mm以下之弧部r。於是，可更進一步地緩和充填結合部55之角部(角落部)之應力集中。並且，亦可有效地抑制以副核芯部1之角部作起點之朝向充填結合部55的龜裂。如各圖中虛線所示，亦可以形成同樣之尺寸範圍的倒角部t來取代弧部r，可達成同樣的效果。而，當θ/L調整為0.040以上0.090以下之時，可最顯著地發揮以副核芯部1之角部作起點之龜裂產生的抑制效果。並且，以同樣的觀點，厚度θ之絕對值宜設定為0.75mm以上1.50mm以下，較佳為0.75mm以上1.25mm以下。
又，副核芯部1之外緣形狀，亦可形成如第17圖。即，雖然各角部形成0.1 mm以上2mm以下之弧部r，但其餘各邊部係成為曲率半徑比該弧部更大之向外凸出的曲線部B’。即，副核芯部1，由和副核芯部1之板面平行之平面截取之剖面的外周緣，係僅由外凸出的曲率半徑0.1mm以上之曲線部所構成。依此該構成時，亦可達成同樣的氣泡殘留或龜裂發生之抑制效果。又，如第18圖所示，將副核芯部1之剖面的內周緣C作成圓形的話，更可提高其效果。
以下，將說明本發明之中間基板的各種變形例。而，以下的構成中，和第4圖之中間基板200同樣的構成部分賦予相同的符號並省略其詳細說明。首先，中間基板300其副核芯收容部100h係構成在核芯本體部100m之第1主表面上開口成有底之凹部狀。第二配線疊層部62係形成在該凹部狀之背面側和核芯本體部100m之第2主表面接觸。此構造係副核芯部1未露出於核芯本體部100m之第2主表面側，因此有可更簡便地形成平坦的第二配線疊層部62之優點。具體上，核芯本體部100m係以貫通成為副核芯收容部100h之底部的部分之形態，而形成有和成為第2端子陣列7之各端子導通的底部貫通孔導體部209，形成於副核芯部1的各副核芯導體51a,51b係導通於此等底部貫通孔導體部209。更詳細言之，底部貫通孔導體部209側之焊墊80、和副核芯導體側之焊墊70係經由焊錫連接部6’而成為覆晶連接的形態。副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。
其次，第6圖之中間基板400，係構成第1端子陣列5之第一側第一種端子5a及第一側第二種端子5b，露出形成於副核芯部1之第1主表面上。並且，對應於第1端子陣列5之第一側第一種端子5a及第一側第二種端子5b，且分別導通於第2端子陣列7之第二側第一種端子7a及第二側第二種端子7b的第一種副核芯導體51a及第二種副核芯導體51b，係形成於該副核芯部1之厚度方向上。依據此構成時，係從副核芯部1的第1主表面排除以高分子材料為主體之第一配線疊層部61，使半導體晶片2和副核芯部1經由焊錫連接部6而直接連結。於是，可提高半導體晶片2和中間基板400之間的線膨脹係數差之縮小效果。並且，在副核芯部1之正上方，並未有導通到端子之配線的迂迴情形，因此可達成導通於該端子之傳導通路之低電感化進而低阻抗化。副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。
另一方面，第7圖之中間基板(配線基板)500，係副核芯部1之第1主表面的外周緣部，和核芯本體部100m之第1主表面一起，由高分子材料所形成的介電體層102、及含有配線或接地用或電源用之面導體的導體層交互地疊層後之第一配線疊層部61加以被覆。第一側信號端子5s係在第一配線疊層部61之表面上露出的形態下而形成。接著，在導通到第一側信號端子5s的形態下，在第一配線疊層部61內設置有將信號傳遞通路拉出到副核芯部1之配置區域的外側之第一側信號用配線108。第一側信號用配線108之末端，係在迂迴副核芯部1的形態，導通到形成於核芯本體部100m之厚度方向的信號用導通孔導體109s。此構成可使導通到陣列外周部之信號用端子之配線大幅地拉出到面內外側，因此第1端子陣列5之端子間距離為小之情況較有利。副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。
並且，在以上之實施形態中，雖然均為副核芯部1比半導體晶片2形成更大面積，但是亦可使副核芯部1和半導體晶片2之投影區域形成大致為相同面積。又，如第8圖之中間基板600，係將所有的第1端子陣列5收容到副核芯部1之區域內，故亦可使副核芯部1構成比半導體晶片2更小的面積。並且，位於半導體晶片2更外周的端子，在不須顧慮其對焊錫連接部6之連接狀態的影響之情況，如第9圖之中間基板700，使副核芯部1的面積構成比第1端子陣列5之區域更小並非不可能。副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。
並且，第10圖之中間基板800，係僅使用包含於副核芯部1之一部分的陶瓷層52而形成電容器，將其餘的陶瓷層52作為不包含電容器的副核芯本體1M之例。而且，副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。
第11圖之中間基板900，係第10圖之中間基板800更進一步發展者，將疊層電容器作為形成於副核芯部1之主表面上之薄膜電容器10之例。薄膜電容器10係形成電容器之多數介電體薄膜13(介電體層)和多數個電極導體薄膜14,17(第一電極導體層14，第二電極導體層17)交互地疊層而形成者。薄膜電容器10，係導通於第一側第一種端子5a的第一電極導體層14、及導通於第一側第二種端子5b的第二電極導體層17，藉由介電體薄膜13以隔開的形態而朝向疊層方向交互地排列。藉電極導體薄膜14,17之多層化使合計面積擴大，且伴隨著各介電體層之薄膜化效果，故雖使元件尺寸變小，亦可大幅地增加可實現之靜電容量。副核芯部1及副核芯收容部100h之剖面形狀，可採用和以第13~16圖之說明者相同的形狀。第11圖中，雖然可看出隨著貫通孔16,18之圖示，電極導體薄膜14,17朝向面內方向被分斷，實際上如第12圖所示，在貫通孔16,18以外之部分中係朝面內方向形成連續薄膜。並且，對於介電體薄膜13亦相同(本構造對第4圖~第11圖之疊層電容器亦相同)。
介電體薄膜13之厚度，例如為10nm以上1000nm以下，較佳為30nm以上500nm以下。另一方面，電極導體薄膜14,17之厚度，例如為10nm以上500nm以下，較佳為50nm以上500nm以下。電極導體薄膜14,17及結合導體部15,19(各導通到副核芯部1之第一種副核芯導體51a及第二種副核芯導體51b)，可由例如Cu、Ag、Au或Pt等之金屬來構成，藉由濺鍍、真空蒸鍍等之氣相成膜法而形成，本實施形態中係藉由真空蒸鍍而形成。另一方面，介電體薄膜13係由氧化物或氮化物等之無機介電體而構成，利用高頻濺鍍、反應性濺鍍、化學氣相沈積法(Chemical Vapor Deposition：CVD)等之氣相成膜法而形成。本實施形態中，係使介電體薄膜13藉由具有鈣鈦礦(perovskite)型結晶構造之複合氧化物，例如鈦酸鋇、鈦酸鍶及炭酸鉛之1種或2種以上構成的氧化物薄膜，藉溶膠法而形成。
第19圖之中間基板1000，係將第4圖之中間基板200中副核芯部1之疊層電容器作為陶瓷基板11的例子。副核芯部(陶瓷基板)11，係在含有構成陶瓷之原料粉末(本實施形態中使用玻璃陶瓷)之周知的陶瓷綠色片，藉由沖孔或雷射穿孔等形成的貫通孔中，將充填金屬粉末膏者加以疊層後煅燒，而使副核芯導體51a,51b形成疊層貫通孔。
1．．．副核芯部
5．．．第1端子陣列
5a．．．第一側第一種端子
5b．．．第一側第二種端子
5s．．．第一側信號端子
7．．．第2端子陣列
7a．．．第二側第一種端子
7b．．．第二側第二種端子
C1．．．倒角尺寸
1a．．．外周面
2．．．半導體晶片
3．．．主基板
4．．．元件側端子陣列
4s．．．信號端子
7s．．．第二側信號端子
8．．．主基板側端子陣列
4a,4b．．．電源用及接地用之端子
10．．．薄膜電容器
11．．．作為副核芯部之陶瓷基板
14．．．第一電極導體薄膜
17．．．第二電極導體薄膜
51a．．．第一種副核芯導體
51b．．．第二種副核芯導體
52．．．陶瓷層
55．．．充填結合部
R,r,1c T,t,1b．．．弧部
54．．．第一電極導體層
57．．．第二電極導體層
61．．．第一配線疊層部
100．．．基板核芯
100h．．．副核芯收容部
100m．．．核芯本體部
102．．．介電體層
107．．．導通孔導體
108．．．第一側信號用配線
109a．．．第一種貫通孔導體
109b．．．第二種貫通孔導體
109s．．．信號用導通孔導體
200,300,400,500,600,700,800,900,1000．．．中間基板
第1圖是顯示本發明之中間基板之使用形態之一例的側面模式圖。
第2圖是顯示積體電路用之退耦電容器之使用形態之一例的等價電路圖。
第3圖是顯示第1圖之中間基板的第一端子陣列之配置形態的一例之平面圖。
第4圖是顯示本發明之中間基板的第一實施形態之剖面模式圖。
第5圖是顯示本發明之中間基板的第二實施形態之剖面模式圖。
第6圖是顯示本發明之中間基板的第三實施形態之剖面模式圖。
第7圖是顯示本發明之中間基板的第四實施形態之剖面模式圖圖。
第8圖是顯示本發明之中間基板的第五實施形態之剖面模式圖。
第9圖是顯示本發明之中間基板的第六實施形態之剖面模式圖。
第10圖是顯示本發明之中間基板的第七實施形態之剖面模式圖。
第11圖是顯示本發明之中間基板的第八實施形態之剖面模式圖。
第12圖係例示組裝到中間基板的電容器之電極導體層之平面形態之模式圖。
第13圖係顯示副核芯收容部及副核芯部之剖面形狀的第一例之模式圖。
第14圖係顯示副核芯收容部及副核芯部之剖面形狀的第二例之模式圖。
第15圖係顯示副核芯收容部及副核芯部之剖面形狀的第三例之模式圖。
第16圖係顯示副核芯收容部及副核芯部之剖面形狀的第四例之模式圖。
第17圖係顯示副核芯收容部及副核芯部之剖面形狀的第五例之模式圖。
第18圖係顯示副核芯收容部及副核芯部之剖面形狀的第六例之模式圖。
第19圖是顯示本發明之中間基板的第九實施形態之剖面模式圖。
第20圖係第1實施形態之配線基板內建用電容器之平面圖。
第21圖係第1實施形態之配線基板內建用電容器之縱剖面圖。
第22(a)、(b)圖係第1實施形態之配線基板內建用電容器之橫剖面圖。
第23圖係第1實施形態之另外之配線基板內建用電容器之平面圖。
1．．．副核芯部
2．．．半導體晶片
4．．．元件側端子陣列
4a,4b．．．電源用及接地用之端子
4s．．．元件側信號端子
5．．．第1端子陣列
5a．．．第一側第一種端子
5b．．．第一側第二種端子
5s．．．第一側信號端子
6．．．焊錫連接部
7．．．第2端子陣列
7a．．．第二側第一種端子
7b．．．第二側第二種端子
7s．．．第二側信號端子
51a．．．第一種副核芯導體
51b．．．第二種副核芯導體
52．．．陶瓷層
54．．．第一電極導體層
55．．．充填結合部
56,58．．．貫通孔
57．．．第二電極導體層
61．．．第一配線疊層部
62．．．第二配線疊層部
100m．．．核芯本體部
100h．．．副核芯收容部
101．．．抗焊層
102．．．介電體層
107．．．導通孔導體
109f．．．第1主表面樹脂製埋孔材
109s．．．信號用導通孔導體
110．．．導體焊墊
200．．．中間基板
108．．．第一側信號用配線
211a．．．第二側第一種面導體
211b．．．第二側第二種面導體
107i．．．孔部

Claims (24)

  1. 一種配線基板，其特徵為：具有：基板核芯(100)，係由核芯本體部(100m)及副核芯部(1)所構成，該核芯本體部(100m)由高分子材料構成為板狀，並在第一主表面上以減少本身的厚度之形態而開口形成有副核芯收容部(100h)，該副核芯部(1)由比該核芯本體部(100m)的線膨脹係數更小的材料構成為板狀，且以和該核芯本體部(100m)在厚度方向一致之形態被收容在該副核芯收容部(100h)中；及充填結合部(55)，係由充填於該副核芯收容部(100h)之內周面和該副核芯部(1)之外周面的間隙之高分子材料所構成，並具有：第一端子陣列(5)，係形成於該基板核芯(100)之第一主表面側，且由第一側第一種端子(5a)、第一側第二種端子(5b)、及第一側訊號端子(5s)所構成，該第一側第一種端子(5a)及該第一側第二種端子(5b)之一者作用為電源端子，而另一者作用為接地端子；第二端子陣列(7)，係形成於該基板核芯(100)之第二主表面側，由分別與該第一側第一種端子(5a)和第二種端子(5b)導通的第二側第一種端子(7a)及第二側第二種端子(7b)、及與該第一側訊號端子(5s)導通的第二訊號端子(7s)所構成，該第一端子陣列(5)係以在朝向和該基板核芯(100) 之板面平行的基準面之正投影中和該副核芯部(1)之投影區域重疊的位置關係而形成，並且該副核芯收容部(100h)係以平行於該副核芯部(1)之板面的平面所截取的剖面之內周緣為四邊形，且在其角部形成尺寸0.1mm以上2mm以下之弧部(R)或倒角部(T)，該副核芯部(1)係以平行於該副核芯部之板面的平面所截取的剖面之外周緣為四邊形，且在其角部形成尺寸0.1mm以上2mm以下之弧部(1c(r))或倒角部(1b(t))。
  2. 一種配線基板，其特徵為：具有：基板核芯(100)，係由核芯本體部(100m)及副核芯部(1)所構成，該核芯本體部(100m)由高分子材料構成為板狀，並在第一主表面上以減少本身的厚度之形態而開口形成有副核芯收容部(100h)，該副核芯部(1)由比該核芯本體部的線膨脹係數更小的材料構成為板狀，且以和該核芯本體部(100m)在厚度方向一致之形態被收容在該副核芯收容部(100h)中；及充填結合部(55)，係由充填於該副核芯收容部(100h)之內周面和該副核芯部(1)之外周面的間隙之高分子材料所構成，並具有：第一端子陣列(5)，係形成於該基板核芯(100)之第一主表面側，且由第一側第一種端子(5a)、第一側第二種端子(5b)、及第一側訊號端子(5s)所構成，該第一側第一種端子(5a)及該第一側第二種端子(5b)之一 者作用為電源端子，而另一者作用為接地端子；第二端子陣列(7)，係形成於該基板核芯(100)之第二主表面側，由分別與該第一側第一種端子(5a)和第二種端子(5b)導通的第二側第一種端子(7a)及第二側第二種端子(7b)、及與該第一側訊號端子(5s)導通的第二側訊號端子(7s)所構成，該第一端子陣列(5)係以在朝向和該基板核芯(100)之板面平行的基準面之正投影中和該副核芯部(1)之投影區域重疊的位置關係而形成，並且該副核芯收容部(100h)係以由平行於該副核芯部(1)之板面的平面所截取的剖面之內周緣僅由朝向外凸出之曲率半徑為0.1mm以上之曲線部(B)所形成，該副核芯部(1)係以平行於該副核芯部之板面的平面所截取的剖面之外周緣為四邊形，且在其角部形成尺寸0.1mm以上2mm以下之弧部(1c(r))或倒角部(1b(t))。
  3. 如申請專利範圍第1項之配線基板，其中該副核芯部(1)上組裝有疊層電容器，該疊層電容器係依序疊層有：與該第一側第一種端子(5a)及該第二側第一種端子(7a)導通的第一電極導體層(54)、作為介電體層之陶瓷層(52)、及與該第一側第二種端子(5b)及該第二側第二種端子(7b)導通的第二電極導體層(57)。
  4. 如申請專利範圍第2項之配線基板，其中該副核芯部(1)上組裝有疊層電容器，該疊層電容器係依序疊層有：與 該第一側第一種端子(5a)及該第二側第一種端子(7a)導通的第一電極導體層(54)、作為介電體層之陶瓷層(52)、及與該第一側第二種端子(5b)及該第二側第二種端子(7b)導通的第二電極導體層(57)。
  5. 如申請專利範圍第4項之配線基板，其中該副核芯收容部(100h)係該剖面之內周緣形成為圓形(C)。
  6. 如申請專利範圍第1至5項中任一項之配線基板，其中該第一端子陣列(5)係以在朝向平行於該基板核芯(100)之板面的基準面之正投影中全體包含於該副核芯部(1)之投影區域內的位置關係而形成。
  7. 如申請專利範圍第1至5項中任一項之配線基板，其中該基板核芯(100)係該核芯本體部(100m)之第1主表面和該副核芯部(1)之第1主表面一起被第一配線疊層部(61)所覆蓋，該第一配線疊層部(61)係疊層有由高分子材料所形成的介電體層(102)、及含有配線或接地用或電源用之面導體的導體層(108)，該第一端子陣列(5)係露出形成於該第一配線疊層部(61)之第1主表面。
  8. 如申請專利範圍第7項之配線基板，其中與該第1端子陣列(5)之該第一側第一種端子(5a)及第一側第二種端子(5b)對應且分別與該第2端子陣列(7)之該第二側第一種端子(7a)及第二側第二種端子(7b)導通的第一種副核芯導體(51a)及第二種副核芯導體(51b)係朝該副核芯部(1)之厚度方向形成，此等第一種副核芯導體(51a)及第二種 副核芯導體(51b)經由以貫通該第一配線疊層部(61)之該各介電體層(102)之形態而形成的導通孔導體(107)而分別導通該第一側第一種端子(5a)及第一側第二種端子(5b)。
  9. 如申請專利範圍第7項之配線基板，其中在該第1端子陣列(5)中，該第一側第一種端子(5a)及第一側第二種端子(5b)係配置在陣列內側區域，該第一側信號端子(5s)係配置在陣列外側區域，在該第一配線疊層部(61)內以與該第一側信號端子(5s)導通的方式設有第一側信號用配線(108)，該第一側信號用配線(108)將信號傳遞通路引出到該副核芯部(1)之配置區域的外側，該第一側信號用配線(108)之末端係以在該副核芯部(1)迂迴的方式與形成於該核芯本體部(100m)之厚度方向的信號用導通孔導體(109s)導通。
  10. 如申請專利範圍第8項之配線基板，其中在該第1端子陣列(5)中，該第一側第一種端子(5a)及第一側第二種端子(5b)係配置在陣列內側區域，該第一側信號端子(5s)係配置在陣列外側區域，在該第一配線疊層部(61)內以與該第一側信號端子(5s)導通的方式設有第一側信號用配線(108)，該第一側信號用配線(108)將信號傳遞通路引出到該副核芯部(1)之配置區域的外側，該第一側信號用配線(108)之末端係以在該副核芯部(1)迂迴的方式與形成於該核芯本體部 (100m)之厚度方向的信號用導通孔導體(109s)導通。
  11. 如申請專利範圍第1至5項中任一項之配線基板，其中構成該第1端子陣列(5)之該第一側第一種端子(5a)及該第一側第二種端子(5b)係露出形成於該副核芯部(1)之第1主表面上，而對應於該第1端子陣列(5)之該第一側第一種端子(5a)及第一側第二種端子(5b)，且分別與該第2端子陣列(7)之該第二側第一種端子(7a)及第二側第二種端子(7b)導通的第一種副核芯導體(51a)及第二種副核芯導體(51b)係朝該副核芯部(1)之厚度方向形成。
  12. 如申請專利範圍第11項之配線基板，其中該核芯部(1)之第1主表面的外周緣部係和該核芯本體部(100m)之第1主表面一起被第一配線疊層部(61)所覆蓋，該第一配線疊層部(61)係疊層有由高分子材料所形成的介電體層(102)、及含有配線或接地用或電源用之面導體的導體層，該第一側信號端子(5s)係以露出於該第一配線疊層部(61)表面的形態而形成，在該第一配線疊層部(61)內以與該第一側信號端子(5s)導通的形態設有第一側信號用配線(108)，該第一側信號用配線(108)係將信號傳遞通路引出到該副核芯部(1)之配置區域的外側，該第一側信號用配線(108)之末端係以在該副核芯部(1)迂迴的方式與形成於該核芯本體部(100m)之厚度方向的信號用導通孔導體(109s)導通。
  13. 如申請專利範圍第1至5項中任一項之配線基板，其中 該副核芯部(1)係以和該第一端子陣列(5)之形成區域相等或是更大面積的方式形成。
  14. 如申請專利範圍第1至5項中任一項之配線基板，其中該副核芯部(1)之絕緣部主要由陶瓷所形成。
  15. 如申請專利範圍第14項之配線基板，其中該陶瓷係由鋁或玻璃陶瓷所形成。
  16. 如申請專利範圍第1至5項中任一項之配線基板，其中該副核芯部(1)係由煅燒之疊層陶瓷電容器所形成。
  17. 如申請專利範圍第1至5項中任一項之配線基板，其中該疊層電容器係由形成於該副核芯部(1)之主表面上的薄膜電容器所形成。
  18. 一種配線基板內建用電容器，係內建於配線基板內，並具備有第一電極導體層(14)、和該第一電極導體層(14)相對向之第二電極導體層(17)、以及介入於該第一電極導體層(14)和該第二電極導體層(17)之間的介電體層(13)，其特徵為：該配線基板內建用電容器之外周緣的至少1處之角部形成有倒角尺寸為0.6mm以上之倒角部(1b(t))及曲率半徑為0.6mm以上之弧部(1c(r))當中至少一者。
  19. 如申請專利範圍第18項之配線基板內建用電容器，其中該倒角部(1b(t))之倒角尺寸及該弧部(1b(r))之曲率半徑為0.8mm以上1.2mm以下。
  20. 如申請專利範圍第18項之配線基板內建用電容器，其 中該倒角部(1b(t))係形成於多處，複數個該倒角部(1b(t))當中的一個該倒角部(1b(t))，和其它該倒角部(1b(t))係該倒角尺寸相異。
  21. 如申請專利範圍第19項之配線基板內建用電容器，其中該倒角部(1b(t))係形成於多處，複數個該倒角部(1b(t))當中的一個該倒角部(1b(t))，和其它該倒角部(1b(t))係該倒角尺寸相異。
  22. 如申請專利範圍第18至21項中任一項之配線基板內建用電容器，其中該弧部(1b(r))係形成於多處，多個該弧部(1b(r))當中的一個該弧部，和其它的該弧部係該曲率半徑相異。
  23. 如申請專利範圍第18至21項中任一項之配線基板內建用電容器，其中該陶瓷層(52)之線膨脹係數係比該配線基板之線膨脹係數還小，且比搭載於該配線基板之半導體晶片(2)的半導體基板之線膨脹係數還大。
  24. 一種配線基板，其特徵為具備：具有電容器收容部(100h)之配線基板體、收容於該電容器收容部(100h)中之申請專利範圍第18至22項中任一項之配線基板內建用電容器、及充填於該本體部(100)和該副核芯部(1)之間的間隙中之充填結合部(55)。
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