JP2005019572A - 中間基板 - Google Patents
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Abstract
【課題】薄膜コンデンサを使用しつつも、その剛性を大幅に向上させることができ、ひいては半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数差による熱応力に十分耐えることができる中間基板を提供する。
【解決手段】中間基板２００は、高分子材料により板状に構成され、第一主表面に副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。セラミック副コア部１は、板状基体５０と、該板状基体５０の第一主表面側に形成され、該薄膜コンデンサ部１０の第一主表面には、第一種電極導体薄膜１４と第二種電極導体薄膜１７とにそれぞれ、互いに直流的に互いに分離された形で第一端子アレー５の第一側第一種端子５ａと第一側第二種端子５ｂとが形成される。
【選択図】図４
【解決手段】中間基板２００は、高分子材料により板状に構成され、第一主表面に副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。セラミック副コア部１は、板状基体５０と、該板状基体５０の第一主表面側に形成され、該薄膜コンデンサ部１０の第一主表面には、第一種電極導体薄膜１４と第二種電極導体薄膜１７とにそれぞれ、互いに直流的に互いに分離された形で第一端子アレー５の第一側第一種端子５ａと第一側第二種端子５ｂとが形成される。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
この発明はコンデンサに関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００３−１４２６２４号公報
【非特許文献１】
栗原 和明「低インダクタンス薄膜デカップリングキャパシタの開発」 エレクトロニクス実装技術 第１９巻（２００３年）第１号、５０頁
【０００３】
ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。また、サージノイズなどの外来性ノイズを交流フィルタリング的に除去するバイパスコンデンサ（「パスコン」と通称される）が、同様の接続形態で設けられる場合もある。
【０００４】
ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。
【０００５】
そこで、特許文献１及び非特許文献１には、強誘電体薄膜と金属薄膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を、フォトリソグラフィー技術を用いて作りこんだ薄膜デカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のようにフォトリソグラフィー技術を利用して端子間距離の小さい薄膜コンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。
【０００６】
【発明が解決しようとする課題】
しかし、前述の特許文献１においては、薄膜コンデンサを単独で中間基板化した構成となっている。この構成は、薄膜コンデンサの剛性がそれほど高くないため、接続先となる主基板が、マザーボードや、２段目の中間基板をなすオーガニックパッケージ基板など、高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数差を吸収しきれず、半田剥がれや薄膜コンデンサ自体が剛性不足のため損傷する、といった不具合につながる惧れがある。
【０００７】
本発明の課題は、薄膜コンデンサを使用しつつも、その剛性を大幅に向上させることができ、ひいては半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数差による熱応力に十分耐えることができる中間基板を提供することにある。
【０００８】
【発明を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の中間基板は、
高分子材料（セラミック繊維や粒子などのフィラーと複合化された材料を概念として含む）により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、セラミックにより板状に構成され、副コア収容部内にコア本体部と厚さ方向を一致させる形で収容されたセラミック副コア部とからなる基板コアと、
基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
基板コアの第二主表面側に形成され、第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
セラミック副コア部が、板状基体と、該板状基体の第一主表面側に形成され、直流的に互いに分離された第一種電極導体薄膜と第二種電極導体薄膜とが、誘電体薄膜を挟んで積層された薄膜コンデンサ部とを有し、該薄膜コンデンサ部の第一主表面に、第一種電極導体薄膜と第二種電極導体薄膜とにそれぞれ、互いに直流的に互いに分離された形で第一端子アレーの第一側第一種端子と第一側第二種端子とが形成されていることを特徴とする。なお、本発明において「薄膜」とは、厚さが１．５μｍ以下の膜のことをいう。
【０００９】
このような薄膜コンデンサ部においては、誘電体層の薄膜化効果に基づいて、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。また、フォトリソグラフィー技術によるパターニングと、一般的な成膜技術とを単純に繰り返すだけで容易に製造できる。この薄膜コンデンサ部を、誘電体層、第一種及び第二種電極導体層を各々複数層ずつ積層することもできる。この場合、２つの同種電極導体薄膜を互いに結合する結合導体部は、２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部として形成できる。また、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結することで、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
【００１０】
そして、本発明においては、半導体集積回路素子をフリップチップ接続する側の第一端子アレーの直下領域において、基板コアの一部が上記薄膜コンデンサ部を有するセラミック副コア部に置き換えられている。基板コアの一部が、高分子材料よりも線膨張係数の小さいセラミックで置き換えられることにより、第一端子アレー位置において半導体集積回路素子と中間基板との線膨張係数差が縮小し、フリップチップ接続された半導体集積回路素子と中間基板との端子間が熱応力により断線したりするする不具合を効果的に防止することができる。
【００１１】
前述の特許文献１においては、薄膜コンデンサ部をシリコン基板上に形成し、さらに半導体素子を薄膜コンデンサ部に実装した後、そのシリコン基板を剥離して、薄膜コンデンサ部を単独で中間基板化した構成となっている。この構成は、シリコン基板剥離に工数を要し、また、基板剥離された薄膜コンデンサ部は剛性がそれほど高くない欠点がある。このため、接続先となる主基板が高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数係数差を吸収しきれず、半田剥がれや薄膜コンデンサ部自体が剛性不足のため損傷する、といった不具合につながる惧れがある。しかしながら、本発明の中間基板は、薄膜コンデンサ部の成膜ベースとなる板状基体を中間基板の構成要素として取り込んでしまうことで、基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上し、上記のような不具合の発生を効果的に防止することができるようになる。
【００１２】
次に、特許文献１においては、その図２に示されているように、コンデンサ電極とは別に、端子間隔変換のための引き回し配線部（符号３２：第三の導電体層）を最上層位置にわざわざ設けており、層数増加により製造工程が長くなるばかりでなく、半導体素子の端子部に直結する位置に長い引き回し配線部が形成されるために、端子部のインダクタンスが大きく増加し、低インピーダンス化及び広帯域化を図ることが困難である。そこで、薄膜コンデンサ部の第一主表面において、第一側第一種端子と第一側第二種端子とを予め定められた間隔にて各々複数個配置される場合、それら第一側第一種端子及び第一側第二種端子を、第一主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合するとよい。この構造によると、端子に直結する導体部が、薄膜コンデンサ部をなす電極導体薄膜か、又はその電極導体薄膜に導通する積層方向の補助結合導体部である。その結果、インダクタンス増加の原因となる特許文献１のような引き回し配線部を効果的に排除でき、ひいては薄膜コンデンサ部の低インピーダンス化及び広帯域化を図ることができる。また、電極導体層と別に引き回し配線部を設ける必要がなくなるので、構造が単純化され、製造工程の簡略化も図ることができる。
【００１３】
なお、第一端子アレー内においては、最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１４】
上記薄膜コンデンサ部において、誘電体薄膜の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下であることが望ましい。誘電体薄膜の厚さが１０ｎｍ未満になると、該誘電体薄膜が隔てている電極導体薄膜間の直流的な分離状態が悪化し、リーク電流の発生が顕著となる。また、誘電体薄膜の厚さが１０００ｎｍを超えると、薄膜コンデンサ部特有の小型化あるいは大容量化のメリットが顕著でなくなる。誘電体薄膜の厚さは、より望ましくは３０ｎｍ以上５００ｎｍ以下であるのがよい。他方、電極導体薄膜は、例えば金属薄膜を用いる場合、その厚さを１０ｎｍ以上５００ｎｍ以下とすることが望ましい。電極導体薄膜をなす金属薄膜の厚さが１０ｎｍ未満になると、薄膜のシート抵抗が増大するため、等価回路的には、形成されるコンデンサに対し直列的に付加される直流抵抗成分が大きくなる。これは、デカップリングコンデンサやパスコン等に使用した場合に、インピーダンス低減効果を損ねる原因となり、またＲＣ直列共振回路形成による帯域幅の狭小化につながる場合もある。また、５００ｎｍ以上の電極導体薄膜を用いることは、コストアップの要因ともなる。電極導体薄膜の厚さは、より望ましくは５０ｎｍ以上３００ｎｍ以下であるのがよい。
【００１５】
薄膜コンデンサ部において、結合導体部にて結合される同種の電極導体薄膜は、インダクタンス低減及び直流抵抗増大防止のために、電極導体薄膜毎に、同じ主表面側にて該電極導体薄膜に導通する結合導体部を複数個形成することが望ましい。この場合、それら複数個の結合導体部のうち、異種であって最も近接するもの同士の縁間間隔は、２０μｍ以上３００μｍ以下であることが望ましい。該縁間間隔が２０μｍ未満になると、直流的に分離すべき異種の結合導体部間での短絡が生じやすくなる。また、結合導体部間への誘電体層の充填が困難となり、空隙等の欠陥を生じやすくなる場合もある。また、縁間間隔が３００μｍを超えると、薄膜コンデンサ部の直流抵抗増大を招きやすくなる。他方、異種の結合導体部間の間隔を３００μｍ以下に接近させれば、異種の結合導体部を流れる逆相交流波形同士の相互誘導的なキャンセル効果により、結合導体部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。なお、本発明においてフォトリソグラフィー技術が採用できるということは、多数の電源端子あるいはグランド端子を有した集積回路用のデカップリングコンデンサとして用いる場合、上記のようなμｍオーダーにて結合導体部が微細に密集している場合でも、簡単かつ高精度に形成できる利点がある。
【００１６】
また、第一端子アレー内にて最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１７】
また、積層体の第一主表面側が上記薄膜コンデンサ部にて構成される場合、前記第一端子アレー内にて最も隣接する異種端子同士の縁間間隔を、２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１８】
薄膜コンデンサ部を構成する電極導体薄膜及び結合導体部は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成することが効率的である。他方、誘電体薄膜及び誘電体孔内充填部は、酸化物あるいは窒化物などの無機誘電体の場合、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法を用いることが効率的である。また、酸化物系の誘電体薄膜の場合、いわゆるゾルゲル成膜法などの化学溶液成膜法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）にて形成することもできる。化学溶液成膜法は、誘電体薄膜を構成する化合物の原料となる溶液の塗付層を乾燥ないし焼成により誘電体薄膜を得る方法で、誘電体薄膜を気相成膜法よりも一層簡便に形成できる利点がある。例えば、ゾルゲル成膜法は、有機金属溶液のゾル状組成物を板状基体上に塗付して乾燥後、焼成して誘電体薄膜（例えば酸化物薄膜）を得る。
【００１９】
特に静電容量の高い薄膜コンデンサ部を得たい場合、あるいは同容量の薄膜コンデンサ部をより小型化したい場合には、誘電率のより大きい誘電体を使用することが有利であり、この目的のためには、誘電体薄膜及び誘電体孔内充填部を高誘電率セラミック（比誘電率が５０以上のセラミックと定義する：例えば強誘電性セラミック）にて構成することが望ましい。高誘電率セラミックからなる誘電体薄膜としては、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。なお、高誘電率セラミックからなる誘電体薄膜は、結晶性が損なわれると誘電率の大幅な低下を招くので、該誘電体薄膜は結晶質薄膜として構成することが望ましい。スパッタ法などの気相成膜法を採用する場合は、板状基体を加熱しながら成膜すれば結晶化を促進することができ、ゾルゲル法などの化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させることができる。
【００２０】
次に、本発明の中間基板に使用する板状基体は、薄膜コンデンサ部よりも厚く形成しておくのが中間基板全体の剛性向上の観点において望ましい。また、板状基体の材質は、半導体素子（例えばシリコン）と中間基板間、及び中間基板と高分子材料を主体とする主基板間との各膨張係数差を縮小し、ひいては半田リフロー時等において中間基板の両面に形成された各端子に加わる熱的な剪断応力のレベルを低減できるように、基板材質を選定することが、端子における半田剥がれ等を防止する観点において望ましい。室温から半田リフローに使用される３００℃付近までのシリコンの線膨張係数は２〜３ｐｐｍ／℃と低く、逆に、主基板（マザーボードあるいはオーガニックパッケージ基板）を構成するエポキシ樹脂等の高分子材料は１７〜２０ｐｐｍ／℃と高い。薄膜コンデンサ部を構成する誘電体層が高誘電率セラミックの線膨張係数は、例えば前述のペロブスカイト型酸化物の場合は、１２〜１３ｐｐｍ／℃と比較的高いので、これよりも線膨張係数の低いセラミック材料にて板状基体を構成することが、上記の各線膨張係数差の縮小、ひいては端子に働く剪断応力の軽減により効果的である。このようなセラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。他方、参考技術としては、セラミック以外の材料としては、半導体素子との線膨張係数が類似している観点から、シリコンを使用することも可能である（ただし、薄膜コンデンサ部や、これに導通する導体部との絶縁を考慮する必要がある）。
【００２１】
上記の線膨張係数差によって、半導体素子と中間基板間、及び中間基板と主基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間の半田結合によって拘束されるため、端子間の半田接続部には剪断応力が付加される。この場合、中間基板の要部をなす板状基体を、薄膜コンデンサ部中の誘電体薄膜をなす高誘電率セラミックよりもヤング率の高いセラミック材料にて構成しておくことが望ましい。これにより板状基体の剛性が高められ、線膨張率差が多少存在していても、板状基体側の弾性変形量は少なく留まるから、結果的に半田接続部に作用する剪断変形的な変位も小さくなり、接続部の剥離や断線などの不具合を生じにくくなる。
【００２２】
また、板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体として構成することもできる。これにより、薄膜コンデンサ部と、板状基体側に作りこまれた焼成型の積層セラミックコンデンサとにより、コンデンサ全体の静電容量をより増加させることができる。また、比較的大容量の薄膜コンデンサ部と、それよりも容量的には小さい積層セラミックコンデンサとの並列的な組合せを一素子で実現でき、インピーダンス低減効果をより広い周波数帯域にて確保できる場合もある。なお、積層セラミックコンデンサに使用する誘電体層を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能であるが、大容量化という観点では、積層セラミックコンデンサに使用する誘電体層も、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。
【００２３】
次に、第一端子アレーは、基板コアの板面と平行な基準面への正射投影において、セラミック副コア部の投影領域内に全体が包含される位置関係にて形成することができる。上記構成によると、半導体集積回路素子側とフリップチップ接続される第一端子アレーの全領域を包含するように寸法調整されたセラミック副コア部を、基板コア内に埋設した構造を有するので、第一端子アレー内の全ての端子に対し、半導体集積回路素子側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。該効果は、セラミック副コア部が第一端子アレーの形成領域と同等もしくは大面積にて形成されている場合に特に著しい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなす中間基板２００を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
【００２５】
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板２００の第一主表面に形成された第一端子アレー５に対し、半田接続部６を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板２００の第二主表面に形成された第二端子アレー７に対し、半田接続部６を介して接続されている。
【００２６】
図４に示すように、中間基板２００は、高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。該基板コア１００の第一主表面側には、一方が電源端子、他方がグランド端子として機能する第一側第一種端子５ａ及び第一側第二種端子５ｂと、第一側信号端子５ｓとからなる第一端子アレー５が形成されている。
【００２７】
コア本体部１００ｍは、例えば、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で板状に構成される。
【００２８】
また、基板コア１００の第二主表面側には、第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通する第二側第一種端子７ａ及び第二側第二種端子７ｂと、第一側信号端子５ｓに導通する第二側信号端子７ｓとからなる第二端子アレー７が形成されている。そして、第一端子アレー５が、基板コア１００の板面と平行な基準面（例えば、基板コア１００の第一主表面ＭＰ１自身に設定できる）への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されてなる。なお、副コア収容部１００ｈ内にてセラミック副コア部１とコア本体部１００ｍとの隙間をなす空間には、高分子材料からなる充填結合層５５が形成されている。この充填結合層５５は、セラミック副コア部１をコア本体部１００ｍに対して固定するとともに、セラミック副コア部１とコア本体部１００ｍとの面内方向及び厚さ方向の線膨張係数差を自身の弾性変形により吸収する役割を果たす。
【００２９】
図３に示すように、第一端子アレー５において、第一側第一種端子５ａと第一側第二種端子５ｂとは互い違いの格子状（あるいは千鳥状でもよい）に配列されている。同様に第二端子アレー７においても、第二側第一種端子７ａと第二側第二種端子７ｂとが、第一端子アレー５の端子配列に対応した互い違いの格子状（あるいは千鳥状でもよい）に配列されている。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の第一側信号端子５ｓ及び第二側信号端子７ｓを有している。
【００３０】
図４において基板コア１００は、コア本体部１００ｍの第一主表面とともにセラミック副コア部１の第一主表面が、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１（いわゆるビルドアップ配線層）にて覆われてなり、第一端子アレー５が該第一配線積層部６１の第一主表面（ＭＰ１）に露出形成されてなる。この構成によると、コア本体部１００ｍとともにセラミック副コア部１を第一配線積層部６１にて一括して覆うため、第一配線積層部６１及び第一端子アレー５を、一般のビルドアップ型オーガニックパッケージ基板とほとんど同一の工程にて形成でき、製造工程の簡略化に寄与する。また、基板コア１００の第二主表面（ＭＰ２）は、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第二配線積層部６２にて覆われてなり、第二端子アレー７が該第二配線積層部６２の第一主表面に露出形成されてなる。
【００３１】
いずれの配線積層部６１，６２においても誘電体層１０２は、エポキシ樹脂などの樹脂組成物からなるビルドアップ層として、厚さが例えば２０μｍ以上５０μｍ以下に形成される。本実施形態において誘電体層１０２はエポキシ樹脂にて構成され、ＳｉＯ２からなる誘電体フィラーを１０質量％以上３０質量％以下の比率にて配合したものであり、比誘電率εが２〜４（例えば３程度）に調整されている。また、導体層は、配線及び面導体のいずれも、誘電体層１０２上へのパターンメッキ層（例えば電解Ｃｕメッキ層である）として、厚さが例えば１０μｍ以上２０μｍ以下に形成される。
【００３２】
また、配線積層部６１，６２のビア導体１０７は、誘電体層１０２にフォトビアプロセス（誘電体層１０２は感光性樹脂組成物、例えば紫外線硬化型エポキシ樹脂にて構成される）、あるいはレーザー穿孔ビアプロセス（誘電体層１０２は非感光性樹脂組成物にて構成される）などの周知の手法によりビアホールを穿設し、その内側をメッキ等によるビア導体で充填もしくは覆った構造を有する。なお、いずれの配線積層部６１，６２も、端子アレー５，７を露出させる形で、感光性樹脂組成物よりなるソルダーレジスト層１０１にて覆われている。
【００３３】
次に、セラミック副コア部１は、板状基体５０の第一主表面に薄膜コンデンサ部１０が接合された構造を有する。つまり、セラミック副コア部１は、薄膜コンデンサ部１０の成膜ベースとなる板状基体５０を構成要素として取り込んでいる。従って、特許文献１のごとき基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上する。
【００３４】
板状基体５０は、構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、後述の副コア導体５１ａ，５１ｂ，５１ｓを積層ビアとして形成したものである。また、板状基体５０（セラミック部５２）の構成セラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。具体的には該板状基体５０は、薄膜コンデンサ部１０よりも厚く形成され（例えば１００μｍ以上２ｍｍ以下）、そのセラミック部５２が、本実施形態では、アルミナ又はガラスセラミックにて構成されている。該材質は、半導体集積回路素子２をなすシリコンと主基板３の主体をなす高分子材料との中間の線膨張係数を有し、誘電体薄膜１３をなす高誘電率セラミックよりもヤング率が高い。なお、参考技術として、板状基体５０を、半導体素子との線膨張係数が類似している観点から、シリコン副コア部で置き換えることも可能である。
【００３５】
また、セラミック副コア部１の薄膜コンデンサ部１０は、コンデンサを形成する複数の誘電体薄膜１３と複数の電極導体薄膜１４，１７とが交互に積層されたものである。該薄膜コンデンサ部１０の第一主表面には、第一種端子５ａと第二種端子５ｂとが直流的に互いに分離された形で形成されている。電極導体薄膜１４，１７は、第一種端子５ａに導通する第一種電極導体薄膜１４と、第二種端子５ｂに導通する第二種電極導体薄膜１７とが、誘電体薄膜１３により隔てられた形で積層方向に交互に配列している。
【００３６】
図４に戻り、一部拡大例示するように、積層方向に隣接する一方の同種電極導体薄膜（ここでは、第二種電極導体薄膜）１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間に、第一の誘電体薄膜１３（Ａ）と、他種電極導体薄膜（ここでは、第一種電極導体薄膜）１４と、第二の誘電体薄膜１３（Ｂ）とがこの順序で配列してなる。第一の誘電体薄膜１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体薄膜１４に形成された第二貫通孔１６とは面内投影にて重なりを有し、該第二貫通孔１６と第二の誘電体薄膜１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有している（例示した部分では、これらの貫通孔は円形断面により同軸的に配置されている）。そして、第一貫通孔１３ｈ（Ａ）と第三貫通孔１３ｈ（Ｂ）とをそれぞれ充填する形で、一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）とを結合する結合導体部１９が形成されている。そして、第二貫通孔１６内において、第一の誘電体薄膜１３（Ａ）及び第二の誘電体薄膜１３（Ｂ）とそれぞれ一体化（結合）された誘電体孔内充填部１３ｖにより、結合導体部１９の外周面と該第二貫通孔１６の内周面とが直流的に分離されてなる。上記構造におい、第一電極導体薄膜１４と第二電極導体薄膜１７とが反転した構造部も同様に形成されている。本実施形態では、一方の同種電極導体薄膜１７（Ａ）から第一結合導体薄膜部１９ａが突出し、他方の同種電極導体薄膜１４（Ｂ）から第二結合導体薄膜部１９ｂが突出し、第二貫通孔１６内にてそれら第一結合導体薄膜部１９ａと第二結合導体薄膜部１９ｂとが互いに結合して一体の結合導体部１９を形成している（ただし、一方の同種電極導体薄膜から突出する結合導体部の先端を、他方の同種電極導体薄膜に直接結合してもよい）。
【００３７】
電極導体薄膜１４，１７の多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。図４では、貫通孔１６，１８の図示に伴い、電極導体薄膜１４，１７は面内方向に分断されているように見えるが、実際は図５のごとく、貫通孔１６，１８以外の部分では面内方向に連続薄膜を形成している。また、誘電体薄膜１３についても同様である。
【００３８】
誘電体薄膜１３の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下、より望ましくは３０ｎｍ以上５００ｎｍ以下である。他方、電極導体薄膜１４，１７の厚さは、例えば１０ｎｍ以上５００ｎｍ以下、より望ましくは５０ｎｍ以上５００ｎｍ以下である。電極導体薄膜１４，１７及び結合導体部１５（１９）は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成され、本実施形態では真空蒸着により形成している。他方、誘電体薄膜１３及び誘電体孔内充填部１３ｖは、酸化物あるいは窒化物などの無機誘電体で構成され、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法により形成される。本実施形態では、誘電体薄膜１３及び誘電体孔内充填部１３ｖを、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成された酸化物薄膜を、ゾルゲル法により形成している。
【００３９】
なお、結合導体部１５（１９）にて結合される同種の電極導体薄膜１４（１７）は、直流抵抗増大を防止するために、電極導体薄膜１４（１７）毎に、同じ主表面側にて該電極導体薄膜１４（１７）に導通する結合導体部１５（１９）を複数個形成してあり、具体的には、第一端子アレー５の各端子と同数にて、結合導体部１５（１９）が分散形成されてなる。複数個の結合導体部１５（１９）は、異種であって最も近接するもの同士の縁間間隔が、２０μｍ以上３００μｍ以下に設定されている。
【００４０】
第一端子アレー５内の第一種端子５ａと第二種端子５ｂとは、第一配線積層部６１のビア導体を経て、薄膜コンデンサ部１０の、その第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第一種電極導体薄膜１４側）又は補助結合導体部１９’（本実施形態では第二種電極導体薄膜１７側）を介して層厚方向に結合された構造となっている。また、最も隣接する第一種端子５ａと第二種端子５ｂとの縁間間隔は、２０μｍ以上３００μｍ以下とされる。デカップリングコンデンサ１に使用する場合、これら異種端子は一方が電源端子、他方がグランド端子として機能するが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士のキャンセル効果により見かけのインダクタンスを低減でき、ひいてはコンデンサ１の更なる低インピーダンス化に貢献する。また、隣接する異種の結合導体部１５，１９間でも同様の効果が生じている。
【００４１】
他方、セラミック副コア部１には、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、セラミック副コア部１の厚さ方向に形成されている。これら第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、いずれも板状基体５０に形成され、該板状基体５０の第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第二種電極導体薄膜１７側）又は補助結合導体部１５’（本実施形態では第一種電極導体薄膜１４側）を介して層厚方向に結合されている。セラミック製の板状基体５０内に、グランド用及び電源用の導体５１ａ，５１ｂを並列形成することで、グランド用及び電源用の経路の低インダクタンス化ひいては低インピーダンス化を図ることができる。
【００４２】
そして、第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、第一配線積層部６１の各誘電体層１０２を貫く形で形成されたビア導体１０７を介して第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通してなる。なお、第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、いずれもビア導体１０７を介して、第二配線積層部６２内の第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに結合されている。さらに、これら第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに、前述の第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂがそれぞれ接続されている。
【００４３】
第一端子アレー５は、基板コア１００の板面と平行な基準面への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されて形成されている。つまり、第一側第一種端子５ａ、第一側第二種端子５ｂ及び第一側信号端子５ｓの全てが、セラミック副コア部１上にて半導体集積回路素子２（の素子側端子アレー４）とフリップチップ接合される。これにより、第一端子アレー５内の全ての端子に対し、半導体集積回路素子２側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。図４の中間基板２００においては、セラミック副コア部１が第一端子アレー５の形成領域よりも大面積とされ、熱応力低減効果がより高められている。
【００４４】
次に、図３に示すように、第一端子アレー５（及び第二端子アレー７）においては、第一側第一種端子５ａ及び第一側第二種端子５ｂがアレー内側領域に、第一側信号端子５ｓがアレー外側領域にそれぞれ配置されている。図４に示すように、第一配線積層部６１内には、第一側信号端子５ｓに導通する形で、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。該第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通してなる。
【００４５】
半導体集積回路素子２の素子側端子アレー４は、信号端子４ｓが電源用及びグランド用の端子４ａ，４ｂと同様に狭間隔で配置されており、アレーの外周部に位置する信号端子４ｓは、中間基板２００の裏面側に形成された第二端子アレー内の、対応する第二側信号端子７ｓまでの面内方向距離も大きくなり、多くの場合、セラミック副コア部１の外にはみ出さざるを得ない。しかし、上記の構成によれば、半田接続される素子側信号端子４ｓと第一側信号端子５ｓとは、線膨張係数差縮小効果が顕著なセラミック副コア部１の直上に位置させることができ、かつ、十分遠方の第二側信号端子７ｓに対しても問題なく導通状態を形成できる。
【００４６】
また、本実施形態においては、第一配線積層部６１内の第一側信号用配線１０８により信号用の伝送経路がセラミック副コア部１を迂回し、薄膜コンデンサ部１０の内部を通過しない構成となっている。そこで、薄膜コンデンサ部１０の第一種電極導体薄膜１４と第二種電極導体薄膜１７とを、第一側信号端子５ｓの直下位置を包含する形で形成している。これにより、第一種電極導体薄膜１４と第二種電極導体薄膜１７との面積を拡張でき、薄膜コンデンサ部１０の静電容量を増加させることができる。
【００４７】
なお、コア本体部１００ｍに形成される貫通孔導体は、配線積層部６１，６２に形成されるビア導体１０７よりも軸断面径が大である。このような貫通孔導体は、例えばコア本体部１００ｍを板厚方向に貫く形でドリル等により貫通孔を穿設し、その内面をＣｕメッキ等による金属層にて覆うことにより形成できる。貫通孔導体の内側はエポキシ樹脂等の樹脂製穴埋め材１０９ｆにより充填される。さらに、貫通孔導体の両端面は、導体パッド１１０により封止される。また、ビア導体１０７や導体パッド１１０と、電源層やグランド層などの面導体との直流的な分離を図りたい場合は、該面導体に形成した孔部１０７ｉを形成し、その内側に円環状の隙間を隔てた形でビア導体１０７あるいは導体パッド１１０を配置すればよい。
【００４８】
図４の中間基板２００においては、副コア収容部１００ｈはコア本体部１００ｍを貫通する形態にて構成され、第二配線積層部６２が副コア収容部１００ｈに収容されたセラミック副コア部１の第二主表面と接して形成されている。この構成では、セラミック副コア部１の位置から、線膨張係数の大きい高分子材料が主体となるコア本体部１００ｍが排除されるので、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果をより顕著に達成できる。
【００４９】
なお、薄膜コンデンサ部１０を有したセラミック副コア部１は、例えば図６のような工程に従い製造することができる。まず、基体の構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、前述の副コア導体を積層ビアとして形成した板状基体５０を用意する。
【００５０】
次に、工程１に示すように、板状基体５０の第一主表面上に金属薄膜２０を成膜する。そして、工程２に進み、形成した金属薄膜２０は、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離するため、不要な結合導体薄膜部２１との結合を、フォトリソグラフィー工程を用いたエッチングにより解消する。例えば金属薄膜２０を第二種電極導体薄膜１７とする場合は、第一種電極導体薄膜１４と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１８を形成し、内側に残った金属薄膜２０を第一種電極導体薄膜１４用の第一結合導体薄膜部１５ａとする（Ａ工程）。他方、金属薄膜２０を第一種電極導体薄膜１４とする場合は、第二種電極導体薄膜１７と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１６を形成し、内側に残った金属薄膜２０を第二種電極導体薄膜１７用の第一結合導体薄膜部１９ａとする（Ｂ工程）。図６の工程２では、Ａ工程を実施している。
【００５１】
続いて、工程３に進み、エッチング終了後の第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）の全面を覆うように誘電体薄膜１３を成膜する。ゾルゲル法を用いる場合は、例えば次のような工程を採用できる。まず、誘電体薄膜を形成する高誘電率酸化物の原料となるアルコキシド、例えばチタン酸バリウムを主たる誘電体材料として用いる場合はチタンイソプロポキシドを、金属バリウムとともにアルコール系の有機溶媒に溶解させる。このとき、金属バリウムはアルコール系の有機溶媒と反応して、バリウムアルコキシドの形で溶解する。なお、誘電率特性等の調整のため、チタン酸ストロンチウムやチタン酸鉛を配合したい場合は、溶液中にストロンチウムノルマルブトキシドや酢酸鉛などを溶解させるとよい。なお、溶媒となるアルコール系有機溶媒は、キレート形成性を有するもの、例えばエタノールとアセチルアセトンとの混合溶媒や、２−エトキシエタノールなどを使用することが望ましい。また、得られる溶液の粘性調整などのために、少量（アルコール系有機溶媒と等量以下）の水を溶液に配合し、各金属源を適度に重合させてもよい。上記のようにして得られた溶液は、加熱等により均質化した後、スピンコート法などの周知の塗付方法により膜状塗布される。そして、これを乾燥後、５００℃以上１０００℃以下にて焼成し、結晶質の高誘電率薄膜を得ることができる。なお、ゾルゲル法に代えてスパッタリングやＣＶＤ法を用いてもよい。
【００５２】
このとき、貫通孔１８（Ｂ工程では貫通孔１６）と第一結合導体薄膜部１５ａ（Ｂ工程では第一結合導体薄膜部１９ａ）との間のドーナツ状の隙間は誘電体薄膜１３の材料にて埋められ、誘電体孔内充填部１３ｖが形成される。このとき、誘電体孔内充填部１３ｖの内側の結合導体薄膜部１５ａ（１９ａ）は誘電体薄膜１３により一旦覆われるが、フォトリソグラフィー工程により貫通孔１３ｈを形成して露出させる（エッチング液としては、例えはフッ酸系水溶液を使用できる）。また、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）用の第一結合導体薄膜部１５ａ（Ｂ工程では結合導体薄膜部１９ａ）を形成するために、これに対応する位置にも貫通孔１３ｈを形成する。
【００５３】
そして、工程４に示すように、工程１と同様の金属薄膜２０を形成する。工程５で形成された貫通孔１３ｈ内は、金属で埋まって第二結合導体薄膜部１５ｂ（１９ｂ）が形成され、誘電体孔内充填部１３ｖ内部の第一結合導体薄膜部１５ａ（１５ａ）と一体化して結合導体部１５（１９）となる。以下、工程２に戻って以降の工程を繰り返すことにより、工程５に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離した形で順次積層形成できる（なお、工程４はＡ工程とＢ工程とを交互に繰り返す）。なお、図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との積層形成が完了した後に、信号用結合導体２２及び引き回し配線部２１と、補助誘電体層１２との積層形成を一括して行なうようにしている。
【００５４】
以下、本発明の中間基板の種々の変形例について説明する。なお、以下の構成において、図４の中間基板２００と同様に構成されて部分は、共通の符号を付与して詳細な説明は省略する。まず、図７の中間基板３００は、その副コア収容部１００ｈが、コア本体部１００ｍの第一主表面に開口する有底の凹状部として構成されている。第二配線積層部６２は、該凹状部の裏面側にてコア本体部１００ｍの第二主表面と接して形成されている。この構造は、コア本体部１００ｍの第二主表面側にセラミック副コア部１が露出しないので、平坦な第二配線積層部６２をより簡便に形成できる利点がある。具体的には、コア本体部１００ｍの、副コア収容部１００ｈの底部をなす部分を貫通する形で第二端子アレー７をなす各端子と導通する底部貫通孔導体部２０９が形成され、セラミック副コア部１に形成された各副コア導体５１ａ、５１ｂがそれら底部貫通孔導体部２０９に導通している。より詳しくは、底部貫通孔導体部２０９側のパッド８０と、副コア導体側のパッド７０とが半田接続部６を介してフリップチップ接続された形態となっている。
【００５５】
次に、図８の中間基板４００は、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに各々導通する第一側第一種面導体１１１ａ及び第一側第二種面導体１１１ｂが、第一配線積層部６１内において、それぞれセラミック副コア部１とともにコア本体部１００ｍの第一主表面を覆う形で形成されている。また、それら第一側第一種面導体１１１ａ及び第一側第二種面導体１１１ｂは、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された第一種貫通孔導体１０９ａ及び第二種貫通孔導体１０９ｂにそれぞれ導通している。この構成によると、セラミック副コア部１内に、第一側第一種端子５ａ及び第一側第二種端子５ｂに導通する副コア導体が形成されない。Ｃｕ等の導体用金属は線膨張係数が比較的大きいが、上記構成によると、金属製の副コア導体の形成体積率を減少させることができるので、セラミック副コア部１全体の平均的な線膨張係数を小さくでき、ひいては、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果をより顕著に達成できる。なお、第一種貫通孔導体１０９ａ及び第二種貫通孔導体１０９ｂは、いずれもビア導体１０７を介して、第二配線積層部６２内の第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに結合されている。
【００５６】
この場合、第一端子アレー５において、図３のごとく、第一側第一種端子５ａ及び第一側第二種端子５ｂがアレー内側領域に、第一側信号端子５ｓがアレー外側領域にそれぞれ配置される場合は、図４と同様に、第一側信号端子５ｓに導通する形で第一配線積層部６１内に、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８を設けることができる。該第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通させることができる。この構成により、板状基体５０からは副コア導体を完全に排除でき、セラミックのムク板にて構成することができるから、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果向上だけでなく、セラミック副コア部１の製造工程も大幅に簡略化できる。
【００５７】
図９の中間基板５００は、図８の中間基板４００を図７の中間基板３００と同様に、副コア収容部１００ｈを、コア本体部１００ｍの第一主表面に開口する有底の凹状部として構成した例である。ここでは、板状基体５０に副コア導体が形成されておらず、従って、副コア収容部１００ｈの底部をなす部分には図５の底部貫通孔導体部２０９は形成されていない。
【００５８】
次に、図１０の中間基板６００は、第一端子アレー５を構成する第一側第一種端子５ａ及び第一側第二種端子５ｂがセラミック副コア部１の第一主表面上に露出形成されている。また、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、該セラミック副コア部１の厚さ方向に形成されている。この構成によると、セラミック副コア部１の第一主表面から、高分子材料を主体とした第一配線積層部６１が排除され、半導体集積回路素子２とセラミック副コア部１とが半田接続部６により直結される。これにより、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果がより向上する。また、セラミック副コア部１の直上では、端子に導通する配線の引き回しがなされないので、その最表層部に作りこまれた薄膜コンデンサ部１０の低インダクタンス化ひいては低インピーダンス化を図ることができる。なお、この実施形態の中間基板６００においては、第一側配線積層部が形成されていない。
【００５９】
図１０の中間基板６００においては、第一端子アレー５を構成する第一側信号端子５ｓがセラミック副コア部１の第一主表面上に露出形成され、該第一側信号端子５ｓに対応し、かつ第二端子アレー７の第二側信号端子７ｓに導通する信号用副コア導体５１ｓが、該セラミック副コア部１の厚さ方向に形成されている。この構成は、第一端子アレー５の端子間距離がそれほど小さくない場合に採用でき、信号端子に対しても副コア導体５１ｓが形成されるので、グランド用及び電源用の伝送経路だけでなく、信号用の伝送経路の低インダクタンス化ひいては低インピーダンス化も図ることができる。
【００６０】
また、信号用端子５ｓは、薄膜コンデンサ部１０内にて電極導体薄膜１４，１７に導通しない形で（本実施形態では、電極導体薄膜１４，１７を面内方向外側に迂回する形で）、薄膜コンデンサ部１０内の信号用結合導体部２１を経て、板状基体５０内の信号用副コア導体５１ｓに接続されている。また、薄膜コンデンサ部１０内において信号用結合導体部２１を覆う誘電体層（以下、補助誘電体層と称する）２３は、電極導体薄膜１４，１７を覆う誘電体層１３よりも低誘電率の材料（本実施形態では、例えば二酸化珪素である）にて形成されている。これにより、信号用結合導体部２１と電極導体薄膜１４，１７との間の容量的な結合が抑制されている。
【００６１】
他方、図１１の中間基板７００においては、副コア収容部１００ｈの外側において、コア本体部１００ｍの第一主表面のみが、分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１にて覆われており、第一側信号端子５ｓが、第一配線積層部６１の表面に露出する形で形成されている。他方、第一側第一種端子５ａと第一側第二種端子５ｂとは、図１０と同様にセラミック副コア部１の第一主表面上に露出形成されている。そして、第一側信号端子５ｓに導通する形で第一配線積層部６１内には、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通している。この構成は、アレー外周部の信号用端子に導通する配線を面内外方に大きく引き出すことができるので、第一端子アレー５の端子間距離が小さい場合に有利であるといえる。
【００６２】
なお、以上説明したいずれの中間基板の実施形態においても、板状基体を積層セラミックコンデンサとして構成することができる。図１２の中間基板８００は、図４の配線基板２００の板状基体５０を、積層セラミックコンデンサ６０に置き換えた例である。該中間基板８００において板状基体５０は、第一種副コア導体５９に導通する第一種焼成電極導体層５７と、第二種副コア導体５５に導通する第二種焼成電極導体層５４と、それら第一種焼成電極導体層５７及び第二種焼成電極導体層５４と同時焼成された焼成セラミック誘電体層５２とを交互に積層した焼成積層セラミックコンデンサからなる。このような積層セラミックコンデンサからなるセラミック板状基体５０は、図４と同様にセラミックグリーンシートを用いて製造でき、焼成電極導体層５７，５４は、金属ペーストの印刷塗布により形成することができる。同極性となる電極導体層５７同士あるいは５４同士は、ビアをなす副コア導体５９，５５により積層方向に連結され、極性の異なる電極導体層５７，５４と副コア導体５５，５９同士は、金属ペーストの印刷パターンニング時において各電極導体層５９，５５に形成された貫通孔５８，５６により直流的に分離される。
【００６３】
大容量化という観点では、積層セラミックコンデンサ６０に使用する誘電体層５２を、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。他方、低インピーダンス化を望む帯域をより高周波側に拡張するために、積層セラミックコンデンサ６０側の静電容量を積極的に小さく設定したい場合は、積層セラミックコンデンサ６０に使用する誘電体層５２を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能である。
【００６４】
なお、上記の実施形態に開示した本発明のコンデンサは、薄膜コンデンサ部１０が、いずれも第一種電極導体薄膜と第二種電極導体薄膜がいずれも複数ずつ積層された構造となっていたが、第一種電極導体薄膜と第二種電極導体薄膜が各々１層のみの薄膜コンデンサ部を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の中間基板の使用形態の一例を示す側面模式図。
【図２】集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。
【図３】図１の中間基板の第一端子アレーの配置形態の一例を示す平面図。
【図４】本発明の中間基板の第一実施形態を示す断面模式図。
【図５】電極導体薄膜の平面形態を例示して示す模式図。
【図６】薄膜コンデンサ部の製造方法の一例を示す工程説明図。
【図７】本発明の中間基板の第二実施形態を示す断面模式図。
【図８】同じく第三実施形態を示す断面模式図。
【図９】同じく第四実施形態を示す断面模式図。
【図１０】同じく第五実施形態を示す断面模式図。
【図１１】同じく第六実施形態を示す断面模式図。
【図１２】同じく第七実施形態を示す断面模式図。
【符号の説明】
１ セラミック副コア部
５ 第一端子アレー
５ａ 第一側第一種端子
５ｂ 第一側第二種端子
７ 第二端子アレー
７ａ 第二側第一種端子
７ｂ 第二側第二種端子
１０ 薄膜コンデンサ部
１３ 誘電体薄膜
１４ 第一種電極導体薄膜
１５，１９ 結合導体部
１７ 第二種電極導体薄膜
１６，１８ 貫通孔
２２ 信号用結合導体部
５０ 板状基体
５１ａ 第一種副コア導体
５１ｂ 第二種副コア導体
５１ｓ 信号用副コア導体
５２ 焼成セラミック誘電体層
５４，５７ 電極導体層 ６１ 第一配線積層部
１００ 基板コア
１００ｈ 副コア収容部
１００ｍ コア本体部
１０２ 誘電体層
１０７ ビア導体
１０８ 第一側信号用配線
１０９ａ 第一種貫通孔導体
１０９ｂ 第二種種貫通孔導体
１０９ｓ 信号用貫通孔導体
１１１ａ 第一側第一種面導体
１１１ｂ 第一側第二種面導体
２００，３００，４００，５００，６００，７００，８００ 中間基板
【発明の属する技術分野】
この発明はコンデンサに関する。
【０００２】
【従来の技術】
【特許文献１】
特開２００３−１４２６２４号公報
【非特許文献１】
栗原 和明「低インダクタンス薄膜デカップリングキャパシタの開発」 エレクトロニクス実装技術 第１９巻（２００３年）第１号、５０頁
【０００３】
ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。また、サージノイズなどの外来性ノイズを交流フィルタリング的に除去するバイパスコンデンサ（「パスコン」と通称される）が、同様の接続形態で設けられる場合もある。
【０００４】
ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。
【０００５】
そこで、特許文献１及び非特許文献１には、強誘電体薄膜と金属薄膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を、フォトリソグラフィー技術を用いて作りこんだ薄膜デカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のようにフォトリソグラフィー技術を利用して端子間距離の小さい薄膜コンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。
【０００６】
【発明が解決しようとする課題】
しかし、前述の特許文献１においては、薄膜コンデンサを単独で中間基板化した構成となっている。この構成は、薄膜コンデンサの剛性がそれほど高くないため、接続先となる主基板が、マザーボードや、２段目の中間基板をなすオーガニックパッケージ基板など、高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数差を吸収しきれず、半田剥がれや薄膜コンデンサ自体が剛性不足のため損傷する、といった不具合につながる惧れがある。
【０００７】
本発明の課題は、薄膜コンデンサを使用しつつも、その剛性を大幅に向上させることができ、ひいては半田リフローなどの熱履歴が加わわった場合でも、半導体素子と主基板との線膨張係数差による熱応力に十分耐えることができる中間基板を提供することにある。
【０００８】
【発明を解決するための手段及び作用・効果】
上記の課題を解決するために、本発明の中間基板は、
高分子材料（セラミック繊維や粒子などのフィラーと複合化された材料を概念として含む）により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、セラミックにより板状に構成され、副コア収容部内にコア本体部と厚さ方向を一致させる形で収容されたセラミック副コア部とからなる基板コアと、
基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
基板コアの第二主表面側に形成され、第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
セラミック副コア部が、板状基体と、該板状基体の第一主表面側に形成され、直流的に互いに分離された第一種電極導体薄膜と第二種電極導体薄膜とが、誘電体薄膜を挟んで積層された薄膜コンデンサ部とを有し、該薄膜コンデンサ部の第一主表面に、第一種電極導体薄膜と第二種電極導体薄膜とにそれぞれ、互いに直流的に互いに分離された形で第一端子アレーの第一側第一種端子と第一側第二種端子とが形成されていることを特徴とする。なお、本発明において「薄膜」とは、厚さが１．５μｍ以下の膜のことをいう。
【０００９】
このような薄膜コンデンサ部においては、誘電体層の薄膜化効果に基づいて、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。また、フォトリソグラフィー技術によるパターニングと、一般的な成膜技術とを単純に繰り返すだけで容易に製造できる。この薄膜コンデンサ部を、誘電体層、第一種及び第二種電極導体層を各々複数層ずつ積層することもできる。この場合、２つの同種電極導体薄膜を互いに結合する結合導体部は、２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部として形成できる。また、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結することで、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
【００１０】
そして、本発明においては、半導体集積回路素子をフリップチップ接続する側の第一端子アレーの直下領域において、基板コアの一部が上記薄膜コンデンサ部を有するセラミック副コア部に置き換えられている。基板コアの一部が、高分子材料よりも線膨張係数の小さいセラミックで置き換えられることにより、第一端子アレー位置において半導体集積回路素子と中間基板との線膨張係数差が縮小し、フリップチップ接続された半導体集積回路素子と中間基板との端子間が熱応力により断線したりするする不具合を効果的に防止することができる。
【００１１】
前述の特許文献１においては、薄膜コンデンサ部をシリコン基板上に形成し、さらに半導体素子を薄膜コンデンサ部に実装した後、そのシリコン基板を剥離して、薄膜コンデンサ部を単独で中間基板化した構成となっている。この構成は、シリコン基板剥離に工数を要し、また、基板剥離された薄膜コンデンサ部は剛性がそれほど高くない欠点がある。このため、接続先となる主基板が高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数係数差を吸収しきれず、半田剥がれや薄膜コンデンサ部自体が剛性不足のため損傷する、といった不具合につながる惧れがある。しかしながら、本発明の中間基板は、薄膜コンデンサ部の成膜ベースとなる板状基体を中間基板の構成要素として取り込んでしまうことで、基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上し、上記のような不具合の発生を効果的に防止することができるようになる。
【００１２】
次に、特許文献１においては、その図２に示されているように、コンデンサ電極とは別に、端子間隔変換のための引き回し配線部（符号３２：第三の導電体層）を最上層位置にわざわざ設けており、層数増加により製造工程が長くなるばかりでなく、半導体素子の端子部に直結する位置に長い引き回し配線部が形成されるために、端子部のインダクタンスが大きく増加し、低インピーダンス化及び広帯域化を図ることが困難である。そこで、薄膜コンデンサ部の第一主表面において、第一側第一種端子と第一側第二種端子とを予め定められた間隔にて各々複数個配置される場合、それら第一側第一種端子及び第一側第二種端子を、第一主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合するとよい。この構造によると、端子に直結する導体部が、薄膜コンデンサ部をなす電極導体薄膜か、又はその電極導体薄膜に導通する積層方向の補助結合導体部である。その結果、インダクタンス増加の原因となる特許文献１のような引き回し配線部を効果的に排除でき、ひいては薄膜コンデンサ部の低インピーダンス化及び広帯域化を図ることができる。また、電極導体層と別に引き回し配線部を設ける必要がなくなるので、構造が単純化され、製造工程の簡略化も図ることができる。
【００１３】
なお、第一端子アレー内においては、最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１４】
上記薄膜コンデンサ部において、誘電体薄膜の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下であることが望ましい。誘電体薄膜の厚さが１０ｎｍ未満になると、該誘電体薄膜が隔てている電極導体薄膜間の直流的な分離状態が悪化し、リーク電流の発生が顕著となる。また、誘電体薄膜の厚さが１０００ｎｍを超えると、薄膜コンデンサ部特有の小型化あるいは大容量化のメリットが顕著でなくなる。誘電体薄膜の厚さは、より望ましくは３０ｎｍ以上５００ｎｍ以下であるのがよい。他方、電極導体薄膜は、例えば金属薄膜を用いる場合、その厚さを１０ｎｍ以上５００ｎｍ以下とすることが望ましい。電極導体薄膜をなす金属薄膜の厚さが１０ｎｍ未満になると、薄膜のシート抵抗が増大するため、等価回路的には、形成されるコンデンサに対し直列的に付加される直流抵抗成分が大きくなる。これは、デカップリングコンデンサやパスコン等に使用した場合に、インピーダンス低減効果を損ねる原因となり、またＲＣ直列共振回路形成による帯域幅の狭小化につながる場合もある。また、５００ｎｍ以上の電極導体薄膜を用いることは、コストアップの要因ともなる。電極導体薄膜の厚さは、より望ましくは５０ｎｍ以上３００ｎｍ以下であるのがよい。
【００１５】
薄膜コンデンサ部において、結合導体部にて結合される同種の電極導体薄膜は、インダクタンス低減及び直流抵抗増大防止のために、電極導体薄膜毎に、同じ主表面側にて該電極導体薄膜に導通する結合導体部を複数個形成することが望ましい。この場合、それら複数個の結合導体部のうち、異種であって最も近接するもの同士の縁間間隔は、２０μｍ以上３００μｍ以下であることが望ましい。該縁間間隔が２０μｍ未満になると、直流的に分離すべき異種の結合導体部間での短絡が生じやすくなる。また、結合導体部間への誘電体層の充填が困難となり、空隙等の欠陥を生じやすくなる場合もある。また、縁間間隔が３００μｍを超えると、薄膜コンデンサ部の直流抵抗増大を招きやすくなる。他方、異種の結合導体部間の間隔を３００μｍ以下に接近させれば、異種の結合導体部を流れる逆相交流波形同士の相互誘導的なキャンセル効果により、結合導体部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。なお、本発明においてフォトリソグラフィー技術が採用できるということは、多数の電源端子あるいはグランド端子を有した集積回路用のデカップリングコンデンサとして用いる場合、上記のようなμｍオーダーにて結合導体部が微細に密集している場合でも、簡単かつ高精度に形成できる利点がある。
【００１６】
また、第一端子アレー内にて最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１７】
また、積層体の第一主表面側が上記薄膜コンデンサ部にて構成される場合、前記第一端子アレー内にて最も隣接する異種端子同士の縁間間隔を、２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいては薄膜コンデンサ部の更なる低インピーダンス化を図ることができる。
【００１８】
薄膜コンデンサ部を構成する電極導体薄膜及び結合導体部は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成することが効率的である。他方、誘電体薄膜及び誘電体孔内充填部は、酸化物あるいは窒化物などの無機誘電体の場合、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法を用いることが効率的である。また、酸化物系の誘電体薄膜の場合、いわゆるゾルゲル成膜法などの化学溶液成膜法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ：ＣＳＤ）にて形成することもできる。化学溶液成膜法は、誘電体薄膜を構成する化合物の原料となる溶液の塗付層を乾燥ないし焼成により誘電体薄膜を得る方法で、誘電体薄膜を気相成膜法よりも一層簡便に形成できる利点がある。例えば、ゾルゲル成膜法は、有機金属溶液のゾル状組成物を板状基体上に塗付して乾燥後、焼成して誘電体薄膜（例えば酸化物薄膜）を得る。
【００１９】
特に静電容量の高い薄膜コンデンサ部を得たい場合、あるいは同容量の薄膜コンデンサ部をより小型化したい場合には、誘電率のより大きい誘電体を使用することが有利であり、この目的のためには、誘電体薄膜及び誘電体孔内充填部を高誘電率セラミック（比誘電率が５０以上のセラミックと定義する：例えば強誘電性セラミック）にて構成することが望ましい。高誘電率セラミックからなる誘電体薄膜としては、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。なお、高誘電率セラミックからなる誘電体薄膜は、結晶性が損なわれると誘電率の大幅な低下を招くので、該誘電体薄膜は結晶質薄膜として構成することが望ましい。スパッタ法などの気相成膜法を採用する場合は、板状基体を加熱しながら成膜すれば結晶化を促進することができ、ゾルゲル法などの化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させることができる。
【００２０】
次に、本発明の中間基板に使用する板状基体は、薄膜コンデンサ部よりも厚く形成しておくのが中間基板全体の剛性向上の観点において望ましい。また、板状基体の材質は、半導体素子（例えばシリコン）と中間基板間、及び中間基板と高分子材料を主体とする主基板間との各膨張係数差を縮小し、ひいては半田リフロー時等において中間基板の両面に形成された各端子に加わる熱的な剪断応力のレベルを低減できるように、基板材質を選定することが、端子における半田剥がれ等を防止する観点において望ましい。室温から半田リフローに使用される３００℃付近までのシリコンの線膨張係数は２〜３ｐｐｍ／℃と低く、逆に、主基板（マザーボードあるいはオーガニックパッケージ基板）を構成するエポキシ樹脂等の高分子材料は１７〜２０ｐｐｍ／℃と高い。薄膜コンデンサ部を構成する誘電体層が高誘電率セラミックの線膨張係数は、例えば前述のペロブスカイト型酸化物の場合は、１２〜１３ｐｐｍ／℃と比較的高いので、これよりも線膨張係数の低いセラミック材料にて板状基体を構成することが、上記の各線膨張係数差の縮小、ひいては端子に働く剪断応力の軽減により効果的である。このようなセラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。他方、参考技術としては、セラミック以外の材料としては、半導体素子との線膨張係数が類似している観点から、シリコンを使用することも可能である（ただし、薄膜コンデンサ部や、これに導通する導体部との絶縁を考慮する必要がある）。
【００２１】
上記の線膨張係数差によって、半導体素子と中間基板間、及び中間基板と主基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間の半田結合によって拘束されるため、端子間の半田接続部には剪断応力が付加される。この場合、中間基板の要部をなす板状基体を、薄膜コンデンサ部中の誘電体薄膜をなす高誘電率セラミックよりもヤング率の高いセラミック材料にて構成しておくことが望ましい。これにより板状基体の剛性が高められ、線膨張率差が多少存在していても、板状基体側の弾性変形量は少なく留まるから、結果的に半田接続部に作用する剪断変形的な変位も小さくなり、接続部の剥離や断線などの不具合を生じにくくなる。
【００２２】
また、板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体として構成することもできる。これにより、薄膜コンデンサ部と、板状基体側に作りこまれた焼成型の積層セラミックコンデンサとにより、コンデンサ全体の静電容量をより増加させることができる。また、比較的大容量の薄膜コンデンサ部と、それよりも容量的には小さい積層セラミックコンデンサとの並列的な組合せを一素子で実現でき、インピーダンス低減効果をより広い周波数帯域にて確保できる場合もある。なお、積層セラミックコンデンサに使用する誘電体層を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能であるが、大容量化という観点では、積層セラミックコンデンサに使用する誘電体層も、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。
【００２３】
次に、第一端子アレーは、基板コアの板面と平行な基準面への正射投影において、セラミック副コア部の投影領域内に全体が包含される位置関係にて形成することができる。上記構成によると、半導体集積回路素子側とフリップチップ接続される第一端子アレーの全領域を包含するように寸法調整されたセラミック副コア部を、基板コア内に埋設した構造を有するので、第一端子アレー内の全ての端子に対し、半導体集積回路素子側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。該効果は、セラミック副コア部が第一端子アレーの形成領域と同等もしくは大面積にて形成されている場合に特に著しい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなす中間基板２００を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
【００２５】
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板２００の第一主表面に形成された第一端子アレー５に対し、半田接続部６を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板２００の第二主表面に形成された第二端子アレー７に対し、半田接続部６を介して接続されている。
【００２６】
図４に示すように、中間基板２００は、高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部１００ｈが開口形成されたコア本体部１００ｍと、セラミックにより板状に構成され、副コア収容部１００ｈ内にコア本体部１００ｍと厚さ方向を一致させる形で収容されたセラミック副コア部１とからなる基板コア１００を有する。該基板コア１００の第一主表面側には、一方が電源端子、他方がグランド端子として機能する第一側第一種端子５ａ及び第一側第二種端子５ｂと、第一側信号端子５ｓとからなる第一端子アレー５が形成されている。
【００２７】
コア本体部１００ｍは、例えば、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で板状に構成される。
【００２８】
また、基板コア１００の第二主表面側には、第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通する第二側第一種端子７ａ及び第二側第二種端子７ｂと、第一側信号端子５ｓに導通する第二側信号端子７ｓとからなる第二端子アレー７が形成されている。そして、第一端子アレー５が、基板コア１００の板面と平行な基準面（例えば、基板コア１００の第一主表面ＭＰ１自身に設定できる）への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されてなる。なお、副コア収容部１００ｈ内にてセラミック副コア部１とコア本体部１００ｍとの隙間をなす空間には、高分子材料からなる充填結合層５５が形成されている。この充填結合層５５は、セラミック副コア部１をコア本体部１００ｍに対して固定するとともに、セラミック副コア部１とコア本体部１００ｍとの面内方向及び厚さ方向の線膨張係数差を自身の弾性変形により吸収する役割を果たす。
【００２９】
図３に示すように、第一端子アレー５において、第一側第一種端子５ａと第一側第二種端子５ｂとは互い違いの格子状（あるいは千鳥状でもよい）に配列されている。同様に第二端子アレー７においても、第二側第一種端子７ａと第二側第二種端子７ｂとが、第一端子アレー５の端子配列に対応した互い違いの格子状（あるいは千鳥状でもよい）に配列されている。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の第一側信号端子５ｓ及び第二側信号端子７ｓを有している。
【００３０】
図４において基板コア１００は、コア本体部１００ｍの第一主表面とともにセラミック副コア部１の第一主表面が、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１（いわゆるビルドアップ配線層）にて覆われてなり、第一端子アレー５が該第一配線積層部６１の第一主表面（ＭＰ１）に露出形成されてなる。この構成によると、コア本体部１００ｍとともにセラミック副コア部１を第一配線積層部６１にて一括して覆うため、第一配線積層部６１及び第一端子アレー５を、一般のビルドアップ型オーガニックパッケージ基板とほとんど同一の工程にて形成でき、製造工程の簡略化に寄与する。また、基板コア１００の第二主表面（ＭＰ２）は、高分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第二配線積層部６２にて覆われてなり、第二端子アレー７が該第二配線積層部６２の第一主表面に露出形成されてなる。
【００３１】
いずれの配線積層部６１，６２においても誘電体層１０２は、エポキシ樹脂などの樹脂組成物からなるビルドアップ層として、厚さが例えば２０μｍ以上５０μｍ以下に形成される。本実施形態において誘電体層１０２はエポキシ樹脂にて構成され、ＳｉＯ２からなる誘電体フィラーを１０質量％以上３０質量％以下の比率にて配合したものであり、比誘電率εが２〜４（例えば３程度）に調整されている。また、導体層は、配線及び面導体のいずれも、誘電体層１０２上へのパターンメッキ層（例えば電解Ｃｕメッキ層である）として、厚さが例えば１０μｍ以上２０μｍ以下に形成される。
【００３２】
また、配線積層部６１，６２のビア導体１０７は、誘電体層１０２にフォトビアプロセス（誘電体層１０２は感光性樹脂組成物、例えば紫外線硬化型エポキシ樹脂にて構成される）、あるいはレーザー穿孔ビアプロセス（誘電体層１０２は非感光性樹脂組成物にて構成される）などの周知の手法によりビアホールを穿設し、その内側をメッキ等によるビア導体で充填もしくは覆った構造を有する。なお、いずれの配線積層部６１，６２も、端子アレー５，７を露出させる形で、感光性樹脂組成物よりなるソルダーレジスト層１０１にて覆われている。
【００３３】
次に、セラミック副コア部１は、板状基体５０の第一主表面に薄膜コンデンサ部１０が接合された構造を有する。つまり、セラミック副コア部１は、薄膜コンデンサ部１０の成膜ベースとなる板状基体５０を構成要素として取り込んでいる。従って、特許文献１のごとき基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上する。
【００３４】
板状基体５０は、構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、後述の副コア導体５１ａ，５１ｂ，５１ｓを積層ビアとして形成したものである。また、板状基体５０（セラミック部５２）の構成セラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。具体的には該板状基体５０は、薄膜コンデンサ部１０よりも厚く形成され（例えば１００μｍ以上２ｍｍ以下）、そのセラミック部５２が、本実施形態では、アルミナ又はガラスセラミックにて構成されている。該材質は、半導体集積回路素子２をなすシリコンと主基板３の主体をなす高分子材料との中間の線膨張係数を有し、誘電体薄膜１３をなす高誘電率セラミックよりもヤング率が高い。なお、参考技術として、板状基体５０を、半導体素子との線膨張係数が類似している観点から、シリコン副コア部で置き換えることも可能である。
【００３５】
また、セラミック副コア部１の薄膜コンデンサ部１０は、コンデンサを形成する複数の誘電体薄膜１３と複数の電極導体薄膜１４，１７とが交互に積層されたものである。該薄膜コンデンサ部１０の第一主表面には、第一種端子５ａと第二種端子５ｂとが直流的に互いに分離された形で形成されている。電極導体薄膜１４，１７は、第一種端子５ａに導通する第一種電極導体薄膜１４と、第二種端子５ｂに導通する第二種電極導体薄膜１７とが、誘電体薄膜１３により隔てられた形で積層方向に交互に配列している。
【００３６】
図４に戻り、一部拡大例示するように、積層方向に隣接する一方の同種電極導体薄膜（ここでは、第二種電極導体薄膜）１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間に、第一の誘電体薄膜１３（Ａ）と、他種電極導体薄膜（ここでは、第一種電極導体薄膜）１４と、第二の誘電体薄膜１３（Ｂ）とがこの順序で配列してなる。第一の誘電体薄膜１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体薄膜１４に形成された第二貫通孔１６とは面内投影にて重なりを有し、該第二貫通孔１６と第二の誘電体薄膜１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有している（例示した部分では、これらの貫通孔は円形断面により同軸的に配置されている）。そして、第一貫通孔１３ｈ（Ａ）と第三貫通孔１３ｈ（Ｂ）とをそれぞれ充填する形で、一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）とを結合する結合導体部１９が形成されている。そして、第二貫通孔１６内において、第一の誘電体薄膜１３（Ａ）及び第二の誘電体薄膜１３（Ｂ）とそれぞれ一体化（結合）された誘電体孔内充填部１３ｖにより、結合導体部１９の外周面と該第二貫通孔１６の内周面とが直流的に分離されてなる。上記構造におい、第一電極導体薄膜１４と第二電極導体薄膜１７とが反転した構造部も同様に形成されている。本実施形態では、一方の同種電極導体薄膜１７（Ａ）から第一結合導体薄膜部１９ａが突出し、他方の同種電極導体薄膜１４（Ｂ）から第二結合導体薄膜部１９ｂが突出し、第二貫通孔１６内にてそれら第一結合導体薄膜部１９ａと第二結合導体薄膜部１９ｂとが互いに結合して一体の結合導体部１９を形成している（ただし、一方の同種電極導体薄膜から突出する結合導体部の先端を、他方の同種電極導体薄膜に直接結合してもよい）。
【００３７】
電極導体薄膜１４，１７の多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。図４では、貫通孔１６，１８の図示に伴い、電極導体薄膜１４，１７は面内方向に分断されているように見えるが、実際は図５のごとく、貫通孔１６，１８以外の部分では面内方向に連続薄膜を形成している。また、誘電体薄膜１３についても同様である。
【００３８】
誘電体薄膜１３の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下、より望ましくは３０ｎｍ以上５００ｎｍ以下である。他方、電極導体薄膜１４，１７の厚さは、例えば１０ｎｍ以上５００ｎｍ以下、より望ましくは５０ｎｍ以上５００ｎｍ以下である。電極導体薄膜１４，１７及び結合導体部１５（１９）は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成され、本実施形態では真空蒸着により形成している。他方、誘電体薄膜１３及び誘電体孔内充填部１３ｖは、酸化物あるいは窒化物などの無機誘電体で構成され、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）などの気相成膜法により形成される。本実施形態では、誘電体薄膜１３及び誘電体孔内充填部１３ｖを、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成された酸化物薄膜を、ゾルゲル法により形成している。
【００３９】
なお、結合導体部１５（１９）にて結合される同種の電極導体薄膜１４（１７）は、直流抵抗増大を防止するために、電極導体薄膜１４（１７）毎に、同じ主表面側にて該電極導体薄膜１４（１７）に導通する結合導体部１５（１９）を複数個形成してあり、具体的には、第一端子アレー５の各端子と同数にて、結合導体部１５（１９）が分散形成されてなる。複数個の結合導体部１５（１９）は、異種であって最も近接するもの同士の縁間間隔が、２０μｍ以上３００μｍ以下に設定されている。
【００４０】
第一端子アレー５内の第一種端子５ａと第二種端子５ｂとは、第一配線積層部６１のビア導体を経て、薄膜コンデンサ部１０の、その第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第一種電極導体薄膜１４側）又は補助結合導体部１９’（本実施形態では第二種電極導体薄膜１７側）を介して層厚方向に結合された構造となっている。また、最も隣接する第一種端子５ａと第二種端子５ｂとの縁間間隔は、２０μｍ以上３００μｍ以下とされる。デカップリングコンデンサ１に使用する場合、これら異種端子は一方が電源端子、他方がグランド端子として機能するが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士のキャンセル効果により見かけのインダクタンスを低減でき、ひいてはコンデンサ１の更なる低インピーダンス化に貢献する。また、隣接する異種の結合導体部１５，１９間でも同様の効果が生じている。
【００４１】
他方、セラミック副コア部１には、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、セラミック副コア部１の厚さ方向に形成されている。これら第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、いずれも板状基体５０に形成され、該板状基体５０の第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第二種電極導体薄膜１７側）又は補助結合導体部１５’（本実施形態では第一種電極導体薄膜１４側）を介して層厚方向に結合されている。セラミック製の板状基体５０内に、グランド用及び電源用の導体５１ａ，５１ｂを並列形成することで、グランド用及び電源用の経路の低インダクタンス化ひいては低インピーダンス化を図ることができる。
【００４２】
そして、第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、第一配線積層部６１の各誘電体層１０２を貫く形で形成されたビア導体１０７を介して第一側第一種端子５ａ及び第一側第二種端子５ｂにそれぞれ導通してなる。なお、第一種副コア導体５１ａ及び第二種副コア導体５１ｂは、いずれもビア導体１０７を介して、第二配線積層部６２内の第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに結合されている。さらに、これら第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに、前述の第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂがそれぞれ接続されている。
【００４３】
第一端子アレー５は、基板コア１００の板面と平行な基準面への正射投影において、セラミック副コア部１の投影領域内に全体が包含される位置関係にて形成されて形成されている。つまり、第一側第一種端子５ａ、第一側第二種端子５ｂ及び第一側信号端子５ｓの全てが、セラミック副コア部１上にて半導体集積回路素子２（の素子側端子アレー４）とフリップチップ接合される。これにより、第一端子アレー５内の全ての端子に対し、半導体集積回路素子２側との線膨張係数差を十分に縮小することができ、ひいては熱応力による断線等を大幅に生じにくくすることができる。図４の中間基板２００においては、セラミック副コア部１が第一端子アレー５の形成領域よりも大面積とされ、熱応力低減効果がより高められている。
【００４４】
次に、図３に示すように、第一端子アレー５（及び第二端子アレー７）においては、第一側第一種端子５ａ及び第一側第二種端子５ｂがアレー内側領域に、第一側信号端子５ｓがアレー外側領域にそれぞれ配置されている。図４に示すように、第一配線積層部６１内には、第一側信号端子５ｓに導通する形で、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。該第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通してなる。
【００４５】
半導体集積回路素子２の素子側端子アレー４は、信号端子４ｓが電源用及びグランド用の端子４ａ，４ｂと同様に狭間隔で配置されており、アレーの外周部に位置する信号端子４ｓは、中間基板２００の裏面側に形成された第二端子アレー内の、対応する第二側信号端子７ｓまでの面内方向距離も大きくなり、多くの場合、セラミック副コア部１の外にはみ出さざるを得ない。しかし、上記の構成によれば、半田接続される素子側信号端子４ｓと第一側信号端子５ｓとは、線膨張係数差縮小効果が顕著なセラミック副コア部１の直上に位置させることができ、かつ、十分遠方の第二側信号端子７ｓに対しても問題なく導通状態を形成できる。
【００４６】
また、本実施形態においては、第一配線積層部６１内の第一側信号用配線１０８により信号用の伝送経路がセラミック副コア部１を迂回し、薄膜コンデンサ部１０の内部を通過しない構成となっている。そこで、薄膜コンデンサ部１０の第一種電極導体薄膜１４と第二種電極導体薄膜１７とを、第一側信号端子５ｓの直下位置を包含する形で形成している。これにより、第一種電極導体薄膜１４と第二種電極導体薄膜１７との面積を拡張でき、薄膜コンデンサ部１０の静電容量を増加させることができる。
【００４７】
なお、コア本体部１００ｍに形成される貫通孔導体は、配線積層部６１，６２に形成されるビア導体１０７よりも軸断面径が大である。このような貫通孔導体は、例えばコア本体部１００ｍを板厚方向に貫く形でドリル等により貫通孔を穿設し、その内面をＣｕメッキ等による金属層にて覆うことにより形成できる。貫通孔導体の内側はエポキシ樹脂等の樹脂製穴埋め材１０９ｆにより充填される。さらに、貫通孔導体の両端面は、導体パッド１１０により封止される。また、ビア導体１０７や導体パッド１１０と、電源層やグランド層などの面導体との直流的な分離を図りたい場合は、該面導体に形成した孔部１０７ｉを形成し、その内側に円環状の隙間を隔てた形でビア導体１０７あるいは導体パッド１１０を配置すればよい。
【００４８】
図４の中間基板２００においては、副コア収容部１００ｈはコア本体部１００ｍを貫通する形態にて構成され、第二配線積層部６２が副コア収容部１００ｈに収容されたセラミック副コア部１の第二主表面と接して形成されている。この構成では、セラミック副コア部１の位置から、線膨張係数の大きい高分子材料が主体となるコア本体部１００ｍが排除されるので、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果をより顕著に達成できる。
【００４９】
なお、薄膜コンデンサ部１０を有したセラミック副コア部１は、例えば図６のような工程に従い製造することができる。まず、基体の構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、前述の副コア導体を積層ビアとして形成した板状基体５０を用意する。
【００５０】
次に、工程１に示すように、板状基体５０の第一主表面上に金属薄膜２０を成膜する。そして、工程２に進み、形成した金属薄膜２０は、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離するため、不要な結合導体薄膜部２１との結合を、フォトリソグラフィー工程を用いたエッチングにより解消する。例えば金属薄膜２０を第二種電極導体薄膜１７とする場合は、第一種電極導体薄膜１４と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１８を形成し、内側に残った金属薄膜２０を第一種電極導体薄膜１４用の第一結合導体薄膜部１５ａとする（Ａ工程）。他方、金属薄膜２０を第一種電極導体薄膜１４とする場合は、第二種電極導体薄膜１７と導通することになる結合導体薄膜部２１の周囲をドーナツ状にエッチングして貫通孔１６を形成し、内側に残った金属薄膜２０を第二種電極導体薄膜１７用の第一結合導体薄膜部１９ａとする（Ｂ工程）。図６の工程２では、Ａ工程を実施している。
【００５１】
続いて、工程３に進み、エッチング終了後の第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）の全面を覆うように誘電体薄膜１３を成膜する。ゾルゲル法を用いる場合は、例えば次のような工程を採用できる。まず、誘電体薄膜を形成する高誘電率酸化物の原料となるアルコキシド、例えばチタン酸バリウムを主たる誘電体材料として用いる場合はチタンイソプロポキシドを、金属バリウムとともにアルコール系の有機溶媒に溶解させる。このとき、金属バリウムはアルコール系の有機溶媒と反応して、バリウムアルコキシドの形で溶解する。なお、誘電率特性等の調整のため、チタン酸ストロンチウムやチタン酸鉛を配合したい場合は、溶液中にストロンチウムノルマルブトキシドや酢酸鉛などを溶解させるとよい。なお、溶媒となるアルコール系有機溶媒は、キレート形成性を有するもの、例えばエタノールとアセチルアセトンとの混合溶媒や、２−エトキシエタノールなどを使用することが望ましい。また、得られる溶液の粘性調整などのために、少量（アルコール系有機溶媒と等量以下）の水を溶液に配合し、各金属源を適度に重合させてもよい。上記のようにして得られた溶液は、加熱等により均質化した後、スピンコート法などの周知の塗付方法により膜状塗布される。そして、これを乾燥後、５００℃以上１０００℃以下にて焼成し、結晶質の高誘電率薄膜を得ることができる。なお、ゾルゲル法に代えてスパッタリングやＣＶＤ法を用いてもよい。
【００５２】
このとき、貫通孔１８（Ｂ工程では貫通孔１６）と第一結合導体薄膜部１５ａ（Ｂ工程では第一結合導体薄膜部１９ａ）との間のドーナツ状の隙間は誘電体薄膜１３の材料にて埋められ、誘電体孔内充填部１３ｖが形成される。このとき、誘電体孔内充填部１３ｖの内側の結合導体薄膜部１５ａ（１９ａ）は誘電体薄膜１３により一旦覆われるが、フォトリソグラフィー工程により貫通孔１３ｈを形成して露出させる（エッチング液としては、例えはフッ酸系水溶液を使用できる）。また、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）用の第一結合導体薄膜部１５ａ（Ｂ工程では結合導体薄膜部１９ａ）を形成するために、これに対応する位置にも貫通孔１３ｈを形成する。
【００５３】
そして、工程４に示すように、工程１と同様の金属薄膜２０を形成する。工程５で形成された貫通孔１３ｈ内は、金属で埋まって第二結合導体薄膜部１５ｂ（１９ｂ）が形成され、誘電体孔内充填部１３ｖ内部の第一結合導体薄膜部１５ａ（１５ａ）と一体化して結合導体部１５（１９）となる。以下、工程２に戻って以降の工程を繰り返すことにより、工程５に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離した形で順次積層形成できる（なお、工程４はＡ工程とＢ工程とを交互に繰り返す）。なお、図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との積層形成が完了した後に、信号用結合導体２２及び引き回し配線部２１と、補助誘電体層１２との積層形成を一括して行なうようにしている。
【００５４】
以下、本発明の中間基板の種々の変形例について説明する。なお、以下の構成において、図４の中間基板２００と同様に構成されて部分は、共通の符号を付与して詳細な説明は省略する。まず、図７の中間基板３００は、その副コア収容部１００ｈが、コア本体部１００ｍの第一主表面に開口する有底の凹状部として構成されている。第二配線積層部６２は、該凹状部の裏面側にてコア本体部１００ｍの第二主表面と接して形成されている。この構造は、コア本体部１００ｍの第二主表面側にセラミック副コア部１が露出しないので、平坦な第二配線積層部６２をより簡便に形成できる利点がある。具体的には、コア本体部１００ｍの、副コア収容部１００ｈの底部をなす部分を貫通する形で第二端子アレー７をなす各端子と導通する底部貫通孔導体部２０９が形成され、セラミック副コア部１に形成された各副コア導体５１ａ、５１ｂがそれら底部貫通孔導体部２０９に導通している。より詳しくは、底部貫通孔導体部２０９側のパッド８０と、副コア導体側のパッド７０とが半田接続部６を介してフリップチップ接続された形態となっている。
【００５５】
次に、図８の中間基板４００は、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに各々導通する第一側第一種面導体１１１ａ及び第一側第二種面導体１１１ｂが、第一配線積層部６１内において、それぞれセラミック副コア部１とともにコア本体部１００ｍの第一主表面を覆う形で形成されている。また、それら第一側第一種面導体１１１ａ及び第一側第二種面導体１１１ｂは、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された第一種貫通孔導体１０９ａ及び第二種貫通孔導体１０９ｂにそれぞれ導通している。この構成によると、セラミック副コア部１内に、第一側第一種端子５ａ及び第一側第二種端子５ｂに導通する副コア導体が形成されない。Ｃｕ等の導体用金属は線膨張係数が比較的大きいが、上記構成によると、金属製の副コア導体の形成体積率を減少させることができるので、セラミック副コア部１全体の平均的な線膨張係数を小さくでき、ひいては、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果をより顕著に達成できる。なお、第一種貫通孔導体１０９ａ及び第二種貫通孔導体１０９ｂは、いずれもビア導体１０７を介して、第二配線積層部６２内の第二側第一種面導体２１１ａ及び第二側第二種面導体２１１ｂに結合されている。
【００５６】
この場合、第一端子アレー５において、図３のごとく、第一側第一種端子５ａ及び第一側第二種端子５ｂがアレー内側領域に、第一側信号端子５ｓがアレー外側領域にそれぞれ配置される場合は、図４と同様に、第一側信号端子５ｓに導通する形で第一配線積層部６１内に、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８を設けることができる。該第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通させることができる。この構成により、板状基体５０からは副コア導体を完全に排除でき、セラミックのムク板にて構成することができるから、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果向上だけでなく、セラミック副コア部１の製造工程も大幅に簡略化できる。
【００５７】
図９の中間基板５００は、図８の中間基板４００を図７の中間基板３００と同様に、副コア収容部１００ｈを、コア本体部１００ｍの第一主表面に開口する有底の凹状部として構成した例である。ここでは、板状基体５０に副コア導体が形成されておらず、従って、副コア収容部１００ｈの底部をなす部分には図５の底部貫通孔導体部２０９は形成されていない。
【００５８】
次に、図１０の中間基板６００は、第一端子アレー５を構成する第一側第一種端子５ａ及び第一側第二種端子５ｂがセラミック副コア部１の第一主表面上に露出形成されている。また、第一端子アレー５の第一側第一種端子５ａ及び第一側第二種端子５ｂに対応し、かつ第二端子アレー７の第二側第一種端子７ａ及び第二側第二種端子７ｂにそれぞれ導通する第一種副コア導体５１ａ及び第二種副コア導体５１ｂが、該セラミック副コア部１の厚さ方向に形成されている。この構成によると、セラミック副コア部１の第一主表面から、高分子材料を主体とした第一配線積層部６１が排除され、半導体集積回路素子２とセラミック副コア部１とが半田接続部６により直結される。これにより、半導体集積回路素子２と中間基板２００との間の線膨張係数差の縮小効果がより向上する。また、セラミック副コア部１の直上では、端子に導通する配線の引き回しがなされないので、その最表層部に作りこまれた薄膜コンデンサ部１０の低インダクタンス化ひいては低インピーダンス化を図ることができる。なお、この実施形態の中間基板６００においては、第一側配線積層部が形成されていない。
【００５９】
図１０の中間基板６００においては、第一端子アレー５を構成する第一側信号端子５ｓがセラミック副コア部１の第一主表面上に露出形成され、該第一側信号端子５ｓに対応し、かつ第二端子アレー７の第二側信号端子７ｓに導通する信号用副コア導体５１ｓが、該セラミック副コア部１の厚さ方向に形成されている。この構成は、第一端子アレー５の端子間距離がそれほど小さくない場合に採用でき、信号端子に対しても副コア導体５１ｓが形成されるので、グランド用及び電源用の伝送経路だけでなく、信号用の伝送経路の低インダクタンス化ひいては低インピーダンス化も図ることができる。
【００６０】
また、信号用端子５ｓは、薄膜コンデンサ部１０内にて電極導体薄膜１４，１７に導通しない形で（本実施形態では、電極導体薄膜１４，１７を面内方向外側に迂回する形で）、薄膜コンデンサ部１０内の信号用結合導体部２１を経て、板状基体５０内の信号用副コア導体５１ｓに接続されている。また、薄膜コンデンサ部１０内において信号用結合導体部２１を覆う誘電体層（以下、補助誘電体層と称する）２３は、電極導体薄膜１４，１７を覆う誘電体層１３よりも低誘電率の材料（本実施形態では、例えば二酸化珪素である）にて形成されている。これにより、信号用結合導体部２１と電極導体薄膜１４，１７との間の容量的な結合が抑制されている。
【００６１】
他方、図１１の中間基板７００においては、副コア収容部１００ｈの外側において、コア本体部１００ｍの第一主表面のみが、分子材料からなる誘電体層１０２と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部６１にて覆われており、第一側信号端子５ｓが、第一配線積層部６１の表面に露出する形で形成されている。他方、第一側第一種端子５ａと第一側第二種端子５ｂとは、図１０と同様にセラミック副コア部１の第一主表面上に露出形成されている。そして、第一側信号端子５ｓに導通する形で第一配線積層部６１内には、セラミック副コア部１の配置領域の外側に信号伝達経路を引き出す第一側信号用配線１０８が設けられている。第一側信号用配線１０８の末端は、セラミック副コア部１を迂回する形でコア本体部１００ｍの厚さ方向に形成された信号用貫通孔導体１０９ｓに導通している。この構成は、アレー外周部の信号用端子に導通する配線を面内外方に大きく引き出すことができるので、第一端子アレー５の端子間距離が小さい場合に有利であるといえる。
【００６２】
なお、以上説明したいずれの中間基板の実施形態においても、板状基体を積層セラミックコンデンサとして構成することができる。図１２の中間基板８００は、図４の配線基板２００の板状基体５０を、積層セラミックコンデンサ６０に置き換えた例である。該中間基板８００において板状基体５０は、第一種副コア導体５９に導通する第一種焼成電極導体層５７と、第二種副コア導体５５に導通する第二種焼成電極導体層５４と、それら第一種焼成電極導体層５７及び第二種焼成電極導体層５４と同時焼成された焼成セラミック誘電体層５２とを交互に積層した焼成積層セラミックコンデンサからなる。このような積層セラミックコンデンサからなるセラミック板状基体５０は、図４と同様にセラミックグリーンシートを用いて製造でき、焼成電極導体層５７，５４は、金属ペーストの印刷塗布により形成することができる。同極性となる電極導体層５７同士あるいは５４同士は、ビアをなす副コア導体５９，５５により積層方向に連結され、極性の異なる電極導体層５７，５４と副コア導体５５，５９同士は、金属ペーストの印刷パターンニング時において各電極導体層５９，５５に形成された貫通孔５８，５６により直流的に分離される。
【００６３】
大容量化という観点では、積層セラミックコンデンサ６０に使用する誘電体層５２を、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。他方、低インピーダンス化を望む帯域をより高周波側に拡張するために、積層セラミックコンデンサ６０側の静電容量を積極的に小さく設定したい場合は、積層セラミックコンデンサ６０に使用する誘電体層５２を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能である。
【００６４】
なお、上記の実施形態に開示した本発明のコンデンサは、薄膜コンデンサ部１０が、いずれも第一種電極導体薄膜と第二種電極導体薄膜がいずれも複数ずつ積層された構造となっていたが、第一種電極導体薄膜と第二種電極導体薄膜が各々１層のみの薄膜コンデンサ部を形成するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の中間基板の使用形態の一例を示す側面模式図。
【図２】集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。
【図３】図１の中間基板の第一端子アレーの配置形態の一例を示す平面図。
【図４】本発明の中間基板の第一実施形態を示す断面模式図。
【図５】電極導体薄膜の平面形態を例示して示す模式図。
【図６】薄膜コンデンサ部の製造方法の一例を示す工程説明図。
【図７】本発明の中間基板の第二実施形態を示す断面模式図。
【図８】同じく第三実施形態を示す断面模式図。
【図９】同じく第四実施形態を示す断面模式図。
【図１０】同じく第五実施形態を示す断面模式図。
【図１１】同じく第六実施形態を示す断面模式図。
【図１２】同じく第七実施形態を示す断面模式図。
【符号の説明】
１ セラミック副コア部
５ 第一端子アレー
５ａ 第一側第一種端子
５ｂ 第一側第二種端子
７ 第二端子アレー
７ａ 第二側第一種端子
７ｂ 第二側第二種端子
１０ 薄膜コンデンサ部
１３ 誘電体薄膜
１４ 第一種電極導体薄膜
１５，１９ 結合導体部
１７ 第二種電極導体薄膜
１６，１８ 貫通孔
２２ 信号用結合導体部
５０ 板状基体
５１ａ 第一種副コア導体
５１ｂ 第二種副コア導体
５１ｓ 信号用副コア導体
５２ 焼成セラミック誘電体層
５４，５７ 電極導体層 ６１ 第一配線積層部
１００ 基板コア
１００ｈ 副コア収容部
１００ｍ コア本体部
１０２ 誘電体層
１０７ ビア導体
１０８ 第一側信号用配線
１０９ａ 第一種貫通孔導体
１０９ｂ 第二種種貫通孔導体
１０９ｓ 信号用貫通孔導体
１１１ａ 第一側第一種面導体
１１１ｂ 第一側第二種面導体
２００，３００，４００，５００，６００，７００，８００ 中間基板
Claims (16)
- 高分子材料により板状に構成され、第一主表面に自身の厚さを減ずる形で副コア収容部が開口形成されたコア本体部と、セラミックにより板状に構成され、前記副コア収容部内に前記コア本体部と厚さ方向を一致させる形で収容されたセラミック副コア部とからなる基板コアと、
前記基板コアの第一主表面側に形成され、一方が電源端子、他方がグランド端子として機能する第一側第一種端子及び第一側第二種端子と、第一側信号端子とからなる第一端子アレーと、
前記基板コアの第二主表面側に形成され、前記第一側第一種端子及び第二種端子にそれぞれ導通する第二側第一種端子及び第二側第二種端子と、前記第一側信号端子に導通する第二側信号端子とからなる第二端子アレーとを有し、
前記セラミック副コア部は、板状基体と、該板状基体の第一主表面側に形成され、直流的に互いに分離された第一種電極導体薄膜と第二種電極導体薄膜とが、誘電体薄膜を挟んで積層された薄膜コンデンサ部とを有し、該薄膜コンデンサ部の第一主表面に、前記第一種電極導体薄膜と第二種電極導体薄膜とにそれぞれ、互いに直流的に互いに分離された形で前記第一端子アレーの前記第一側第一種端子と前記第一側第二種端子とが形成されていることを特徴とする中間基板。 - 前記薄膜コンデンサ部の第一主表面において、前記第一側第一種端子と前記第一側第二種端子とを予め定められた間隔にて各々複数個配置され、それら第一側第一種端子及び第一側第二種端子を、前記第一主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合されてなる請求項１記載の中間基板。
- 前記誘電体薄膜が高誘電率セラミックにて構成されてなる請求項１又は請求項２に記載の中間基板。
- 前記板状基体は前記薄膜コンデンサ部よりも厚く形成され、かつ、前記高誘電率セラミックよりも線膨張係数の低いセラミック材料よりなる請求項３に記載の中間基板。
- 前記板状基体が、前記高誘電率セラミックよりもヤング率の高いセラミック材料よりなる請求項４記載の中間基板。
- 前記板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体からなる請求項１ないし請求項５のいずれか１項に記載の中間基板。
- 前記第一端子アレーが、前記基板コアの板面と平行な基準面への正射投影において、前記セラミック副コア部の投影領域内に全体が包含される位置関係にて形成されてなる請求項１ないし請求項６のいずれか１項に記載の中間基板。
- 前記基板コアは、前記コア本体部の第一主表面とともに前記セラミック副コア部の第一主表面が、高分子材料からなる誘電体層と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部にて覆われてなり、前記第一端子アレーが該第一配線積層部の第一主表面に露出形成されてなる請求項７記載の中間基板。
- 前記第一端子アレーの前記第一側第一種端子及び第一側第二種端子に対応し、かつ前記第二端子アレーの前記第二側第一種端子及び第二側第二種端子にそれぞれ導通する第一種副コア導体及び第二種副コア導体が、前記セラミック副コア部の厚さ方向に形成され、それら第一種副コア導体及び第二種副コア導体が、前記第一配線積層部の前記各誘電体層を貫く形で形成されたビア導体を介して前記第一側第一種端子及び第一側第二種端子にそれぞれ導通してなる請求項８記載の中間基板。
- 前記第一端子アレーの前記第一側第一種端子及び第一側第二種端子に各々導通する第一側第一種面導体及び第一側第二種面導体が、前記第一配線積層部内において、それぞれ前記セラミック副コア部とともに前記コア本体部の第一主表面を覆う形で形成され、
それら第一側第一種面導体及び第一側第二種面導体が、前記セラミック副コア部を迂回する形で前記コア本体部の厚さ方向に形成された第一種貫通孔導体及び第二種貫通孔導体にそれぞれ導通してなる請求項８記載の中間基板。 - 前記第一端子アレーにおいて、前記第一側第一種端子及び第一側第二種端子がアレー内側領域に、前記第一側信号端子がアレー外側領域にそれぞれ配置され、
前記第一側信号端子に導通する形で前記第一配線積層部内に、前記セラミック副コア部の配置領域の外側に信号伝達経路を引き出す第一側信号用配線が設けられ、該第一側信号用配線の末端が、前記セラミック副コア部を迂回する形で前記コア本体部の厚さ方向に形成された信号用貫通孔導体に導通してなる請求項８ないし請求項１０のいずれか１項に記載の中間基板。 - 前記第一端子アレーを構成する前記第一側第一種端子及び前記第一側第二種端子が前記セラミック副コア部の第一主表面上に露出形成され、前記第一端子アレーの前記第一側第一種端子及び第一側第二種端子に対応し、かつ前記第二端子アレーの前記第二側第一種端子及び第二側第二種端子にそれぞれ導通する第一種副コア導体及び第二種副コア導体が、該セラミック副コア部の厚さ方向に形成されてなる請求項７記載の中間基板。
- 前記第一端子アレーを構成する前記第一側信号端子が前記セラミック副コア部の第一主表面上に露出形成され、該第一側信号端子に対応し、かつ前記第二端子アレーの前記第二側信号端子に導通する信号用副コア導体が、該セラミック副コア部の厚さ方向に形成されてなる請求項１２記載の中間基板。
- 前記セラミック副コア部の外側において、前記コア本体部の第一主表面のみが、高分子材料からなる誘電体層と、配線又はグランド用もしくは電源用の面導体を含む導体層とが交互に積層された第一配線積層部にて覆われてなり、前記第一側信号端子が前記第一配線積層部の表面に露出する形で形成され、
前記第一側信号端子に導通する形で前記第一配線積層部内に、前記セラミック副コア部の配置領域の外側に信号伝達経路を引き出す第一側信号用配線が設けられ、該第一側信号用配線の末端が、前記セラミック副コア部を迂回する形で前記コア本体部の厚さ方向に形成された信号用貫通孔導体に導通してなる請求項１２記載の中間基板。 - 前記セラミック副コア部が前記第一端子アレーの形成領域と同等もしくは大面積にて形成されている請求項７ないし請求項１４のいずれか１項に記載の中間基板。
- 前記薄膜コンデンサ部の前記第一種電極導体薄膜と前記第二種電極導体薄膜とが、前記第一側信号端子の直下位置を包含する形で形成されてなる請求項１１又は請求項１４に記載の中間基板。
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