JP2007266182A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】高周波動作が可能であり、製造コストの低減を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、貫通孔を有するシリコン基板の第１の主面の、前記貫通孔以外の箇所に薄膜キャパシタを形成したキャパシタ内蔵基板と、電極端子を第１の主面に形成し、接続層を介し前記電極端子を前記薄膜キャパシタの内部接続端子と電気的に接合した回路基板と、前記シリコン基板の前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合した半導体素子とを備える。前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置される。
【選択図】図２

Description

本発明は、半導体素子と、キャパシタを内蔵する回路基板とを備える半導体装置、及び半導体装置の製造方法に関する。
現在、パーソナルコンピュータ、携帯電話、その他モバイル機器の分野で電子機器の高性能化・多機能化が進められている。
高周波で動作する大規模集積回路（ＬＳＩ）において、スイッチングノイズ等による誤動作を防ぐため、ノイズを吸収するデカップリングキャパシタを電源に並列に接続し、電源インピーダンスを下げる方法が用いられている。
一般に、ＬＳＩの電源インピーダンスＺ（Ｐ）は、次式（１）のように表される。
Ｚ（Ｐ）∝ Ｖ／（ｎｉｆ） （１）
ここで、Ｖは電源電圧、ｎはＬＳＩ当りの素子数、ｉは素子のスイッチング電流、ｆは駆動周波数をそれぞれ示す。
ＬＳＩの低電圧化、素子の高集積化、高周波数化のため、要求されるインピーダンスは、急激に低下している。デカップリングキャパシタのインピーダンスＺ（Ｃ）は、次式（２）のように与えられる。
Ｚ（Ｃ）＝［Ｒ2＋｛２πｆＬ−（１／２πｆＣ）｝2］1／2 （２）
ここで、Ｒは抵抗、Ｌはインダクタンス、Ｃは容量をそれぞれ示す。デカップリングキャパシタの低インピーダンス化のためには、容量Ｃを大きくし、インダクタンスＬを小さくすることが望まれる。
通常、デカップリングキャパシタとしては、半導体素子（ＬＳＩ）の周辺に配置された積層セラミックキャパシタが用いられる（例えば、特許文献１参照）。積層セラミックキャパシタは、電極層とセラミック誘電体層とを交互に積層し、側面に一対の表面電極を形成して、１層おきの上部電極層と下部電極層にそれぞれ接続した構成を有する。積層セラミックキャパシタは大容量を提供できるが、上部電極層と下部電極層を側面に形成した表面電極で接続する構成であるのでインダクタンスを小さくすることは容易でない。
半導体素子（ＬＳＩ）の動作周波数が高周波化されるにつれ、デカップリングキャパシタの低インダクタンス化が要求されるが、積層セラミックキャパシタでの対応は困難になっている。
また、半導体素子（ＬＳＩ）を搭載するパッケージや基板内部または表面に薄膜や厚膜のキャパシタ層を形成する試みもあるが、基板材料の耐熱性や平滑性などの問題により、大きな容量密度を得ることが困難である。
また、表面平滑性、耐熱性に優れたプロセス基板上に薄膜キャパシタを形成し、形成された薄膜キャパシタをプロセス基板から実装基板へ転写して形成する方式が提案されている（例えば、特許文献２参照）。この方式の場合も、実装基板の耐熱性や平滑性の問題により、大きな容量密度を得ることが困難である。
そこで、ＬＳＩとデカップリングキャパシタ間の配線長を短くするために、図１に示すような、シリコン基板２０３に貫通ビア２０８を形成したインターポーザの表面に薄膜キャパシタからなるデカップリングキャパシタ２０５を設ける方式が提案されている（例えば、特許文献３参照）。
図１は、従来の半導体装置の断面図である。図１に示すように、半導体装置２００は、高周波で動作する半導体素子２０１と、半導体素子２０１が接合されるインターポーザ２０２とから構成される。
インターポーザ２０２は、シリコン基板２０３と、デカップリングキャパシタ２０５と、絶縁膜２０７と、貫通ビア２０８と、外部接続端子２０９とを有する。以下、本明細書の説明においては、インターポーザ２０２のように、薄膜キャパシタをシリコン基板上に内蔵させたインターポーザを、キャパシタ内蔵基板という。デカップリングキャパシタ２０５は、下部電極、誘電体膜、及び上部電極からなり、シリコン基板２０３上に形成される。また、デカップリングキャパシタ２０５は、半導体素子２０１の電源用電極パッドと接合される貫通ビア２０８と、半導体素子２０１のグラウンド用電極パッドと接合される貫通ビア２０８とにそれぞれ接合される。デカップリングキャパシタ２０５は、高周波で動作する半導体素子２０１から発生するノイズを吸収するために配置される。
シリコン基板２０３には、貫通ビア２０８を形成するための貫通孔２０４が形成される。絶縁膜２０７は、貫通孔２０４の内壁面に形成される。絶縁膜２０７は、貫通ビア２０８とシリコン基板２０３との間を絶縁するために形成される。一般的に、絶縁膜２０７には熱酸化膜が用いられる。貫通ビア２０８は、絶縁膜２０７を形成した貫通孔２０４に形成される。貫通ビア２０８の下端部には、半導体装置２００を回路基板と接合するための外部接続端子２０９が形成される。
このような半導体装置２００を製造する場合、シリコン基板２０３に貫通孔２０４及び貫通ビア２０８を形成した後、シリコン基板２０３上にデカップリングキャパシタ２０５を形成する。
特開２００４−０９５６３８号公報 特開２０００−３２３８４５号公報 特開２００４−１９３６１４号公報
しかしながら、図１で説明したような、従来の半導体装置を製造する場合、シリコン基板にアスペクト比の高い貫通孔を形成する工程と、貫通孔壁面に絶縁膜を形成する工程と、絶縁膜を形成した貫通孔に貫通ビアを形成する工程（ビアフィル）等を行う必要がある。工程が複雑となり、製造コストが高くなるという問題があった。
そこで、本発明は、上記の問題点に鑑みてなされたものであり、高周波動作が可能で、製造コストの低減を可能にする半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明の半導体装置は、貫通孔を有するシリコン基板の第１の主面の、前記貫通孔以外の箇所に薄膜キャパシタを形成したキャパシタ内蔵基板と、電極端子を第１の主面に形成し、接続層を介し前記電極端子を前記薄膜キャパシタの内部接続端子と電気的に接合した回路基板と、前記シリコン基板の前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合した半導体素子とを備える半導体装置であって、前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置されることを特徴とする。
また、上記の半導体装置は、前記シリコン基板の厚さが１０μｍ乃至２００μｍであるように構成することができる。
また、上記の半導体装置は、前記半導体素子の第１の主面と前記回路基板の第１の主面とが互いに対向するように配置され、かつ、前記貫通孔に形成したバンプを介して、前記半導体素子の第１の主面に形成した電極端子を前記回路基板の前記電極端子と電気的に接合するように構成することができる。
また、上記の半導体装置は、前記シリコン基板の第１の主面に、下部電極、１層又は複数の層からなる誘電体膜、及び上部電極を順次積層して前記薄膜キャパシタを形成するように構成することができる。
また、上記の課題を解決するために、本発明の半導体装置の製造方法は、シリコン基板の第１の主面に薄膜キャパシタを形成する工程と、前記薄膜キャパシタの内部接続端子を形成する工程と、前記シリコン基板の第１の主面の所定の箇所に孔を形成する工程と、前記シリコン基板の第１の主面と反対側の、第２の主面側を薄板化して前記孔と対応する貫通孔を形成し、前記貫通孔を有する前記シリコン基板の第１の主面に前記薄膜キャパシタを内蔵するキャパシタ内蔵基板を形成する工程と、回路基板の第１の主面の、前記貫通孔と対応する箇所に電極端子を形成し、前記電極端子上の所定の箇所に接続層を形成する工程と、前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とが互いに対向するように配置し、前記キャパシタ内蔵基板の前記内部接続端子と前記回路基板の電極端子とを前記接続層により電気的に接合する工程と、半導体素子を、前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合する工程とを含むことを特徴とする。
本発明の半導体装置及びその製造方法によれば、シリコン基板の第１の主面に薄膜キャパシタを形成したインターポーザ（キャパシタ内蔵基板）は、薄板化したシリコン基板にアスペクト比の小さい貫通孔を形成するだけでよく、貫通孔壁面に絶縁膜を形成する工程やビアフィルの工程を行う必要がないため、大幅な製造コストの低減となる。また、従来のインターポーザの場合、回路基板上にインターポーザを配設し、インターポーザ上に半導体素子（ＬＳＩ）を搭載するため、インターポーザの大きさは半導体素子の大きさと同程度以上にする必要があった。この点に関し、本発明の半導体装置の場合、半導体素子（ＬＳＩ）はインターポーザ上ではなく、貫通孔を通して回路基板の表面に接合される。このため、インターポーザを小さくして、複数のインターポーザを回路基板上に配列することが可能であり、歩留りを大幅に高めることができる。
本発明の半導体装置によれば、高周波で動作する半導体素子と、半導体素子から発生するノイズを低減する大容量の薄膜キャパシタとを備えるため、高周波動作が可能である。シリコン基板にキャパシタ内蔵基板（インターポーザ）を作製する際に、薄板化したシリコン基板にアスペクト比の小さい貫通孔を形成するだけでよく、貫通孔壁面に絶縁膜を形成する工程やビアフィルの工程を行う必要がないため、製造コストを大幅に低減することができる。
本発明を実施するための形態について図面と共に説明する。
図２は、本発明の一実施形態に係る半導体装置の断面図である。
図２に示すように、この実施形態の半導体装置１００は、回路基板１と、回路基板表面に搭載されたインターポーザ（キャパシタ内蔵基板）１５と、半導体素子１２等から構成される。半導体素子１２と、インターポーザ１５と、回路基板１とは電気的に接合されている。
図２の半導体素子１２は、その裏面（第１の主面）側に形成された電極パッド１１を備えている。電極パッド１１は、電源用および信号用のパッドであり、はんだバンプ１０を介して回路基板１の表面（第１の主面）側に設けられたパッド電極２と接合されている。
本実施形態に用いられる半導体素子１２には、例えば、高周波で駆動されるＬＳＩを用いることができる。このような半導体素子１２には、シリコン基板に、ＣＰＵ、ＲＯＭ、ＲＡＭ等の半導体回路が形成されている。
インターポーザ１５は、シリコン基板３と、貫通孔１４と、下部電極４、誘電体膜５及び上部電極６からなる薄膜キャパシタと、絶縁膜７と、内部接続端子８等から構成される。
シリコン基板３は、その裏面（第２の主面）側を研削等により薄板化して作製されている。また、薄板化したシリコン基板３に対する貫通孔形成の工程を安価に行えるように、貫通孔１４の直径は、シリコン基板３の厚さの１／２より大きくなるように設定される。すなわち、シリコン基板３に対し、２未満のアスペクト比で貫通孔１４が形成される。さらにアスペクト比が１未満であると、貫通孔の形成は容易であり、より好ましい。
ここで、貫通孔１４の直径をＲ１とすると、直径Ｒ１は、例えば、50μm〜200μｍとすることができる。貫通孔１４を形成する際のピッチは、例えば、150μｍ〜400μｍとすることができる。なお、シリコン基板３に形成する貫通孔１４の直径Ｒ１及びピッチは、これらの数値のみに限定されない。
薄板化したシリコン基板３の厚さをＭ１とすると、厚さＭ１は、10μｍ〜200μｍの範囲に設定することが好ましい。シリコン基板３の厚さＭ１を10μｍより小さく設定すると、シリコン基板３の強度が不足する。また、シリコン基板３の厚さＭ１を200μｍより大きく設定すると、貫通孔１４のアスペクト比（Ｍ１／Ｒ１）が大きくなるため、シリコン基板に貫通孔を形成する工程が困難となる。
インターポーザ１５に内蔵される薄膜キャパシタは、１層又は複数の層からなる誘電体膜５と、この誘電体膜５を挟む下部電極４及び上部電極６とからなる。薄膜キャパシタを形成する際には、シリコン基板３の表面（第１の主面）上に、下部電極４、誘電体膜５、及び上部電極６がこの順に積層される。薄膜キャパシタは、半導体素子１２の電源用の電極パッド１１と接合される内部接続端子８と、半導体素子１２のグラウンド用の電極パッド１１と接合される内部接続端子８とが対応した構成になっている。この薄膜キャパシタは、高周波で動作する半導体素子１２から発生するノイズを吸収するデカップリングキャパシタとして機能する。
下部電極４の材料には、例えば、Ａｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、及びこれらの合金、酸化イリジウム、酸化ルテニウムなどの導電性酸化物、窒化チタンや窒化炭素などの導電性窒化物や導電性炭化物、さらにはこれらの多層膜を用いることができる。下部電極４の厚さは、例えば、20nm〜5000nmとすることができる。
誘電体膜５の厚さは、例えば、20nm〜5000nmとすることができる。誘電体膜５の材料は、誘電体材料であれば特に制限はない。誘電体膜５は、特に、高誘電率を有するペロブスカイト結晶構造を有する金属酸化物材料から形成することが好ましい。このような材料としては、例えば、（Ｂａ、Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｒＴｉＯ3（ＳＴ）、ＢａＴｉＯ3、Ｂａ（Ｚｒ、Ｔｉ）Ｏ3、Ｂａ（Ｔｉ、Ｓｎ）Ｏ3、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3（ＰＬＺＴ）、Ｐｂ（Ｍｎ、Ｎｂ）Ｏ3−ＰｂＴｉＯ3（ＰＭＮ−ＰＴ）、Ｐｂ（Ｎｉ、Ｎｂ）Ｏ3−ＰｂＴｉＯ3等が挙げられる。
なお、誘電体膜５にペロブスカイト結晶構造を有する金属酸化物材料を用いる場合は、下部電極４の材料としてＰｔを用いることが好ましい。Ｐｔを用いることで、誘電体膜５をエピタキシャル成長させることができ、その結果、誘電体膜の誘電率が向上する。
上部電極６の材料には、例えば、Ａｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、及びこれらの合金、酸化イリジウム、酸化ルテニウムなどの導電性酸化物、窒化チタンや窒化炭素などの導電性窒化物や導電性炭化物、並びにこれらの多層膜を用いることができる。上部電極６の厚さは、例えば、20nm〜5000nmとすることができる。
絶縁膜７の厚さは、例えば、０．１μｍとすることができる。絶縁膜７は、デカップリングキャパシタとして機能する上記の薄膜キャパシタを覆い、保護するように設けられている。絶縁膜７は、絶縁材料からなり、その材料には特別な制限はないが、耐湿性に優れている、シリコン3Ｎ4、シリコンＯ2、アルミナ等を用いることが好ましい。また、ポリイミド、BCB、エポキシなどの樹脂層を絶縁膜７の上に形成しても良い。このような樹脂層を用いることで、ペロブスカイト結晶構造を有する誘電体膜５の劣化を抑制できる。
内部接続端子８は、薄膜キャパシタの絶縁膜７上に形成される。この内部接続端子８を介して、薄膜キャパシタの下部電極４及び上部電極６が、回路基板１のパッド電極２と電気的に接合されている。
接続層９は、回路基板１の表面（第１の主面）に設けられたパッド電極２上に形成される。インターポーザ１５の第１の主面と、回路基板１の第１の主面とが互いに対向するように配置され、インターポーザ１５の内部接続端子８が回路基板１の接続層９と電気的に接合される。この接続層９の厚さは、例えば、50μm以下と低く設定することが望ましい。接続層９の材料としては、導電性接着剤、異方法性導電性接着剤、マイクロバンプ等を用いることができる。あるいは、接続層９なしに、インターポーザ１５と回路基板１とを拡散接合により接合することもできる。
回路基板１に接合されたインターポーザ１５は、絶縁膜１３により被覆されていることが好ましい。絶縁膜１３の材料としては、ソルダーレジストが使い易いが、ポリイミド、エポキシ、ポリウレタン等の樹脂を使用することもできる。絶縁膜１３の塗布、パターニング方法も、スクリーン印刷、ディップ、スピンコート、スプレー、蒸着、フォトリソグラフィ等の方法を適用することができる。
半導体素子１２と回路基板１を接合するバンプ１０の高さは、インターポーザ１５の厚さと接続層9の厚さの合計に相当する厚さ以上とする必要がある。バンプの種類としては、はんだバンプ、スタッドバンプなどが適用できる。
上述したように、半導体装置１００は、回路基板１と、その表面（第１の主面）にフェイスダウンで搭載され、貫通孔１４を有するシリコン基板３の表面（第１の主面）の貫通孔１４以外の箇所に薄膜キャパシタを形成したインターポーザ１５と、はんだバンプ１０を介して回路基板１の表面のパッド電極（電極端子）２と電気的に接合させた半導体素子１２とを備える。インターポーザ１５は、薄板化したシリコン基板３と、接続層９を介して回路基板１と電気的に接合された薄膜キャパシタと、薄膜キャパシタを覆う絶縁膜１３とを有する。はんだバンプ１０の高さは、回路基板１の表面の、貫通孔１４以外の箇所に形成された薄膜キャパシタの厚さより大きい。
なお、薄膜キャパシタは、回路基板１の表面の電極パッド２と接合されており、半導体素子１２から薄膜キャパシタまでの配線長は、従来のインターポーザと同様であり、極めて低いインダクタンスを実現できる。
本実施形態の半導体装置１００の場合、インターポーザ１５の高さをバンプ１０の高さより小さくするため、シリコン基板３を薄板化する必要があり、また、回路基板１とインターポーザ１５との接続層９を薄くする必要がある。
薄い接続層９を形成するためには、導電性接着剤を用いる方法、拡散接合を用いる方法、マイクロバンプを用いる方法等を用いることができる。
回路基板１と半導体素子（ＬＳＩ）１２とを接合する場合には、はんだバンプ、スタッドバンプ、導電性接着材等の方法を用いることができる。
回路基板１には、各種の樹脂製プリント配線基板を使用できる。あるいは、セラミック回路基板、金属やシリコンをベース基板とした回路基板も使用できる。さらには、半導体素子を用いてもよい。その場合、ＣＯＣ（Chip On Chip）構成を有するＳｉＰ(System in Package)の中にインターポーザ１５が挿入された構造となる。
本実施形態によれば、デカップリングキャパシタとして機能する薄膜キャパシタを半導体素子１２に近接して配置できるので、等価直列インダクタンスが低減され、半導体素子１２の高周波動作が実現される。
なお、本実施形態では、デカップリングキャパシタを例に挙げて説明したが、デカップリングキャパシタ以外のキャパシタをインターポーザ１５に設けてもよい。
図３と図４は、本発明の一実施形態に係る半導体装置１００の製造方法を説明するための図である。図３は、本実施形態の製造方法におけるインターポーザの製造方法を工程順に示す。図４は、図３の製造工程で作製したインターポーザを搭載する場合の半導体装置の製造方法を工程順に示す。
まず、図３（ａ）の工程では、表面３ａに熱酸化膜（ＳｉＯ２膜）が形成されたシリコン基板３上に、スパッタ法により、密着膜としての絶縁膜を形成し、さらに、下部電極膜４、誘電体膜５、上部電極膜６を順次積層する。
具体的には、例えば、マルチターゲットＤＣ−ＲＦマグネトロンスパッタ装置を用いて、熱酸化膜が形成されたシリコン基板３上に、基板温度を２００℃に設定して絶縁膜として非晶質アルミナ膜（厚さ５０ｎｍ）を形成する。次いで、基板温度を２００℃に設定して下部電極膜４としてＰｔ膜（厚さ１００ｎｍ）を積層する。次いで、基板温度を６００℃に設定して誘電体膜５としてＢＳＴ膜（厚さ１００ｎｍ）を積層する。次いで、基板温度を２５℃に設定し、上部電極膜６としてＩｒＯｘ膜およびＡｕ膜（厚さ１００ｎｍ）を積層する。これらの積層膜は、スパッタ法以外に、例えば，蒸着法、ＣＶＤ法等により形成してもよい。
次に、図３（ｂ）の工程では、イオンミリング法により、上部電極膜６、誘電体膜５、及び下部電極膜４をパターニングし、薄膜キャパシタを形成する。次いで、薄膜キャパシタを酸素雰囲気中で加熱処理を行い、誘電体膜５やＩｒＯｘ膜中の熱歪み等の除去や酸素欠損箇所に酸素原子を補う（薄膜キャパシタの形成工程）。
次に、図３（ｃ）の工程では、スパッタ法により、アルミナ保護膜、ポリイミド保護膜をパターニングして、下部電極開口部及び上部電極開口部を有する絶縁膜７を形成する。
次に、図３（ｄ）の工程では、スパッタ法により、下部電極膜４及び上部電極膜６上に、Ｔｉ、Ｎｉ、Ａｕの金属薄膜をそれぞれ成膜し、イオンミリングにより、内部接続端子８を形成する。
次に、図３（ｅ）の工程では、シリコン基板３の表面（第１の主面）３ａ側から，直径Ｒ１の孔１４を形成する（孔形成工程）。具体的には、例えば、孔１４（直径１００μｍ）は、フッ化水素と硝酸の混合液をエッチング液とするウエットエッチング法により形成できる。また、他のエッチング液を用いたウエットエッチング法やプラズマエッチング法を用いてもよい。
次に、図３（ｆ）の工程では、接着テープを用いて、図３（ｅ）に示したシリコン基板３の第１の主面３ａ側（内部接続端子８を形成した表面側）を保持基板（図示なし）に貼り付けた状態で、シリコン基板３の第２の主面３ｂ側からシリコン基板３を薄板化する（基板薄板化工程）。具体的には、例えば、グラインダ等によりシリコン基板３を５０μｍの厚さまで薄板化する。シリコン基板３を薄板化した後、接着テープを除去する。接着テープには、例えば、紫外線を照射することで接着性が低下するＵＶテープを用いることができる。シリコン基板３の薄板化には、例えば、研削法やエッチング法等を用いることができる。研削法としては、例えば、バフ研磨やＣＭＰ等の研磨法や形成法等を用いることができる。エッチング法としては、例えば、ウエットエッチング法やプラズマエッチング法を用いることができる。また、これらを組み合わせて使用しても良い。
以上のようにして、シリコン基板に薄膜キャパシタを内蔵したインターポーザ１５を形成することができる。アスペクト比が低く、しかも貫通でない単なる孔を形成し、後からシリコン基板を薄板化して貫通孔１４を形成するため、ＩＣＰ（Induction Coupling Plasma）法よりも低コストのプラズマエッチング法やウエットエッチング法を用いて、貫通孔１４を形成することが可能である。従って、インターポーザ１５の製造コストを低減することができる。また、貫通孔の内壁面に絶縁膜を形成する工程や、ビアフィルを用いて貫通ビアを形成する工程が不要であるため、さらに低コスト化できる。
続いて、図４を用いて、インターポーザ１５、回路基板１、半導体素子１２からなる半導体装置の製造方法を説明する。
まず、図４（ａ）の工程では、スクリーン印刷により、回路基板１の表面（第１の主面）側のパッド電極２の所定の箇所に、導電性接着剤を厚さ5μm程度塗布することにより，接続層９を配置する。
次いで、図４（ｂ）の工程では、チップボンダ等により、図３（ｆ）に示したインターポーザ１５をフェイスダウンで位置合わせして、回路基板1の表面上に搭載し、加圧下の加熱により、導電性接着剤（接続層９）を固化して、接続層９を形成することにより回路基板１とインターポーザ１５を接合させる。すなわち、インターポーザ１５の第１の主面と回路基板１の第１の主面とは互いに対向するように配置され、インターポーザ１５の内部接続端子８と回路基板１のパッド電極２とが接続層９により電気的に接合される。
次いで、図４（ｃ）の工程では、ソルダーレジストを用いて、インターポーザ１５を被覆することにより、薄膜キャパシタを保護する絶縁膜１３を形成する。
次いで、図４（ｄ）の工程では、シリコン基板３の貫通孔１４と対応する箇所に、はんだバンプ１０を形成して、半導体素子（ＬＳＩ）１２を回路基板１に接合する。すなわち、半導体素子１２の裏面（第１の主面）に設けられた電極パッド１１を、貫通孔１４を通して回路基板１のパッド電極２と電気的に接合することで半導体装置１００が製造できる。
前述した図３の製造工程により作製したインターポーザ１５を電気特性評価用の回路基板に搭載して電気特性及び信頼性の評価を行った。なお、このインターポーザ１５は、図３の各工程で具体的に示した条件を用いて作製した。電気特性については、容量が４μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が０．０１Ω、ＥＳＬ（等価直列インダクタンス）が１ｐＨ、絶縁耐圧が２０Ｖ以上という結果であった。この結果によれば、本実施形態の製造方法を使用することにより、大容量で、かつＥＳＬが低減されたデカップリングキャパシタを有するインターポーザを作製できることが確認できた。
また、信頼性の評価として、図３の製造工程により作製したインターポーザ１５を電気特性評価用の回路基板に搭載して、温度１２１℃、相対湿度８５％、印加電圧３Ｖ、試験時間４８時間の条件で、高温高湿負荷試験を行った。試験後のインターポーザ１５の絶縁抵抗は１０ＭΩ以上であり、このインターポーザ１５は高温高湿下においても十分に信頼性を有することが確認できた。
次に、図５は、本発明の半導体装置を適用した場合の実装形態の例を示す図である。図５において、前述した図２の実施形態の半導体装置と対応する部分には同一の参照符号を付し、その説明を省略する。
図５（ａ）の実装形態は、樹脂製のプリント回路基板１ａに、インターポーザ１５と半導体素子（ＬＳＩ）１２を１個ずつ搭載した構成を有する半導体装置である。はんだバンプ１０ａは、インターポーザ１５内の貫通孔１４を通して、半導体素子１２とプリント回路基板１ａとを接合する。プリント回路基板１ａの裏面には、外部の基板と接続するため、はんだバンプ１６が形成される。
図５（ｂ）の実装形態は、樹脂製のプリント回路基板１ａに、複数個のインターポーザ１５と１個の半導体素子（ＬＳＩ）１２を搭載した構成を有する半導体装置である。はんだバンプ１０ａは、複数個のインターポーザ１５内の貫通孔１４を通して、半導体素子１２とプリント基板１ａとを接合する。
図５（ｃ）の実装形態は、多層セラミック回路基板１ｂに、複数個の半導体素子（ＬＳＩ）１２を搭載したＭＣＭ（Multi Chip Module）の構成を有する半導体装置である。各半導体素子１２に対応して、インターポーザ１５が１個搭載される。はんだバンプ１０ａは、複数個のインターポーザ１５内の貫通孔１４を通して、複数個の半導体素子１２とセラミック回路基板１ｂとを接合する。セラミック回路基板１ｂの裏面には、外部の基板と接続するため、ピン１７が形成される。
図５（ｄ）の実装形態は、シリコンをベース基板としてその表面に高密度の薄膜配線層３１が形成されたシリコンベース回路基板１ｃを用いたＭＣＭの構成を有する半導体装置である。Ａｕスタッドバンプ１０ｂは、複数個のインターポーザ１５内の貫通孔１４を通して、複数個の半導体素子１２とシリコンベース回路基板１ｃとを接合する。シリコンベース回路基板１ｃの薄膜配線層には、外部の基板と接続するため、ＴＡＢ１８が形成される。
図５（ｅ）の実装形態は、シリコンをベース基板とする半導体素子（Ｓｉ−ＬＳＩ）１ｄに、インターポーザ１５と半導体素子（ＬＳＩ）１２を１個ずつ搭載したＣＯＣ（Chip On Chip）パッケージの構成を有する半導体装置である。ポッティング２０により、半導体素子１ｄ、半導体素子１２、及びインターポーザ１５が樹脂基板３２上に封止される。ワイヤ１９により、半導体素子１ｄと樹脂基板３２とが接合される。
以上、本発明の好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した発明の要旨内において様々な変形・変更が可能である。
（付記１）
貫通孔を有するシリコン基板の第１の主面の、前記貫通孔以外の箇所に薄膜キャパシタを形成したキャパシタ内蔵基板と、
電極端子を第１の主面に形成し、接続層を介し前記電極端子を前記薄膜キャパシタの内部接続端子と電気的に接合した回路基板と、
前記シリコン基板の前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合した半導体素子とを備え、
前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置されることを特徴とする半導体装置。
（付記２）
前記シリコン基板の厚さは１０μｍ乃至２００μｍであることを特徴とする付記１記載の半導体装置。
（付記３）
前記半導体素子の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置され、かつ、前記貫通孔に形成したバンプを介して、前記半導体素子の第１の主面に形成した電極端子を前記回路基板の前記電極端子と電気的に接合したことを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記薄膜キャパシタは、前記シリコン基板の第１の主面に、下部電極、１層又は複数の層からなる誘電体膜、及び上部電極が順次積層されて形成されることを特徴とする付記１乃至３のいずれか一項記載の半導体装置。
（付記５）
前記回路基板のパッド電極と前記薄膜キャパシタの内部接続端子とを接合する前記接続層の厚さは５０μm以下であることを特徴とする付記１記載の半導体装置。
（付記６）
前記接続層は、導電性接着剤、マイクロバンプ、又は拡散接合から形成されることを特徴とする付記１記載の半導体装置。
（付記７）
前記回路基板は、樹脂基板、セラミック基板、シリコンを含む金属性配線基板、又はシリコン半導体素子であることを特徴とする付記１記載の半導体装置。
（付記８）
前記シリコン基板の厚さは前記貫通孔の直径の2倍より小さいことを特徴とする付記１記載の半導体装置。
（付記９）
前記誘電体膜は、ペロブスカイト結晶構造を有する酸化物誘電体材料から形成されることを特徴とする付記４記載の半導体装置。
（付記１０）
シリコン基板の第１の主面に薄膜キャパシタを形成する工程と、
前記薄膜キャパシタの内部接続端子を形成する工程と、
前記シリコン基板の第１の主面の所定の箇所に孔を形成する工程と、
前記シリコン基板の第１の主面と反対側の、第２の主面側を薄板化して前記孔と対応する貫通孔を形成し、前記貫通孔を有する前記シリコン基板の第１の主面に前記薄膜キャパシタを内蔵するキャパシタ内蔵基板を形成する工程と、
回路基板の第１の主面の、前記貫通孔と対応する箇所に電極端子を形成し、前記電極端子上の所定の箇所に接続層を形成する工程と、
前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とが互いに対向するように配置し、前記キャパシタ内蔵基板の前記内部接続端子と前記回路基板の電極端子とを前記接続層により電気的に接合する工程と、
半導体素子を、前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合する工程とを含むことを特徴とする半導体装置の製造方法。
（付記１１）
前記薄膜キャパシタを形成する工程において、前記シリコン基板の第１の主面に、下部電極、１層又は複数の層からなる誘電体膜、及び上部電極を順次積層することにより、前記薄膜キャパシタが形成されることを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）
前記キャパシタ内蔵基板を形成する工程において、前記シリコン基板の厚さを前記貫通孔の直径より小さくすることを特徴とする付記１０記載の半導体装置の製造方法。
従来の半導体装置の構成を示す断面図である。 本発明の一実施形態に係る半導体装置の概略構成を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法におけるインターポーザの製造方法を工程順に示す図である。 図３の製造工程で作製したインターポーザを搭載する場合の半導体装置の製造方法を工程順に示す図である。 本発明の半導体装置を適用した場合の実装形態の例を示す図である。
符号の説明
１ 回路基板
２ パッド電極
３ シリコン基板
４ 下部電極
５ 誘電体層
６ 上部電極
７ 絶縁膜
８ 内部接続端子
９ 接続層
１０ 半田バンプ
１１ 電極パッド
１２ ＬＳＩ
１３ 絶縁膜
１４ 貫通孔
１５ インターポーザ
１００ 半導体装置

Claims (5)

  1. 貫通孔を有するシリコン基板の第１の主面の、前記貫通孔以外の箇所に薄膜キャパシタを形成したキャパシタ内蔵基板と、
    電極端子を第１の主面に形成し、接続層を介し前記電極端子を前記薄膜キャパシタの内部接続端子と電気的に接合した回路基板と、
    前記シリコン基板の前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合した半導体素子とを備え、
    前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置されることを特徴とする半導体装置。
  2. 前記シリコン基板の厚さは１０μｍ乃至２００μｍであることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体素子の第１の主面と前記回路基板の第１の主面とは互いに対向するように配置され、かつ、前記貫通孔に形成したバンプを介して、前記半導体素子の第１の主面に形成した電極端子を前記回路基板の前記電極端子と電気的に接合したことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記薄膜キャパシタは、前記シリコン基板の第１の主面に、下部電極、１層又は複数の層からなる誘電体膜、及び上部電極が順次積層されて形成されることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置。
  5. シリコン基板の第１の主面に薄膜キャパシタを形成する工程と、
    前記薄膜キャパシタの内部接続端子を形成する工程と、
    前記シリコン基板の第１の主面の所定の箇所に孔を形成する工程と、
    前記シリコン基板の第１の主面と反対側の、第２の主面側を薄板化して前記孔と対応する貫通孔を形成し、前記貫通孔を有する前記シリコン基板の第１の主面に前記薄膜キャパシタを内蔵するキャパシタ内蔵基板を形成する工程と、
    回路基板の第１の主面の、前記貫通孔と対応する箇所に電極端子を形成し、前記電極端子上の所定の箇所に接続層を形成する工程と、
    前記キャパシタ内蔵基板の第１の主面と前記回路基板の第１の主面とが互いに対向するように配置し、前記キャパシタ内蔵基板の前記内部接続端子と前記回路基板の電極端子とを前記接続層により電気的に接合する工程と、
    半導体素子を、前記貫通孔を通して前記回路基板の前記電極端子と電気的に接合する工程と
    を含むことを特徴とする半導体装置の製造方法。
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