JP2003142624A - 受動素子を内臓した半導体装置の製造方法、中継基板及びその製造方法 - Google Patents
受動素子を内臓した半導体装置の製造方法、中継基板及びその製造方法Info
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/73201—Location after the connecting process on the same surface
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Abstract
(57)【要約】
【課題】 中継基板のベース基板に特殊な処理を施すこ
となく、半導体素子とバイパスコンデンサ等の受動素子
を内臓した中継基板とをパッケージングした半導体装置
の製造方法を提供することを課題とする。 【解決手段】バイパスコンデンサ１８を内臓した中継基
板４をベース基板２０上に形成する。ベース基板２０上
に形成された状態の中継基板４のベース基板２０とは反
対側の面に半導体素子６，８を実装する。ベース基板２
０を中継基板４から分離し、中継基板４の他方の面を露
出させる。中継基板４の他方の面に露出した電極パッド
を介して中継基板４をパッケージ基板２に実装する。
となく、半導体素子とバイパスコンデンサ等の受動素子
を内臓した中継基板とをパッケージングした半導体装置
の製造方法を提供することを課題とする。 【解決手段】バイパスコンデンサ１８を内臓した中継基
板４をベース基板２０上に形成する。ベース基板２０上
に形成された状態の中継基板４のベース基板２０とは反
対側の面に半導体素子６，８を実装する。ベース基板２
０を中継基板４から分離し、中継基板４の他方の面を露
出させる。中継基板４の他方の面に露出した電極パッド
を介して中継基板４をパッケージ基板２に実装する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速な処理が要求
されるロジックデバイス等が搭載される半導体装置に係
り、特にキャパシタなどの受動素子がパッケージ内に組
み込まれる半導体装置に関する。
されるロジックデバイス等が搭載される半導体装置に係
り、特にキャパシタなどの受動素子がパッケージ内に組
み込まれる半導体装置に関する。
【０００２】
【従来の技術】一般に、高速動作するＬＳＩを搭載した
半導体装置において、電源電圧の変動や高周波ノイズに
よる誤動作を防止し、高速動作領域において安定した動
作を確保するために、パッケージ基板にバイパスコンデ
ンサが組み込まれる。
半導体装置において、電源電圧の変動や高周波ノイズに
よる誤動作を防止し、高速動作領域において安定した動
作を確保するために、パッケージ基板にバイパスコンデ
ンサが組み込まれる。
【０００３】バイパスコンデンサは、フリップチップ実
装（ＦＣ実装）される半導体素子とは別個のチップ部品
としてパッケージ基板に実装される。バイパスコンデン
サを効果的に機能させるためには、半導体素子に近い位
置に配置する必要がある。多くのバイパスコンデンサ
は、半導体素子が実装された部分におけるパッケージ基
板の反対側の面に配置される。
装（ＦＣ実装）される半導体素子とは別個のチップ部品
としてパッケージ基板に実装される。バイパスコンデン
サを効果的に機能させるためには、半導体素子に近い位
置に配置する必要がある。多くのバイパスコンデンサ
は、半導体素子が実装された部分におけるパッケージ基
板の反対側の面に配置される。
【０００４】ところが、多数の信号や電源・グランド用
の実装端子が配置される場合や、システムインパッケー
ジとして複数の半導体素子がパッケージ基板に搭載され
る場合では、半導体素子が搭載されたパッケージ基板の
反対側の面にバイパスコンデンサ搭載用の領域を確保す
ることは難しい。従って、パッケージ基板の内部にバイ
パスコンデンサを配置する構成が提案されている。
の実装端子が配置される場合や、システムインパッケー
ジとして複数の半導体素子がパッケージ基板に搭載され
る場合では、半導体素子が搭載されたパッケージ基板の
反対側の面にバイパスコンデンサ搭載用の領域を確保す
ることは難しい。従って、パッケージ基板の内部にバイ
パスコンデンサを配置する構成が提案されている。
【０００５】
【発明が解決しようとする課題】例えばガラスセラミッ
ク基板などのパッケージ基板にも、パイパスコンデンサ
を内蔵する試みがなされているが、配線層数が現状より
増え、また一部特殊な材料と工程の導入が必要なことか
ら、歩留り低下とコストアップを招くおそれがある。
ク基板などのパッケージ基板にも、パイパスコンデンサ
を内蔵する試みがなされているが、配線層数が現状より
増え、また一部特殊な材料と工程の導入が必要なことか
ら、歩留り低下とコストアップを招くおそれがある。
【０００６】このような問題を解消する方法として、パ
ッケージ基板には従来の基板を使用し、バイパスコンデ
ンサを必要とする半導体素子のみキャパシタ内蔵の中継
基板を介してパッケージ基板に実装することが考えられ
る。
ッケージ基板には従来の基板を使用し、バイパスコンデ
ンサを必要とする半導体素子のみキャパシタ内蔵の中継
基板を介してパッケージ基板に実装することが考えられ
る。
【０００７】ただし、半導体素子の微細な電極パッド及
びその間隔（ピッチ）に対応可能な基板技術（配線、多
層、ビア形成技術）が必要となる。また、中継基板上の
回路を裏面側に通すためのビアを形成する必要がある。
このため、デバイスの性能を発揮しながらさらにコスト
ダウンを行うことは実質的に難しい。当然のことなが
ら、搭載する半導体素子が要求する電気特性を満たすた
め、また低コスト化を図るためにも、中継基板をなるべ
く簡単な構造にする必要がある。
びその間隔（ピッチ）に対応可能な基板技術（配線、多
層、ビア形成技術）が必要となる。また、中継基板上の
回路を裏面側に通すためのビアを形成する必要がある。
このため、デバイスの性能を発揮しながらさらにコスト
ダウンを行うことは実質的に難しい。当然のことなが
ら、搭載する半導体素子が要求する電気特性を満たすた
め、また低コスト化を図るためにも、中継基板をなるべ
く簡単な構造にする必要がある。
【０００８】しかし、中継基板を簡単な構造として中継
基板の厚みが小さくなると、中継基板の剛性が小さくな
り、半導体装置の製造工程において容易に変形したり損
傷したりするおそれがある。
基板の厚みが小さくなると、中継基板の剛性が小さくな
り、半導体装置の製造工程において容易に変形したり損
傷したりするおそれがある。
【０００９】本発明は上記の点に鑑みてなされたもので
あり、中継基板のベース基板に特殊な処理を施すことな
く、半導体素子とバイパスコンデンサ等の受動素子を内
臓した中継基板とをパッケージングした半導体装置の製
造方法及びそのような半導体装置に好適な中継基板を提
供することを目的とする。
あり、中継基板のベース基板に特殊な処理を施すことな
く、半導体素子とバイパスコンデンサ等の受動素子を内
臓した中継基板とをパッケージングした半導体装置の製
造方法及びそのような半導体装置に好適な中継基板を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。
【００１１】請求項１記載の発明は、受動素子を内臓し
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板上に形成された状態の前記中継基板
の前記ベース基板とは反対側の面に少なくとも一つの半
導体素子を実装する半導体素子実装工程と、前記ベース
基板を前記中継基板から分離し、前記中継基板の他方の
面を露出させるベース基板分離工程と、前記中継基板の
他方の面に露出した電極パッドを介して前記中継基板を
パッケージ基板に実装する中継基板実装工程とを有する
ことを特徴とするものである。
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板上に形成された状態の前記中継基板
の前記ベース基板とは反対側の面に少なくとも一つの半
導体素子を実装する半導体素子実装工程と、前記ベース
基板を前記中継基板から分離し、前記中継基板の他方の
面を露出させるベース基板分離工程と、前記中継基板の
他方の面に露出した電極パッドを介して前記中継基板を
パッケージ基板に実装する中継基板実装工程とを有する
ことを特徴とするものである。
【００１２】請求項１記載の発明によれば、中継基板に
半導体素子が実装されるまで中継基板はベース基板に固
定されており、中継基板はベース基板により補強されて
いる。また、ベース基板を除去した後でも、半導体素子
が実装されているため、半導体素子が補強の機能を果た
す。したがって、中継基板は単体で扱われることはなく
常に補強された状態であるので、中継基板の変形及び損
傷を防止することができる。
半導体素子が実装されるまで中継基板はベース基板に固
定されており、中継基板はベース基板により補強されて
いる。また、ベース基板を除去した後でも、半導体素子
が実装されているため、半導体素子が補強の機能を果た
す。したがって、中継基板は単体で扱われることはなく
常に補強された状態であるので、中継基板の変形及び損
傷を防止することができる。
【００１３】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、前記半導体素子実装工程
は、前記中継基板と前記半導体素子との間にアンダーフ
ィルを充填する工程を含むことを特徴とするものであ
る。
導体装置の製造方法であって、前記半導体素子実装工程
は、前記中継基板と前記半導体素子との間にアンダーフ
ィルを充填する工程を含むことを特徴とするものであ
る。
【００１４】請求項２記載の発明によれば、アンダーフ
ィルにより中継基板は更に補強される。
ィルにより中継基板は更に補強される。
【００１５】請求項３記載の発明は、受動素子を内臓し
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板上に形成された状態の前記中継基板
を、前記ベース基板とは反対側の面に露出した電極パッ
ドを介してパッケージ基板に実装する中継基板実装工程
と、前記ベース基板を前記中継基板から分離し、前記中
継基板の他方の面を露出させるベース基板分離工程と、
前記中継基板の他方の面に露出した電極パッドを介して
少なくとも一つの半導体素子を前記中継基板に実装する
半導体素子実装工程とを有することを特徴とするもので
ある。
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板上に形成された状態の前記中継基板
を、前記ベース基板とは反対側の面に露出した電極パッ
ドを介してパッケージ基板に実装する中継基板実装工程
と、前記ベース基板を前記中継基板から分離し、前記中
継基板の他方の面を露出させるベース基板分離工程と、
前記中継基板の他方の面に露出した電極パッドを介して
少なくとも一つの半導体素子を前記中継基板に実装する
半導体素子実装工程とを有することを特徴とするもので
ある。
【００１６】請求項３記載の発明によれば、中継基板が
パッケージ基板に実装されるまで中継基板はベース基板
に固定されており、中継基板はベース基板により補強さ
れている。また、ベース基板を除去した後でも、パッケ
ージ基板に実装されているため、パッケージ基板が補強
の機能を果たす。したがって、中継基板は単体で扱われ
ることはなく常に補強された状態であるので、中継基板
の変形及び損傷を防止することができる。
パッケージ基板に実装されるまで中継基板はベース基板
に固定されており、中継基板はベース基板により補強さ
れている。また、ベース基板を除去した後でも、パッケ
ージ基板に実装されているため、パッケージ基板が補強
の機能を果たす。したがって、中継基板は単体で扱われ
ることはなく常に補強された状態であるので、中継基板
の変形及び損傷を防止することができる。
【００１７】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法であって、前記中継基板実装工程
は、前記中継基板と前記パッケージ基板との間にアンダ
ーフィルを充填する工程を含むことを特徴とするもので
ある。
導体装置の製造方法であって、前記中継基板実装工程
は、前記中継基板と前記パッケージ基板との間にアンダ
ーフィルを充填する工程を含むことを特徴とするもので
ある。
【００１８】請求項４記載の発明によれば、アンダーフ
ィルにより中継基板は更に補強される。
ィルにより中継基板は更に補強される。
【００１９】請求項５記載の発明は、請求項１乃至４の
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板はシリコンウェハよりなり、複数の
前記中継基板を該シリコンウェハ上に一体的に形成し、
前記ベース基板除去工程の後に前記中継基板を個片化す
ることを特徴とするものである。
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板はシリコンウェハよりなり、複数の
前記中継基板を該シリコンウェハ上に一体的に形成し、
前記ベース基板除去工程の後に前記中継基板を個片化す
ることを特徴とするものである。
【００２０】請求項５記載の発明によれば、複数の中継
基板を一体的に扱うことができ、半導体製造工程の簡略
化を図ることができる。
基板を一体的に扱うことができ、半導体製造工程の簡略
化を図ることができる。
【００２１】請求項６記載の発明は、受動素子を内臓し
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板を前記中継基板から分離するベース
基板分離工程と、前記中継基板の一方の面に形成された
電極パッドに対して少なくとも一つの半導体素子を実装
する半導体素子実装工程と、前記中継基板の他方の面に
形成された電極パッドを介して、前記中継基板をパッケ
ージ基板に実装する中継基板実装工程とを有することを
特徴とするものである。
た半導体装置の製造方法であって、受動素子を内臓した
中継基板をベース基板上に形成する中継基板形成工程
と、前記ベース基板を前記中継基板から分離するベース
基板分離工程と、前記中継基板の一方の面に形成された
電極パッドに対して少なくとも一つの半導体素子を実装
する半導体素子実装工程と、前記中継基板の他方の面に
形成された電極パッドを介して、前記中継基板をパッケ
ージ基板に実装する中継基板実装工程とを有することを
特徴とするものである。
【００２２】請求項６記載の発明によれば、中継基板の
いずれの面側からでも実装工程を始めることができ、半
導体製造工程の自由度が増す。
いずれの面側からでも実装工程を始めることができ、半
導体製造工程の自由度が増す。
【００２３】請求項７記載の発明は、請求項１乃至６の
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記中継基板形成工程は、前記ベース基板とは反対
側に形成される中継基板の電極パッド上に柱状金属部材
を形成する工程と、該柱状金属部材の間に絶縁性樹脂を
充填する工程とを含むことを特徴とするものである。
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記中継基板形成工程は、前記ベース基板とは反対
側に形成される中継基板の電極パッド上に柱状金属部材
を形成する工程と、該柱状金属部材の間に絶縁性樹脂を
充填する工程とを含むことを特徴とするものである。
【００２４】請求項７記載の発明によれば、絶縁性樹脂
により中継基板が補強され、中継基板の変形や損傷を防
止することができる。
により中継基板が補強され、中継基板の変形や損傷を防
止することができる。
【００２５】請求項８記載の発明は、受動素子を内臓し
た中継基板であって、表面及び裏面のいずれか一方に形
成された電極パッド上に形成され、前記中継基板の厚み
方向に所定の長さだけ延在する柱状金属部材と、該柱状
金属部材の間に充填された絶縁性樹脂よりなる絶縁性樹
脂層とを有することを特徴とするものである。
た中継基板であって、表面及び裏面のいずれか一方に形
成された電極パッド上に形成され、前記中継基板の厚み
方向に所定の長さだけ延在する柱状金属部材と、該柱状
金属部材の間に充填された絶縁性樹脂よりなる絶縁性樹
脂層とを有することを特徴とするものである。
【００２６】請求項８記載の発明によれば、絶縁性樹脂
層により中継基板が補強され、半導体装置の製造工程に
おいて、中継基板の変形や損傷を防止することができ
る。
層により中継基板が補強され、半導体装置の製造工程に
おいて、中継基板の変形や損傷を防止することができ
る。
【００２７】請求項９記載の発明は、請求項８記載の中
継基板であって、前記柱状金属部材は柱状に堆積した銅
メッキ層よりなることを特徴とするものである。
継基板であって、前記柱状金属部材は柱状に堆積した銅
メッキ層よりなることを特徴とするものである。
【００２８】請求項９記載の発明によれば、フォトレジ
ストを用いたリソグラフィ技術により柱状に銅メッキを
堆積することができ、容易に柱状金属部材を電極パッド
の上に形成することができる。
ストを用いたリソグラフィ技術により柱状に銅メッキを
堆積することができ、容易に柱状金属部材を電極パッド
の上に形成することができる。
【００２９】請求項１０記載の発明は、請求項８記載の
中継基板であって、前記柱状金属部材は金ワイヤよりな
り、前記電極パッドにワイヤボンディング法により接合
されていることを特徴とするものである。
中継基板であって、前記柱状金属部材は金ワイヤよりな
り、前記電極パッドにワイヤボンディング法により接合
されていることを特徴とするものである。
【００３０】請求項１０記載の発明によれば、金ワイヤ
を電極パッドに接合することにより、容易に柱状金属部
材を形成することができる。
を電極パッドに接合することにより、容易に柱状金属部
材を形成することができる。
【００３１】請求項１１記載の発明は、受動素子を内臓
した中継基板の製造方法であって、セラミック板上に銅
スパッタ膜を形成する工程と、受動素子を内臓した中継
基板を該銅スパッタ膜上に形成する中継基板形成工程
と、前記セラミック板を前記銅スパッタ膜から剥離して
分離するベース基板分離工程と、前記銅スパッタ膜をエ
ッチングにより除去して前記中継基板の電極を露出させ
る工程とを有することを特徴とするものである。
した中継基板の製造方法であって、セラミック板上に銅
スパッタ膜を形成する工程と、受動素子を内臓した中継
基板を該銅スパッタ膜上に形成する中継基板形成工程
と、前記セラミック板を前記銅スパッタ膜から剥離して
分離するベース基板分離工程と、前記銅スパッタ膜をエ
ッチングにより除去して前記中継基板の電極を露出させ
る工程とを有することを特徴とするものである。
【００３２】請求項１１記載の発明によれば、銅スパッ
タ膜とセラミック板との密着が悪いため、銅スパッタ膜
を有する中継基板からベース基板としてのセラミック板
を容易に剥離することができる。セラミック板の剥離後
に銅スパッタ膜を除去することにより、中継基板を形成
することができる。
タ膜とセラミック板との密着が悪いため、銅スパッタ膜
を有する中継基板からベース基板としてのセラミック板
を容易に剥離することができる。セラミック板の剥離後
に銅スパッタ膜を除去することにより、中継基板を形成
することができる。
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００３３】図１は本発明の第１実施例による半導体装
置の断面図である。本発明の第１実施例による半導体装
置は、パッケージ基板２と、パッケージ基板２に接続さ
れた中継基板４と、中継基板４に実装された第１及び第
２の半導体素子６，８とよりなる。なお、中継基板４に
実装される半導体素子の数は、一つでもよくまた３つ以
上であってもよい。また、本実施例では、第１及び第２
の半導体素子６，８の背面にヒートスプレッダ１０が接
着剤１２により固定されており、半導体素子６，８から
の放熱を促進する機能を果たしている。しかし、ヒート
スプレッダは必ず必要なわけではなく、必要に応じて設
けられる。
置の断面図である。本発明の第１実施例による半導体装
置は、パッケージ基板２と、パッケージ基板２に接続さ
れた中継基板４と、中継基板４に実装された第１及び第
２の半導体素子６，８とよりなる。なお、中継基板４に
実装される半導体素子の数は、一つでもよくまた３つ以
上であってもよい。また、本実施例では、第１及び第２
の半導体素子６，８の背面にヒートスプレッダ１０が接
着剤１２により固定されており、半導体素子６，８から
の放熱を促進する機能を果たしている。しかし、ヒート
スプレッダは必ず必要なわけではなく、必要に応じて設
けられる。
【００３４】パッケージ基板２はガラスセラミック基
板、アルミナ基板またはビルドアップ基板などにより構
成される。パッケージ基板２の上面２ａには、ハンダバ
ンプ１４が接続される電極パッドが形成され、下面２ｂ
には外部接続端子としてのハンダボール１６が形成され
る電極パッドが形成される。パッケージ基板２は多層構
造であり、層間を貫通接続するビア等により上面２ａの
電極パッドは、下面２ｂの対応する電極パッドに電気的
に接続される。
板、アルミナ基板またはビルドアップ基板などにより構
成される。パッケージ基板２の上面２ａには、ハンダバ
ンプ１４が接続される電極パッドが形成され、下面２ｂ
には外部接続端子としてのハンダボール１６が形成され
る電極パッドが形成される。パッケージ基板２は多層構
造であり、層間を貫通接続するビア等により上面２ａの
電極パッドは、下面２ｂの対応する電極パッドに電気的
に接続される。
【００３５】図１に示すように、中継基板４は多層構造
であり、内部にバイパスコンデンサの機能を果たす内蔵
キャパシタ１８が形成される。中継基板４の下面４ｂに
は、第１の導電体層により形成された電極パッドが露出
しており、ハンダバンプ１４を介してパッケージ基板２
の対応する電極バッドに接続される。また、中継基板４
の上面４ａには、第４の導電体層により形成された電極
パッドが露出しており、この電極パッドを用いて第１及
び第２の半導体素子６，８が中継基板４に対してフリッ
プチップ実装される。
であり、内部にバイパスコンデンサの機能を果たす内蔵
キャパシタ１８が形成される。中継基板４の下面４ｂに
は、第１の導電体層により形成された電極パッドが露出
しており、ハンダバンプ１４を介してパッケージ基板２
の対応する電極バッドに接続される。また、中継基板４
の上面４ａには、第４の導電体層により形成された電極
パッドが露出しており、この電極パッドを用いて第１及
び第２の半導体素子６，８が中継基板４に対してフリッ
プチップ実装される。
【００３６】図２は中継基板４の構成および製造工程を
説明するための断面図である。まず、図２（ａ）に示す
ように、シリコン基板等のベース基板２０上に、第１の
導電体層２２としてプラチナ薄膜によるパターンを形成
して電極パッドとする。次に、第１の絶縁層２４として
高誘電率を有するＢＳＴ膜（バリウム・ストロンチウム
・チタン膜）を形成する。そして必要な位置に第１のビ
ア２６を形成した後、第１の絶縁層２４上に第２の導電
体層２８としてプラチナ薄膜によるパターンを形成して
電極パッドとする。第１の絶縁層２４の両面に形成され
た電極パッドのうち、第１のビア２６により接続された
電極パッドは電気的に導通する回路として機能する。一
方、間に第１のビア２６が設けられずに対向する電極パ
ッドは、高誘電率を有するＢＳＴ膜が間に介在すること
によりキャパシタとして機能する。このキャパシタが内
臓キャパシタ１８となり、半導体装置に組み込まれた際
にバイパスコンデンサの機能を果たす。
説明するための断面図である。まず、図２（ａ）に示す
ように、シリコン基板等のベース基板２０上に、第１の
導電体層２２としてプラチナ薄膜によるパターンを形成
して電極パッドとする。次に、第１の絶縁層２４として
高誘電率を有するＢＳＴ膜（バリウム・ストロンチウム
・チタン膜）を形成する。そして必要な位置に第１のビ
ア２６を形成した後、第１の絶縁層２４上に第２の導電
体層２８としてプラチナ薄膜によるパターンを形成して
電極パッドとする。第１の絶縁層２４の両面に形成され
た電極パッドのうち、第１のビア２６により接続された
電極パッドは電気的に導通する回路として機能する。一
方、間に第１のビア２６が設けられずに対向する電極パ
ッドは、高誘電率を有するＢＳＴ膜が間に介在すること
によりキャパシタとして機能する。このキャパシタが内
臓キャパシタ１８となり、半導体装置に組み込まれた際
にバイパスコンデンサの機能を果たす。
【００３７】次に、図２（ｂ）に示すように、第２の導
電体層２２上に第２の絶縁層３０を形成し、その上に第
３の導電体層３２として銅配線パターンを形成する。第
２の絶縁層３０はポリイミド又はＢＣＢ膜等により形成
され、第２の導電体層２２による電極パッドに対応する
位置にビア孔が形成される。第３の導電体層３２は例え
ば銅（Ｃｕ）メッキにより形成され、ビア孔に第２のビ
アが形成される。したがって、第２の絶縁層３０上に形
成された銅配線パターンと第２の導電体層２８として形
成されたプラチナ薄膜配線パターンとは第２のビア３４
により電気的に接続される。第３の導電体層３２として
の銅配線パターンは、引き回し用の配線パターンとな
る。
電体層２２上に第２の絶縁層３０を形成し、その上に第
３の導電体層３２として銅配線パターンを形成する。第
２の絶縁層３０はポリイミド又はＢＣＢ膜等により形成
され、第２の導電体層２２による電極パッドに対応する
位置にビア孔が形成される。第３の導電体層３２は例え
ば銅（Ｃｕ）メッキにより形成され、ビア孔に第２のビ
アが形成される。したがって、第２の絶縁層３０上に形
成された銅配線パターンと第２の導電体層２８として形
成されたプラチナ薄膜配線パターンとは第２のビア３４
により電気的に接続される。第３の導電体層３２として
の銅配線パターンは、引き回し用の配線パターンとな
る。
【００３８】次に、第３の導電体層３２の上に第３の絶
縁層３６を形成し、その上に第４の導電体層４０として
銅配線パターンを形成する。第３の絶縁層３６はポリイ
ミド又はＢＣＢ膜等により形成され、第３の導電体層３
２による銅配線パターンに対応する位置にビア孔が形成
される。第４の導電体層４０は例えば銅（Ｃｕ）メッキ
により形成され、ビア孔に第３のビア３８が形成され
る。したがって、第２の絶縁層３０上に形成された銅配
線パターンと第３の絶縁層３６上に形成された銅配線パ
ターンとは第３のビア３８により電気的に接続される。
第４の導電体層４０としての銅配線パターンは電極パッ
ドとして形成され、この電極パッドに対して上述の第１
及び第２の半導体素子６，８がフリップチップ実装され
る。
縁層３６を形成し、その上に第４の導電体層４０として
銅配線パターンを形成する。第３の絶縁層３６はポリイ
ミド又はＢＣＢ膜等により形成され、第３の導電体層３
２による銅配線パターンに対応する位置にビア孔が形成
される。第４の導電体層４０は例えば銅（Ｃｕ）メッキ
により形成され、ビア孔に第３のビア３８が形成され
る。したがって、第２の絶縁層３０上に形成された銅配
線パターンと第３の絶縁層３６上に形成された銅配線パ
ターンとは第３のビア３８により電気的に接続される。
第４の導電体層４０としての銅配線パターンは電極パッ
ドとして形成され、この電極パッドに対して上述の第１
及び第２の半導体素子６，８がフリップチップ実装され
る。
【００３９】上述の第３及び第４の導電体層３２，４０
を銅メッキにより形成する際、下の絶縁層との密着性を
確保し、電解メッキを可能とする目的で、銅メッキを施
す前にＴｉやＣｒ，Ｗ等のスパッタ薄膜を形成しておく
ことが好ましい。また、上述の第２及び第３の絶縁層３
０，３６の厚みは２μｍ〜１０μｍであり、銅配線パタ
ーンの厚みは数μｍ程度である。また、第４の導電体層
としての配線パターンは、半導体素子がフリップチップ
実装される電極パッドに相当するので、Ｎｉメッキ等の
バリアメタルメッキを施し、且つＡｕ，Ｐｄ，Ｓｎなど
のメッキ処理を施しておくことが好ましい。
を銅メッキにより形成する際、下の絶縁層との密着性を
確保し、電解メッキを可能とする目的で、銅メッキを施
す前にＴｉやＣｒ，Ｗ等のスパッタ薄膜を形成しておく
ことが好ましい。また、上述の第２及び第３の絶縁層３
０，３６の厚みは２μｍ〜１０μｍであり、銅配線パタ
ーンの厚みは数μｍ程度である。また、第４の導電体層
としての配線パターンは、半導体素子がフリップチップ
実装される電極パッドに相当するので、Ｎｉメッキ等の
バリアメタルメッキを施し、且つＡｕ，Ｐｄ，Ｓｎなど
のメッキ処理を施しておくことが好ましい。
【００４０】図２（ｂ）に示すように、中継基板４はベ
ース基板２０上に形成された状態であるが、中継基板４
を用いて半導体装置を製造する段階でベース基板２０を
除去することとなる。これは、中継基板４はその厚みが
薄く、ベース基板２０から分離して単体とすると、容易
に変形したり損傷したりするおそれがあるためである。
ース基板２０上に形成された状態であるが、中継基板４
を用いて半導体装置を製造する段階でベース基板２０を
除去することとなる。これは、中継基板４はその厚みが
薄く、ベース基板２０から分離して単体とすると、容易
に変形したり損傷したりするおそれがあるためである。
【００４１】なお、上述の中継基板４は、特許出願２０
００−８７８７２号により提案された方法によっても製
造することができる。
００−８７８７２号により提案された方法によっても製
造することができる。
【００４２】次に、本実施例による半導体装置の製造方
法について、図３及び図４を参照しながら説明する。
法について、図３及び図４を参照しながら説明する。
【００４３】まず、図４のフローチャートに示すよう
に、中継基板４を準備する。ステップＳ１において、ベ
ース基板２０となるシリコンウェハ上にプラチナ薄膜か
らなる第１の導電体層２２を形成する。次に、ステップ
Ｓ２において、第１の導電体層２２上に第１の絶縁層２
４となるＢＳＴ膜を形成する。そして、ステップＳ３に
おいて、ＢＳＴ膜上にプラチナ薄膜からなる第２の導電
体層２８を形成する。
に、中継基板４を準備する。ステップＳ１において、ベ
ース基板２０となるシリコンウェハ上にプラチナ薄膜か
らなる第１の導電体層２２を形成する。次に、ステップ
Ｓ２において、第１の導電体層２２上に第１の絶縁層２
４となるＢＳＴ膜を形成する。そして、ステップＳ３に
おいて、ＢＳＴ膜上にプラチナ薄膜からなる第２の導電
体層２８を形成する。
【００４４】次に、ステップＳ４において、第２の導電
体層２８上に第２の絶縁層３０となるポリイミド膜を形
成する。ステップＳ５において、ポリイミド膜上に銅メ
ッキよりなる第３の導電体層３２を形成する。ステップ
Ｓ６において、第３の導電体層３２上に第４の絶縁層３
６となるポリイミド膜を形成する。ステップＳ７におい
て、ポリイミド膜上に銅メッキよりなる第４の導電体層
４０を形成する。
体層２８上に第２の絶縁層３０となるポリイミド膜を形
成する。ステップＳ５において、ポリイミド膜上に銅メ
ッキよりなる第３の導電体層３２を形成する。ステップ
Ｓ６において、第３の導電体層３２上に第４の絶縁層３
６となるポリイミド膜を形成する。ステップＳ７におい
て、ポリイミド膜上に銅メッキよりなる第４の導電体層
４０を形成する。
【００４５】以上のステップＳ１〜Ｓ７までが、中継基
板４を準備するための工程である。なお、ステップＳ５
及びＳ６を繰り返すことにより、中継基板４を更に多層
化することができる。
板４を準備するための工程である。なお、ステップＳ５
及びＳ６を繰り返すことにより、中継基板４を更に多層
化することができる。
【００４６】中継基板４の準備が完了したら、半導体素
子６，８を中継基板４にフリップチップ実装するための
処理を行う。すなわち、ステップＳ８において、中継基
板４の第４の導電体層４０よりなる電極パッドにバリア
メタルとしてＮｉメッキを施し、その上にＡｕ，Ｐｄ，
Ｓｎなどのメッキ処理を施す。そして、ステップＳ９に
おいて、予めハンダバンプが形成された半導体素子６，
８を、中継基板４の第４の導電体層４０に対してフリッ
プチップ実装する。ハンダ接合の代わりに、半導体素子
６，８にＡｕスタッドバンプを形成し、中継基板側に錫
メッキを施しておき、金−錫接合を行ってもよい。
子６，８を中継基板４にフリップチップ実装するための
処理を行う。すなわち、ステップＳ８において、中継基
板４の第４の導電体層４０よりなる電極パッドにバリア
メタルとしてＮｉメッキを施し、その上にＡｕ，Ｐｄ，
Ｓｎなどのメッキ処理を施す。そして、ステップＳ９に
おいて、予めハンダバンプが形成された半導体素子６，
８を、中継基板４の第４の導電体層４０に対してフリッ
プチップ実装する。ハンダ接合の代わりに、半導体素子
６，８にＡｕスタッドバンプを形成し、中継基板側に錫
メッキを施しておき、金−錫接合を行ってもよい。
【００４７】次に、ステップＳ１０において、中継基板
と半導体素子６，８との間にアンダーフィル４４を注入
しフリップチップ実装の信頼性を確保する。本実施例で
は２個の半導体素子６，８を中継基板４に対してフリッ
プチップ実装しているが、実装する半導体素子の数は１
個でもよく、また３個以上であってもよい。
と半導体素子６，８との間にアンダーフィル４４を注入
しフリップチップ実装の信頼性を確保する。本実施例で
は２個の半導体素子６，８を中継基板４に対してフリッ
プチップ実装しているが、実装する半導体素子の数は１
個でもよく、また３個以上であってもよい。
【００４８】以上の工程により、図３（ａ）に示すよう
に、中継基板４に第１及び第２の半導体素子６，８が実
装された状態となる。これまでの工程では、中継基板４
はベース基板２０上に形成されたままで行われるため、
ベース基板２０が厚みの薄い中継基板４を補強する機能
を果たし、半導体素子６，８のフリップチップ実装を容
易に行うことができる。また、中継基板４が変形したり
損傷したりすることを防止することができる。
に、中継基板４に第１及び第２の半導体素子６，８が実
装された状態となる。これまでの工程では、中継基板４
はベース基板２０上に形成されたままで行われるため、
ベース基板２０が厚みの薄い中継基板４を補強する機能
を果たし、半導体素子６，８のフリップチップ実装を容
易に行うことができる。また、中継基板４が変形したり
損傷したりすることを防止することができる。
【００４９】中継基板４に半導体素子６，８が実装され
てアンダーフィル４４により固定された後、ステップ１
１において、シリコン基板であるベース基板２０を除去
する。ベース基板２０の除去は、エッチング又はバック
グラインド（研磨）により行うことができる。またエッ
チングとバックグラインドとを併用することとしてもよ
い。ベース基板２０を除去することにより、図３（ｂ）
に示すように中継基板４の表面に第１の導電体層４０が
露出する。
てアンダーフィル４４により固定された後、ステップ１
１において、シリコン基板であるベース基板２０を除去
する。ベース基板２０の除去は、エッチング又はバック
グラインド（研磨）により行うことができる。またエッ
チングとバックグラインドとを併用することとしてもよ
い。ベース基板２０を除去することにより、図３（ｂ）
に示すように中継基板４の表面に第１の導電体層４０が
露出する。
【００５０】なお、ベース基板２０を除去しても、中継
基板４の反対側には半導体素子６，８がアンダーフィル
４４により固定されているため、半導体素子６，８が中
継基板４を補強する機能を果たし、中継基板４の変形及
び損傷が防止される。
基板４の反対側には半導体素子６，８がアンダーフィル
４４により固定されているため、半導体素子６，８が中
継基板４を補強する機能を果たし、中継基板４の変形及
び損傷が防止される。
【００５１】次に、ステップ１２において、中継基板４
の第１の導電体層４０よりなる電極パッドにハンダバン
プを形成し、中継基板４をガラスセラミック基板やビル
ドアップ基板等のパッケージ基板２に実装する。そし
て、中継基板４とパッケージ基板２との間にアンダーフ
ィル４６を注入して実装の信頼性を確保する。そして、
ステップＳ１３において、ヒートスプレッダ１０を半導
体素子６，８に接着剤１２を介して固定する。最後に、
ステップＳ１４において外部接続端子としてハンダボー
ル１６をパケージ基板２の底面側に設けられた電極パッ
ドに形成し、図３（ｃ）及び図１に示す半導体装置が完
成する。
の第１の導電体層４０よりなる電極パッドにハンダバン
プを形成し、中継基板４をガラスセラミック基板やビル
ドアップ基板等のパッケージ基板２に実装する。そし
て、中継基板４とパッケージ基板２との間にアンダーフ
ィル４６を注入して実装の信頼性を確保する。そして、
ステップＳ１３において、ヒートスプレッダ１０を半導
体素子６，８に接着剤１２を介して固定する。最後に、
ステップＳ１４において外部接続端子としてハンダボー
ル１６をパケージ基板２の底面側に設けられた電極パッ
ドに形成し、図３（ｃ）及び図１に示す半導体装置が完
成する。
【００５２】ステップ１３におけるヒートスプレッダ１
０を設ける必要が無い場合は、スッテプＳ１３を行わず
にステップＳ１４に進んでもよい。また、ステップＳ１
３とステップＳ１４はどちらを先に行ってもかまわな
い。
０を設ける必要が無い場合は、スッテプＳ１３を行わず
にステップＳ１４に進んでもよい。また、ステップＳ１
３とステップＳ１４はどちらを先に行ってもかまわな
い。
【００５３】また、上述の例では、シリコンウェハをベ
ース基板２０として用いているが、ベース基板２０がウ
ェハの状態において複数の中継基板４をウェハ上に形成
することもできる。この場合、中継基板４をダイシング
等で個片化する処理は、ステップＳ７の処理が終了した
後、あるいは、ステップＳ９又はＳ１０の処理が終了し
た後に行うことが好ましい。
ース基板２０として用いているが、ベース基板２０がウ
ェハの状態において複数の中継基板４をウェハ上に形成
することもできる。この場合、中継基板４をダイシング
等で個片化する処理は、ステップＳ７の処理が終了した
後、あるいは、ステップＳ９又はＳ１０の処理が終了し
た後に行うことが好ましい。
【００５４】次に、本発明の第２実施例について図５を
参照しながら説明する。図５は本発明の第２実施例によ
る半導体装置の断面図である。図５において図１に示す
構成部品と同等な部品には同じ符号を付し、その説明は
省略する。
参照しながら説明する。図５は本発明の第２実施例によ
る半導体装置の断面図である。図５において図１に示す
構成部品と同等な部品には同じ符号を付し、その説明は
省略する。
【００５５】本発明の第２実施例による半導体装置は、
上述の第１実施例による半導体装置と同じ構成部品を用
いているが、中継基板４が上下逆に配置されている点が
異なる。すなわち、中継基板４の第４の導電体層４０よ
りなる電極パッドがパッケージ基板２の電極パッドに接
続され、半導体素子６，８は第１の導電体層２２よりな
る電極パッドに対して実装される。
上述の第１実施例による半導体装置と同じ構成部品を用
いているが、中継基板４が上下逆に配置されている点が
異なる。すなわち、中継基板４の第４の導電体層４０よ
りなる電極パッドがパッケージ基板２の電極パッドに接
続され、半導体素子６，８は第１の導電体層２２よりな
る電極パッドに対して実装される。
【００５６】図６は図５に示す半導体装置の製造工程を
説明するための断面図であり、図７は図５に示す半導体
装置の製造工程のフローチャートである。
説明するための断面図であり、図７は図５に示す半導体
装置の製造工程のフローチャートである。
【００５７】図７におけるステップＳ２１〜Ｓ２７まで
の工程は、中継基板４を形成する工程であり、図４にお
けるステップＳ１〜Ｓ７までの工程と同じである。本実
施例では、中継基板４がベース基板２０上に形成された
後、ステップＳ２８において、中継基板４をパッケージ
基板に実装するための前処理が施される。すなわち、ハ
ンダ接合による実装の場合はパッケージ基板２０にハン
ダバンプを形成しておく。あるいは、金−錫接合による
実装の場合は、パッケージ基板２０の電極パッドに金ス
タッドバンプを形成し、中継基板４の電極パッドに錫メ
ッキ処理を施す。
の工程は、中継基板４を形成する工程であり、図４にお
けるステップＳ１〜Ｓ７までの工程と同じである。本実
施例では、中継基板４がベース基板２０上に形成された
後、ステップＳ２８において、中継基板４をパッケージ
基板に実装するための前処理が施される。すなわち、ハ
ンダ接合による実装の場合はパッケージ基板２０にハン
ダバンプを形成しておく。あるいは、金−錫接合による
実装の場合は、パッケージ基板２０の電極パッドに金ス
タッドバンプを形成し、中継基板４の電極パッドに錫メ
ッキ処理を施す。
【００５８】次に、ステップＳ２９において、図６
（ａ）に示すように、中継基板４をパッケージ基板２０
に実装し、ステップＳ３０において中継基板とパッケー
ジ基板２０との間にアンダーフィル４６を注入する。そ
の後、ステップＳ３１において、図６（ｂ）に示すよう
に、ベース基板２０を除去する。ベース基板２０の除去
は上述の第１実施例と同様な方法で行う。
（ａ）に示すように、中継基板４をパッケージ基板２０
に実装し、ステップＳ３０において中継基板とパッケー
ジ基板２０との間にアンダーフィル４６を注入する。そ
の後、ステップＳ３１において、図６（ｂ）に示すよう
に、ベース基板２０を除去する。ベース基板２０の除去
は上述の第１実施例と同様な方法で行う。
【００５９】このように、本実施例では、中継基板４か
らベース基板２０を除去する前に、中継基板４はパッケ
ージ基板２に実装されるため、中継基板４は常にベース
基板２０又はパッケージ基板２により補強されている。
したがって、中継基板が単体となって変形や損傷が発生
することが防止できる。
らベース基板２０を除去する前に、中継基板４はパッケ
ージ基板２に実装されるため、中継基板４は常にベース
基板２０又はパッケージ基板２により補強されている。
したがって、中継基板が単体となって変形や損傷が発生
することが防止できる。
【００６０】ステップＳ３１でベース基板２０が除去さ
れると、中継基板４の表面に第１の導電体層２２が露出
する。そこで、ステップＳ３２において半導体素子６，
８を中継基板４にフリップチップ実装し、それらの間に
アンダーフィル４４を注入する。そして、第１実施例と
同様に、ステップＳ３３において、ヒートスプレッダ１
０を半導体素子６，８に接着剤１２により接合する。ス
テップＳ３４において、ハンダボール１６をパッケージ
基板の底面側の電極パッド上に形成して、図６（ｃ）及
び図５に示す半導体装置が完成する。
れると、中継基板４の表面に第１の導電体層２２が露出
する。そこで、ステップＳ３２において半導体素子６，
８を中継基板４にフリップチップ実装し、それらの間に
アンダーフィル４４を注入する。そして、第１実施例と
同様に、ステップＳ３３において、ヒートスプレッダ１
０を半導体素子６，８に接着剤１２により接合する。ス
テップＳ３４において、ハンダボール１６をパッケージ
基板の底面側の電極パッド上に形成して、図６（ｃ）及
び図５に示す半導体装置が完成する。
【００６１】次に、本発明の第３実施例について、図８
を参照しながら説明する。本発明の第３実施例による半
導体装置は、上述の第１実施例又は第２実施例による半
導体装置と同様な構成であるが、その製造工程が異な
る。
を参照しながら説明する。本発明の第３実施例による半
導体装置は、上述の第１実施例又は第２実施例による半
導体装置と同様な構成であるが、その製造工程が異な
る。
【００６２】本発明の第３実施例では、図８（ａ）に示
すように中継基板４をベース基板２０上に形成した後、
図８（ｂ）に示すようにベース基板２０を中継基板４か
ら分離するか、ベース基板２０を除去する。その後、中
継基板４を半導体素子６，８及びパッケージ基板２と接
合する。図８（ｃ）に示すように、半導体素子６，８を
先に実装してもよく、図８（ｄ）に示すようにベース基
板２を先に実装してもよい。この場合、中継基板４はベ
ース基板２０が分離又は除去されても十分な強度を有す
るような厚みをもって形成される。あるいは、中継基板
４を形成する材料は十分な強度を有する材料が選定され
る。
すように中継基板４をベース基板２０上に形成した後、
図８（ｂ）に示すようにベース基板２０を中継基板４か
ら分離するか、ベース基板２０を除去する。その後、中
継基板４を半導体素子６，８及びパッケージ基板２と接
合する。図８（ｃ）に示すように、半導体素子６，８を
先に実装してもよく、図８（ｄ）に示すようにベース基
板２を先に実装してもよい。この場合、中継基板４はベ
ース基板２０が分離又は除去されても十分な強度を有す
るような厚みをもって形成される。あるいは、中継基板
４を形成する材料は十分な強度を有する材料が選定され
る。
【００６３】次に、本発明の第４実施例について図９を
参照しながら説明する。図９は本発明の第４実施例によ
る半導体装置の断面図である。図９において、図１に示
す構成部品と同等の部品には同じ符号を付し、その説明
は省略する。
参照しながら説明する。図９は本発明の第４実施例によ
る半導体装置の断面図である。図９において、図１に示
す構成部品と同等の部品には同じ符号を付し、その説明
は省略する。
【００６４】本実施例による半導体装置は、上述の第１
実施例による半導体装置と基本的な構成は同じである
が、中継基板の４Ａの構造が上述の中継基板４とは異な
る。すなわち、本実施例における中継基板４Ａは、図９
に示すように、電極パッドを構成する第４の導電体層４
０の上に、さらに柱状金属部材５０（メタルピラー又は
メタルポストと称する）を有している。そして、メタル
ピラー５０の間に絶縁性樹脂５２を充填して隣接したメ
タルピラー５０同士を絶縁し保持する。
実施例による半導体装置と基本的な構成は同じである
が、中継基板の４Ａの構造が上述の中継基板４とは異な
る。すなわち、本実施例における中継基板４Ａは、図９
に示すように、電極パッドを構成する第４の導電体層４
０の上に、さらに柱状金属部材５０（メタルピラー又は
メタルポストと称する）を有している。そして、メタル
ピラー５０の間に絶縁性樹脂５２を充填して隣接したメ
タルピラー５０同士を絶縁し保持する。
【００６５】メタルピラー５０の高さは、例えば１００
μｍであり、絶縁性樹脂層５２の厚みは７０μｍ〜８０
μｍである。絶縁性樹脂層５２の補強効果により、中継
基板４Ａは十分な剛性を有し、中継基板４Ａの変形ある
いは損傷を防止することができる。
μｍであり、絶縁性樹脂層５２の厚みは７０μｍ〜８０
μｍである。絶縁性樹脂層５２の補強効果により、中継
基板４Ａは十分な剛性を有し、中継基板４Ａの変形ある
いは損傷を防止することができる。
【００６６】図１０は中継基板４Ａの製造工程を説明す
るための断面図である。メタルピラー５０を第４の導電
体層４０上に形成するには、中継基板４を形成した後、
第４の導電体層上にＴｉやＣｒ等のバリアメタル層（図
示せず）をスパッタ装置により形成する。そして、図１
０（ａ）に示すように、バリアメタル層の上にフォトレ
ジストよりなるドライフィルムを貼り付け、フォトリソ
グラフィ技術を用いてドライフィルムにメタルピラー５
０の形状に対応する貫通孔を形成する。使用するドライ
フィルムの厚みは、形成すべきメタルピラーの高さと同
程度とする。そして、図１０（ｂ）に示すように、Ｃｕ
電解メッキ法によりドライフルムの貫通孔内に銅を堆積
し、メタルピラー５０を形成する。
るための断面図である。メタルピラー５０を第４の導電
体層４０上に形成するには、中継基板４を形成した後、
第４の導電体層上にＴｉやＣｒ等のバリアメタル層（図
示せず）をスパッタ装置により形成する。そして、図１
０（ａ）に示すように、バリアメタル層の上にフォトレ
ジストよりなるドライフィルムを貼り付け、フォトリソ
グラフィ技術を用いてドライフィルムにメタルピラー５
０の形状に対応する貫通孔を形成する。使用するドライ
フィルムの厚みは、形成すべきメタルピラーの高さと同
程度とする。そして、図１０（ｂ）に示すように、Ｃｕ
電解メッキ法によりドライフルムの貫通孔内に銅を堆積
し、メタルピラー５０を形成する。
【００６７】メタルピラー５０を形成した後、メタルピ
ラー５０の先端が半導体素子６，８を実装するための電
極パッドとして機能するように、図１１に示すように絶
縁性樹脂層５２から突出した部分にメッキ層５４を形成
する。メッキ層５４は、メタルピラー５０の表面に接す
る部分をＮｉメッキ層からなるバリアメタル層とし、そ
の上にハンダ接合性を改善するためのＰｄメッキ層ある
いはＡｕメッキ層を形成した２層構造とすることが好ま
しい。Ｎｉメッキ層の上にＰｄメッキ層を形成し、その
上にＡｕメッキ層を形成した３層構造としてもよい。
ラー５０の先端が半導体素子６，８を実装するための電
極パッドとして機能するように、図１１に示すように絶
縁性樹脂層５２から突出した部分にメッキ層５４を形成
する。メッキ層５４は、メタルピラー５０の表面に接す
る部分をＮｉメッキ層からなるバリアメタル層とし、そ
の上にハンダ接合性を改善するためのＰｄメッキ層ある
いはＡｕメッキ層を形成した２層構造とすることが好ま
しい。Ｎｉメッキ層の上にＰｄメッキ層を形成し、その
上にＡｕメッキ層を形成した３層構造としてもよい。
【００６８】メッキ層５４を形成した後、図１０（ｃ）
に示すようにドライフィルムを除去する。その後、図１
０（ｄ）に示すように、メタルピラー５０の間に絶縁性
樹脂を充填して絶縁性樹脂層５２を形成する。絶縁性樹
脂の充填には、例えば液状のエポキシ樹脂を注入する方
法や、トランスファモールドによりエポキシ樹脂を充填
する方法を用いることができる。
に示すようにドライフィルムを除去する。その後、図１
０（ｄ）に示すように、メタルピラー５０の間に絶縁性
樹脂を充填して絶縁性樹脂層５２を形成する。絶縁性樹
脂の充填には、例えば液状のエポキシ樹脂を注入する方
法や、トランスファモールドによりエポキシ樹脂を充填
する方法を用いることができる。
【００６９】上述のように形成された中継基板４Ａに
は、上述の第１実施例と同様な方法で、半導体素子６，
８がフリップチップ実装され、且つパッケージ基板２に
実装されて図９に示す半導体装置に組み込まれる。
は、上述の第１実施例と同様な方法で、半導体素子６，
８がフリップチップ実装され、且つパッケージ基板２に
実装されて図９に示す半導体装置に組み込まれる。
【００７０】以上のように、本実施例による中継基板４
Ａは、絶縁樹脂層５２により剛性が増大されており、半
導体装置の製造工程において中継基板４Ａが変形したり
損傷したりすることを防止することができ、半導体装置
の製造歩留まりを改善することができる。
Ａは、絶縁樹脂層５２により剛性が増大されており、半
導体装置の製造工程において中継基板４Ａが変形したり
損傷したりすることを防止することができ、半導体装置
の製造歩留まりを改善することができる。
【００７１】次に、本発明の第５実施例について図１２
を参照しながら説明する。図１２は本発明の第５実施例
による半導体装置の断面である。図１２において、図９
に示す構成部品と同じ部品には同じ符号を付し、その説
明は省略する。
を参照しながら説明する。図１２は本発明の第５実施例
による半導体装置の断面である。図１２において、図９
に示す構成部品と同じ部品には同じ符号を付し、その説
明は省略する。
【００７２】本実施例による半導体装置は、上述の第４
実施例による半導体装置と同じ構成部品を用いている
が、中継基板４Ａが上下逆に配置されている点が異な
る。すなわち、中継基板４Ａのメタルピラー５０がパッ
ケージ基板２の電極パッドに接続され、半導体素子６，
８は第１の導電体層２２よりなる電極パッドに対して実
装される。
実施例による半導体装置と同じ構成部品を用いている
が、中継基板４Ａが上下逆に配置されている点が異な
る。すなわち、中継基板４Ａのメタルピラー５０がパッ
ケージ基板２の電極パッドに接続され、半導体素子６，
８は第１の導電体層２２よりなる電極パッドに対して実
装される。
【００７３】本実施例による半導体装置の製造方法は、
上述の第２実施例による半導体装置の製造方法におい
て、中継基板４を中継基板４Ａに置き換えたものであ
り、詳細な説明は省略する。
上述の第２実施例による半導体装置の製造方法におい
て、中継基板４を中継基板４Ａに置き換えたものであ
り、詳細な説明は省略する。
【００７４】上述の第４実施例と同様に、本実施例によ
る中継基板４Ａは、絶縁樹脂層５２により剛性が増大さ
れており、半導体装置の製造工程において中継基板４Ａ
が変形したり損傷したりすることを防止することがで
き、半導体装置の製造歩留まりを改善することができ
る。
る中継基板４Ａは、絶縁樹脂層５２により剛性が増大さ
れており、半導体装置の製造工程において中継基板４Ａ
が変形したり損傷したりすることを防止することがで
き、半導体装置の製造歩留まりを改善することができ
る。
【００７５】次に、本発明の第６実施例について図１３
を参照しながら説明する。図１３は本発明の第６実施例
による半導体装置の断面図である。図１３において図１
に示す構成部品と同等の部品には同じ符号を付し、その
説明は省略する。
を参照しながら説明する。図１３は本発明の第６実施例
による半導体装置の断面図である。図１３において図１
に示す構成部品と同等の部品には同じ符号を付し、その
説明は省略する。
【００７６】本実施例による半導体装置は、上述の第１
実施例による半導体装置と基本的な構成は同じである
が、中継基板の４Ｂの構造が上述の中継基板４とは異な
る。すなわち、本実施例における中継基板４Ｂは、図１
３に示すように、電極パッドを構成する第４の導電体層
４０の上に、さらに柱状金属部材としてマイクロピン６
０を有している。そして、マイクロピン６０の間に絶縁
性樹脂６２を充填して隣接したマイクロピン同士を絶縁
し保持する。
実施例による半導体装置と基本的な構成は同じである
が、中継基板の４Ｂの構造が上述の中継基板４とは異な
る。すなわち、本実施例における中継基板４Ｂは、図１
３に示すように、電極パッドを構成する第４の導電体層
４０の上に、さらに柱状金属部材としてマイクロピン６
０を有している。そして、マイクロピン６０の間に絶縁
性樹脂６２を充填して隣接したマイクロピン同士を絶縁
し保持する。
【００７７】マイクロピン６０の高さは、例えば１００
μｍであり、絶縁性樹脂層６２の厚みは７０μｍ〜８０
μｍである。絶縁性樹脂層６２の補強効果により、中継
基板４Ｂは十分な剛性を有し、中継基板４Ｂの変形ある
いは損傷を防止することができる。
μｍであり、絶縁性樹脂層６２の厚みは７０μｍ〜８０
μｍである。絶縁性樹脂層６２の補強効果により、中継
基板４Ｂは十分な剛性を有し、中継基板４Ｂの変形ある
いは損傷を防止することができる。
【００７８】マイクロピン６０は、図１４（ａ）に示す
ように、金ワイヤ等の金属ワイヤをワイヤボンディング
法で第４の導電体層４０に接合し、中継基板の厚み方向
に例えば１００μｍの長さ（高さ）となるように先端を
切断することにより形成される。マイクロピン６０の各
々は、互いに接触することのないように、第４の導電体
層４０からほぼ垂直に延在するように設けられる。
ように、金ワイヤ等の金属ワイヤをワイヤボンディング
法で第４の導電体層４０に接合し、中継基板の厚み方向
に例えば１００μｍの長さ（高さ）となるように先端を
切断することにより形成される。マイクロピン６０の各
々は、互いに接触することのないように、第４の導電体
層４０からほぼ垂直に延在するように設けられる。
【００７９】マイクロピン６０が形成されると、マイク
ロピン６０の表面に無電解メッキ法によりＮｉメッキが
施され、さらに金メッキが施される。Ｎｉメッキはバリ
アメタルとして機能し、金メッキはハンダ接合性を改善
するために施される。次に、図１４（ｂ）に示すよう
に、マイクロピン６０の間にエポキシ樹脂等の絶縁性樹
脂が充填され、絶縁性樹脂層６２が形成される。
ロピン６０の表面に無電解メッキ法によりＮｉメッキが
施され、さらに金メッキが施される。Ｎｉメッキはバリ
アメタルとして機能し、金メッキはハンダ接合性を改善
するために施される。次に、図１４（ｂ）に示すよう
に、マイクロピン６０の間にエポキシ樹脂等の絶縁性樹
脂が充填され、絶縁性樹脂層６２が形成される。
【００８０】上述のように形成された中継基板４Ｂに
は、上述の第１実施例と同様な方法で、半導体素子６，
８がフリップチップ実装され、且つパッケージ基板２に
実装されて図１３に示す半導体装置に組み込まれる。
は、上述の第１実施例と同様な方法で、半導体素子６，
８がフリップチップ実装され、且つパッケージ基板２に
実装されて図１３に示す半導体装置に組み込まれる。
【００８１】以上のように、本実施例による中継基板４
Ｂは、絶縁樹脂層６２により剛性が増大されており、半
導体装置の製造工程において中継基板４Ｂが変形したり
損傷したりすることを防止することができ、半導体装置
の製造歩留まりを改善することができる。
Ｂは、絶縁樹脂層６２により剛性が増大されており、半
導体装置の製造工程において中継基板４Ｂが変形したり
損傷したりすることを防止することができ、半導体装置
の製造歩留まりを改善することができる。
【００８２】次に、本発明の第７実施例について図１５
を参照しながら説明する。図１５は本発明の第７実施例
による半導体装置の断面である。図１５において、図１
３に示す構成部品と同じ部品には同じ符号を付し、その
説明は省略する。
を参照しながら説明する。図１５は本発明の第７実施例
による半導体装置の断面である。図１５において、図１
３に示す構成部品と同じ部品には同じ符号を付し、その
説明は省略する。
【００８３】本実施例による半導体装置は、上述の第４
実施例による半導体装置と同じ構成部品を用いている
が、中継基板４Ａが上下逆に配置されている点が異な
る。すなわち、中継基板４Ａのメタルピラー５０がパッ
ケージ基板２の電極パッドに接続され、半導体素子６，
８は第１の導電体層２２よりなる電極パッドに対して実
装される。
実施例による半導体装置と同じ構成部品を用いている
が、中継基板４Ａが上下逆に配置されている点が異な
る。すなわち、中継基板４Ａのメタルピラー５０がパッ
ケージ基板２の電極パッドに接続され、半導体素子６，
８は第１の導電体層２２よりなる電極パッドに対して実
装される。
【００８４】本実施例による半導体装置の製造方法は、
上述の第２実施例による半導体装置の製造方法におい
て、中継基板４を中継基板４Ｂに置き換えたものであ
り、詳細な説明は省略する。
上述の第２実施例による半導体装置の製造方法におい
て、中継基板４を中継基板４Ｂに置き換えたものであ
り、詳細な説明は省略する。
【００８５】ただし、本実施例では、中継基板４Ｂに絶
縁性樹脂層６２を設けていない。マイクロピン６０の各
々は、それ自体で直立しており、間に絶縁性樹脂を充填
しなくても変形して隣接したマイクロピン６０に接触す
るおそれはない。そこで、マイクロピン６０を介して、
ベース基板２０上に形成された中継基板４Ｂをパッケー
ジ基板２にハンダ実装した後に、アンダーフィル４６を
マイクロピン６０の間に充填する。
縁性樹脂層６２を設けていない。マイクロピン６０の各
々は、それ自体で直立しており、間に絶縁性樹脂を充填
しなくても変形して隣接したマイクロピン６０に接触す
るおそれはない。そこで、マイクロピン６０を介して、
ベース基板２０上に形成された中継基板４Ｂをパッケー
ジ基板２にハンダ実装した後に、アンダーフィル４６を
マイクロピン６０の間に充填する。
【００８６】また、絶縁性樹脂層６２を設けることとす
れば、アンダーフィル４６が不要となることもあり得
る。また、マイクロピンがバネ性を有するため、バンプ
と接合されていれば、バネ性により温度サイクル、衝撃
等に耐えることができる。
れば、アンダーフィル４６が不要となることもあり得
る。また、マイクロピンがバネ性を有するため、バンプ
と接合されていれば、バネ性により温度サイクル、衝撃
等に耐えることができる。
【００８７】上述の各実施例では、ベース基板２０とし
てシリコン基板を用いているが、他の材料からなる基板
を用いることもできる。
てシリコン基板を用いているが、他の材料からなる基板
を用いることもできる。
【００８８】例えば、ベース基板２０としてサファイヤ
基板を用いた場合、レーザ光の照射によりベース基板２
０中継基板から分離することができる。すなわち、サフ
ァイヤ基板の上に薄い有機膜を形成しその上に中継基板
を形成する。そして、サファイヤ基板にレーザ光を照射
して有機膜を蒸発させることにより、サファイヤ基板を
中継基板から分離する。
基板を用いた場合、レーザ光の照射によりベース基板２
０中継基板から分離することができる。すなわち、サフ
ァイヤ基板の上に薄い有機膜を形成しその上に中継基板
を形成する。そして、サファイヤ基板にレーザ光を照射
して有機膜を蒸発させることにより、サファイヤ基板を
中継基板から分離する。
【００８９】また、ベース基板２０を銅又は銅合金によ
り形成した場合、ベース基板２０のみをエッチング液に
浸漬することにより銅又は銅合金を溶解してベース基板
２０を除去することができる。この場合、半導体装置の
構成部品のうち、配線層や回路素子及びパッケージ基板
等に銅が露出した部分がないように、予め樹脂コーティ
ングを施したりすることが望ましい。
り形成した場合、ベース基板２０のみをエッチング液に
浸漬することにより銅又は銅合金を溶解してベース基板
２０を除去することができる。この場合、半導体装置の
構成部品のうち、配線層や回路素子及びパッケージ基板
等に銅が露出した部分がないように、予め樹脂コーティ
ングを施したりすることが望ましい。
【００９０】さらに、ベース基板を分離する方法とし
て、ベース基板２０上に予め水溶性の剥離層を形成して
おき、その上に中継基板を形成する方法がある。水溶性
の剥離層の材料として、臭化カリウムＫＢｒを用いるこ
とができる。ベース基板２０に形成された水溶性の剥離
層の上に中継基板を形成し、中継基板とベース基板２０
とを水に浸漬することにより、水溶性の剥離層を溶解し
てベース基板２０を中継基板から分離する。
て、ベース基板２０上に予め水溶性の剥離層を形成して
おき、その上に中継基板を形成する方法がある。水溶性
の剥離層の材料として、臭化カリウムＫＢｒを用いるこ
とができる。ベース基板２０に形成された水溶性の剥離
層の上に中継基板を形成し、中継基板とベース基板２０
とを水に浸漬することにより、水溶性の剥離層を溶解し
てベース基板２０を中継基板から分離する。
【００９１】また、ベース基板２０自体を臭化カリウム
ＫＢｒのような水溶性材料により形成することにより、
ベース基板２０を水に溶解して除去することもできる。
ＫＢｒのような水溶性材料により形成することにより、
ベース基板２０を水に溶解して除去することもできる。
【００９２】また、ベース基板と中継基板（配線層）を
容易に剥離するために、窒化アルミニウム等のセラミッ
ク板上に銅（Ｃｕ）スパッタ膜を形成し、このＣｕスパ
ッタ膜上にフォトリソグラフィにより配線層等を形成し
て中継基板を形成することもできる。Ｃｕスパッタ層と
セラミック板の密着は悪いため、セラミック板とＣｕス
パッタ膜はセラミック板から容易に剥離する。Ｃｕスパ
ッタ膜を含む中継基板をセラミック板から剥離した後
に、Ｃｕスパッタ膜をエッチングにより除去し、パッケ
ージ基板や半導体層素子と接合するための電極を露出さ
せる。中継基板の形成方法は上述の実施例と同様であ
り、その詳細な説明は省略する。
容易に剥離するために、窒化アルミニウム等のセラミッ
ク板上に銅（Ｃｕ）スパッタ膜を形成し、このＣｕスパ
ッタ膜上にフォトリソグラフィにより配線層等を形成し
て中継基板を形成することもできる。Ｃｕスパッタ層と
セラミック板の密着は悪いため、セラミック板とＣｕス
パッタ膜はセラミック板から容易に剥離する。Ｃｕスパ
ッタ膜を含む中継基板をセラミック板から剥離した後
に、Ｃｕスパッタ膜をエッチングにより除去し、パッケ
ージ基板や半導体層素子と接合するための電極を露出さ
せる。中継基板の形成方法は上述の実施例と同様であ
り、その詳細な説明は省略する。
【００９３】以上のように、本明細書は以下の発明を開
示する。
示する。
【００９４】（付記１）受動素子を内臓した半導体装置
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板上に形成された状態の前記中継基板の前記ベース基
板とは反対側の面に少なくとも一つの半導体素子を実装
する半導体素子実装工程と、前記ベース基板を前記中継
基板から分離し、前記中継基板の他方の面を露出させる
ベース基板分離工程と、前記中継基板の他方の面に露出
した電極パッドを介して前記中継基板をパッケージ基板
に実装する中継基板実装工程とを有することを特徴とす
る半導体装置の製造方法。
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板上に形成された状態の前記中継基板の前記ベース基
板とは反対側の面に少なくとも一つの半導体素子を実装
する半導体素子実装工程と、前記ベース基板を前記中継
基板から分離し、前記中継基板の他方の面を露出させる
ベース基板分離工程と、前記中継基板の他方の面に露出
した電極パッドを介して前記中継基板をパッケージ基板
に実装する中継基板実装工程とを有することを特徴とす
る半導体装置の製造方法。
【００９５】（付記２）付記１記載の半導体装置の製造
方法であって、前記半導体素子実装工程は、前記中継基
板と前記半導体素子との間にアンダーフィルを充填する
工程を含むことを特徴とする半導体装置の製造方法。
方法であって、前記半導体素子実装工程は、前記中継基
板と前記半導体素子との間にアンダーフィルを充填する
工程を含むことを特徴とする半導体装置の製造方法。
【００９６】（付記３）受動素子を内臓した半導体装置
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板上に形成された状態の前記中継基板を、前記ベース
基板とは反対側の面に露出した電極パッドを介してパッ
ケージ基板に実装する中継基板実装工程と、前記ベース
基板を前記中継基板から分離し、前記中継基板の他方の
面を露出させるベース基板分離工程と、前記中継基板の
他方の面に露出した電極パッドを介して少なくとも一つ
の半導体素子を前記中継基板に実装する半導体素子実装
工程とを有することを特徴とする半導体装置の製造方
法。
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板上に形成された状態の前記中継基板を、前記ベース
基板とは反対側の面に露出した電極パッドを介してパッ
ケージ基板に実装する中継基板実装工程と、前記ベース
基板を前記中継基板から分離し、前記中継基板の他方の
面を露出させるベース基板分離工程と、前記中継基板の
他方の面に露出した電極パッドを介して少なくとも一つ
の半導体素子を前記中継基板に実装する半導体素子実装
工程とを有することを特徴とする半導体装置の製造方
法。
【００９７】（付記４）付記３記載の半導体装置の製造
方法であって、前記中継基板実装工程は、前記中継基板
と前記パッケージ基板との間にアンダーフィルを充填す
る工程を含むことを特徴とする半導体装置の製造方法。
方法であって、前記中継基板実装工程は、前記中継基板
と前記パッケージ基板との間にアンダーフィルを充填す
る工程を含むことを特徴とする半導体装置の製造方法。
【００９８】（付記５）付記１乃至４のうちいずれか一
項記載の半導体装置の製造方法であって、前記ベース基
板はシリコンウェハよりなり、複数の前記中継基板を該
シリコンウェハ上に一体的に形成し、前記ベース基板除
去工程の後に前記中継基板を個片化することを特徴とす
る半導体装置の製造方法。
項記載の半導体装置の製造方法であって、前記ベース基
板はシリコンウェハよりなり、複数の前記中継基板を該
シリコンウェハ上に一体的に形成し、前記ベース基板除
去工程の後に前記中継基板を個片化することを特徴とす
る半導体装置の製造方法。
【００９９】（付記６）受動素子を内臓した半導体装置
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板を前記中継基板から分離するベース基板分離工程
と、前記中継基板の一方の面に形成された電極パッドに
対して少なくとも一つの半導体素子を実装する半導体素
子実装工程と、前記中継基板の他方の面に形成された電
極パッドを介して、前記中継基板をパッケージ基板に実
装する中継基板実装工程とを有することを特徴とする半
導体装置の製造方法。
の製造方法であって、受動素子を内臓した中継基板をベ
ース基板上に形成する中継基板形成工程と、前記ベース
基板を前記中継基板から分離するベース基板分離工程
と、前記中継基板の一方の面に形成された電極パッドに
対して少なくとも一つの半導体素子を実装する半導体素
子実装工程と、前記中継基板の他方の面に形成された電
極パッドを介して、前記中継基板をパッケージ基板に実
装する中継基板実装工程とを有することを特徴とする半
導体装置の製造方法。
【０１００】（付記７）付記１乃至６のうちいずれか一
項記載の半導体装置の製造方法であって、前記中継基板
形成工程は、前記ベース基板とは反対側に形成される中
継基板の電極パッド上に柱状金属を形成する工程と、該
柱状金属の間に絶縁性樹脂を充填する工程とを含むこと
を特徴とする半導体装置の製造方法。
項記載の半導体装置の製造方法であって、前記中継基板
形成工程は、前記ベース基板とは反対側に形成される中
継基板の電極パッド上に柱状金属を形成する工程と、該
柱状金属の間に絶縁性樹脂を充填する工程とを含むこと
を特徴とする半導体装置の製造方法。
【０１０１】（付記８）付記１乃至７のうちいずれか一
項記載の半導体装置の製造方法であって、前記ベース基
板はシリコンよりなり、前記ベース基板分離工程は、シ
リコンをエッチング及びグラインディングを併用して除
去する工程を含むことを特徴とする半導体装置の製造方
法。
項記載の半導体装置の製造方法であって、前記ベース基
板はシリコンよりなり、前記ベース基板分離工程は、シ
リコンをエッチング及びグラインディングを併用して除
去する工程を含むことを特徴とする半導体装置の製造方
法。
【０１０２】（付記９）付記１，２，３，４，６，７の
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は、前記中継基板が形成される面に
薄有機膜を有するサファイヤ基板よりなり前記ベース基
板分離工程は、前記サファイヤ基板を介して前記薄有機
膜にレーザ光を照射して前記薄有機膜を蒸発させる工程
を含むことを特徴とする半導体装置の製造方法。
うちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は、前記中継基板が形成される面に
薄有機膜を有するサファイヤ基板よりなり前記ベース基
板分離工程は、前記サファイヤ基板を介して前記薄有機
膜にレーザ光を照射して前記薄有機膜を蒸発させる工程
を含むことを特徴とする半導体装置の製造方法。
【０１０３】（付記１０）付記１，２，３，４，６，７
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は銅又は銅合金よりなり、前記ベー
ス基板分離工程は、ベース基板をエッチング液に浸漬し
てベース基板のみ溶解する工程を含むことを特徴とする
半導体装置の製造方法。
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は銅又は銅合金よりなり、前記ベー
ス基板分離工程は、ベース基板をエッチング液に浸漬し
てベース基板のみ溶解する工程を含むことを特徴とする
半導体装置の製造方法。
【０１０４】（付記１１）付記１，２，３，４，６，７
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は、前記中継基板が形成される面に
水溶性の剥離層を有し、前記ベース基板分離工程は、ベ
ース基板を水に浸漬して前記剥離層を水に溶解する工程
を含むことを特徴とする半導体装置の製造方法。
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は、前記中継基板が形成される面に
水溶性の剥離層を有し、前記ベース基板分離工程は、ベ
ース基板を水に浸漬して前記剥離層を水に溶解する工程
を含むことを特徴とする半導体装置の製造方法。
【０１０５】（付記１２）付記１１記載の半導体装置の
製造方法であって、前記水溶性の剥離層は、臭化カリウ
ム（ＫＢｒ）よりなることを特徴とする半導体装置の製
造方法。
製造方法であって、前記水溶性の剥離層は、臭化カリウ
ム（ＫＢｒ）よりなることを特徴とする半導体装置の製
造方法。
【０１０６】（付記１３）付記１，２，３，４，６，７
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は水溶性基板よりなり、前記ベース
基板分離工程は、ベース基板を水に浸漬して前記剥離層
を水に溶解する工程を含むことを特徴とする半導体装置
の製造方法。
のうちいずれか一項記載の半導体装置の製造方法であっ
て、前記ベース基板は水溶性基板よりなり、前記ベース
基板分離工程は、ベース基板を水に浸漬して前記剥離層
を水に溶解する工程を含むことを特徴とする半導体装置
の製造方法。
【０１０７】（付記１４）付記１３記載の半導体装置の
製造方法であって、前記水溶性基板は、臭化カリウム
（ＫＢｒ）よりなることを特徴とする半導体装置の製造
方法。
製造方法であって、前記水溶性基板は、臭化カリウム
（ＫＢｒ）よりなることを特徴とする半導体装置の製造
方法。
【０１０８】（付記１５）付記７記載の半導体装置の製
造方法であって、前記柱状金属部材を形成する工程は、
銅メッキ法により銅を前記電極パッド上に柱状に堆積す
る工程を含むことを特徴とする半導体装置の製造方法。
造方法であって、前記柱状金属部材を形成する工程は、
銅メッキ法により銅を前記電極パッド上に柱状に堆積す
る工程を含むことを特徴とする半導体装置の製造方法。
【０１０９】（付記１６）付記７記載の半導体装置の製
造方法であって、前記柱状金属部材を形成する工程は、
金ワイヤをワイヤボンディング法により前記電極パッド
に接合する工程を含むことを特徴とする半導体装置の製
造方法。
造方法であって、前記柱状金属部材を形成する工程は、
金ワイヤをワイヤボンディング法により前記電極パッド
に接合する工程を含むことを特徴とする半導体装置の製
造方法。
【０１１０】（付記１７）受動素子を内臓した中継基板
であって、表面及び裏面のいずれか一方に形成された電
極パッド上に形成され、前記中継基板の厚み方向に所定
の長さだけ延在する柱状金属部材と、該柱状金属部材の
間に充填された絶縁性樹脂よりなる絶縁性樹脂層とを有
することを特徴とする中継基板。
であって、表面及び裏面のいずれか一方に形成された電
極パッド上に形成され、前記中継基板の厚み方向に所定
の長さだけ延在する柱状金属部材と、該柱状金属部材の
間に充填された絶縁性樹脂よりなる絶縁性樹脂層とを有
することを特徴とする中継基板。
【０１１１】（付記１８）付記１７記載の中継基板であ
って、前記柱状金属部材は柱状に堆積した銅メッキ層よ
りなることを特徴とする中継基板。 （付記１９）付記１７記載の中継基板であって、前記柱
状金属部材は金ワイヤよりなり、前記電極パッドにワイ
ヤボンディング法により接合されていることを特徴とす
る中継基板。
って、前記柱状金属部材は柱状に堆積した銅メッキ層よ
りなることを特徴とする中継基板。 （付記１９）付記１７記載の中継基板であって、前記柱
状金属部材は金ワイヤよりなり、前記電極パッドにワイ
ヤボンディング法により接合されていることを特徴とす
る中継基板。
【０１１２】（付記２０） 受動素子を内臓した中継基
板の製造方法であって、セラミック板上に銅スパッタ膜
を形成する工程と、受動素子を内臓した中継基板を該銅
スパッタ膜上に形成する中継基板形成工程と、前記セラ
ミック板を前記銅スパッタ膜から剥離して分離するベー
ス基板分離工程と、前記銅スパッタ膜をエッチングによ
り除去して前記中継基板の電極を露出させる工程とを有
することを特徴とする中継基板の製造方法。
板の製造方法であって、セラミック板上に銅スパッタ膜
を形成する工程と、受動素子を内臓した中継基板を該銅
スパッタ膜上に形成する中継基板形成工程と、前記セラ
ミック板を前記銅スパッタ膜から剥離して分離するベー
ス基板分離工程と、前記銅スパッタ膜をエッチングによ
り除去して前記中継基板の電極を露出させる工程とを有
することを特徴とする中継基板の製造方法。
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。
種々の効果を実現することができる。
【０１１３】請求項１記載の発明によれば、中継基板に
半導体素子が実装されるまで中継基板はベース基板に固
定されており、中継基板はベース基板により補強されて
いる。また、ベース基板を除去した後でも、半導体素子
が実装されているため、半導体素子が補強の機能を果た
す。したがって、中継基板は単体で扱われることはなく
常に補強された状態であるので、中継基板の変形及び損
傷を防止することができる。
半導体素子が実装されるまで中継基板はベース基板に固
定されており、中継基板はベース基板により補強されて
いる。また、ベース基板を除去した後でも、半導体素子
が実装されているため、半導体素子が補強の機能を果た
す。したがって、中継基板は単体で扱われることはなく
常に補強された状態であるので、中継基板の変形及び損
傷を防止することができる。
【０１１４】請求項２記載の発明によれば、アンダーフ
ィルにより中継基板は更に補強される。
ィルにより中継基板は更に補強される。
【０１１５】請求項３記載の発明によれば、中継基板が
パッケージ基板に実装されるまで中継基板はベース基板
に固定されており、中継基板はベース基板により補強さ
れている。また、ベース基板を除去した後でも、パッケ
ージ基板に実装されているため、パッケージ基板が補強
の機能を果たす。したがって、中継基板は単体で扱われ
ることはなく常に補強された状態であるので、中継基板
の変形及び損傷を防止することができる。
パッケージ基板に実装されるまで中継基板はベース基板
に固定されており、中継基板はベース基板により補強さ
れている。また、ベース基板を除去した後でも、パッケ
ージ基板に実装されているため、パッケージ基板が補強
の機能を果たす。したがって、中継基板は単体で扱われ
ることはなく常に補強された状態であるので、中継基板
の変形及び損傷を防止することができる。
【０１１６】請求項４記載の発明によれば、アンダーフ
ィルにより中継基板は更に補強される。
ィルにより中継基板は更に補強される。
【０１１７】請求項５記載の発明によれば、複数の中継
基板を一体的に扱うことができ、半導体製造工程の簡略
化を図ることができる。
基板を一体的に扱うことができ、半導体製造工程の簡略
化を図ることができる。
【０１１８】請求項６記載の発明によれば、中継基板の
いずれの面側からでも実装工程を始めることができ、半
導体製造工程の自由度が増す。
いずれの面側からでも実装工程を始めることができ、半
導体製造工程の自由度が増す。
【０１１９】請求項７記載の発明によれば、絶縁性樹脂
により中継基板が補強され、中継基板の変形や損傷を防
止することができる。
により中継基板が補強され、中継基板の変形や損傷を防
止することができる。
【０１２０】請求項８記載の発明によれば、絶縁性樹脂
層により中継基板が補強され、半導体装置の製造工程に
おいて、中継基板の変形や損傷を防止することができ
る。
層により中継基板が補強され、半導体装置の製造工程に
おいて、中継基板の変形や損傷を防止することができ
る。
【０１２１】請求項９記載の発明によれば、フォトレジ
ストを用いたリソグラフィ技術により柱状に銅メッキを
堆積することができ、容易に柱状金属部材を電極パッド
の上に形成することができる。
ストを用いたリソグラフィ技術により柱状に銅メッキを
堆積することができ、容易に柱状金属部材を電極パッド
の上に形成することができる。
【０１２２】請求項１０記載の発明によれば、金ワイヤ
を電極パッドに接合することにより、容易に柱状金属部
材を形成することができる。
を電極パッドに接合することにより、容易に柱状金属部
材を形成することができる。
【０１２３】請求項１１記載の発明によれば、銅スパッ
タ膜とセラミック板との密着が悪いため、銅スパッタ膜
を有する中継基板からベース基板としてのセラミック板
を容易に剥離することができる。セラミック板の剥離後
に銅スパッタ膜を除去することにより、中継基板を形成
することができる。
タ膜とセラミック板との密着が悪いため、銅スパッタ膜
を有する中継基板からベース基板としてのセラミック板
を容易に剥離することができる。セラミック板の剥離後
に銅スパッタ膜を除去することにより、中継基板を形成
することができる。
【図１】本発明の第１実施例による半導体装置の断面図
である。
である。
【図２】中継基板の構成および製造工程を説明するため
の断面図である。
の断面図である。
【図３】図１に示す半導体装置の製造工程を説明するた
めの図である。
めの図である。
【図４】図１に示す半導体装置の製造工程のフローチャ
ートである。
ートである。
【図５】本発明の第２実施例による半導体装置の断面図
である。
である。
【図６】図５に示す半導体装置の製造工程を説明するた
めの図である。
めの図である。
【図７】図５に示す半導体装置の製造工程のフローチャ
ートである。
ートである。
【図８】本発明の第３実施例による半導体装置の製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図９】本発明の第４実施例による半導体装置の断面図
である。
である。
【図１０】図９に示す中継基板の製造工程を説明するた
めの断面図である。
めの断面図である。
【図１１】図９において点線により囲まれた部分を拡大
して示す図である。
して示す図である。
【図１２】本発明の第５実施例による半導体装置の断面
である。
である。
【図１３】本発明の第６実施例による半導体装置の断面
図である。
図である。
【図１４】図１３に示す中継基板の製造工程を説明する
ための断面図である。
ための断面図である。
【図１５】本発明の第７実施例による半導体装置の断面
である。
である。
２ パッケージ基板
４，４Ａ，４Ｂ 中継基板
６ 第１の半導体素子
８ 第２の半導体素子
１０ ヒートスプレッダ
１２ 接着剤
１４ ハンダバンプ
１６ ハンダボール
１８ 内臓キャパシタ
２０ ベース基板
２２ 第１の導電体層
２４ 第１の絶縁層
２６ 第１のビア
２８ 第２の導電体層
３０ 第２の絶縁層
３２ 第３の導電体層
３４ 第２のビア
３６ 第３の絶縁層
３８ 第３のビア
４０ 第４の導電体層
４４，４６ アンダーフィル
５０ メタルピラー
５２，６２ 絶縁性樹脂層
５４ メッキ層
６０ マイクロピン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 清水 敦和
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 今村 和之
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 菊池 敦
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 貫和 大
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 山口 修
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 藤本 康則
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 井原 匠
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 森岡 宗知
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 栗城 幸弘
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 内田 正貴
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Claims (11)
- 【請求項１】 受動素子を内臓した半導体装置の製造方
法であって、 受動素子を内臓した中継基板をベース基板上に形成する
中継基板形成工程と、 前記ベース基板上に形成された状態の前記中継基板の前
記ベース基板とは反対側の面に少なくとも一つの半導体
素子を実装する半導体素子実装工程と、 前記ベース基板を前記中継基板から分離し、前記中継基
板の他方の面を露出させるベース基板分離工程と、 前記中継基板の他方の面に露出した電極パッドを介して
前記中継基板をパッケージ基板に実装する中継基板実装
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、 前記半導体素子実装工程は、前記中継基板と前記半導体
素子との間にアンダーフィルを充填する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 受動素子を内臓した半導体装置の製造方
法であって、 受動素子を内臓した中継基板をベース基板上に形成する
中継基板形成工程と、 前記ベース基板上に形成された状態の前記中継基板を、
前記ベース基板とは反対側の面に露出した電極パッドを
介してパッケージ基板に実装する中継基板実装工程と、 前記ベース基板を前記中継基板から分離し、前記中継基
板の他方の面を露出させるベース基板分離工程と、 前記中継基板の他方の面に露出した電極パッドを介して
少なくとも一つの半導体素子を前記中継基板に実装する
半導体素子実装工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法で
あって、 前記中継基板実装工程は、前記中継基板と前記パッケー
ジ基板との間にアンダーフィルを充填する工程を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のうちいずれか一項記載
の半導体装置の製造方法であって、 前記ベース基板はシリコンウェハよりなり、複数の前記
中継基板を該シリコンウェハ上に一体的に形成し、前記
ベース基板除去工程の後に前記中継基板を個片化するこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 受動素子を内臓した半導体装置の製造方
法であって、 受動素子を内臓した中継基板をベース基板上に形成する
中継基板形成工程と、 前記ベース基板を前記中継基板から分離するベース基板
分離工程と、 前記中継基板の一方の面に形成された電極パッドに対し
て少なくとも一つの半導体素子を実装する半導体素子実
装工程と、 前記中継基板の他方の面に形成された電極パッドを介し
て、前記中継基板をパッケージ基板に実装する中継基板
実装工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項７】 請求項１乃至６のうちいずれか一項記載
の半導体装置の製造方法であって、 前記中継基板形成工程は、前記ベース基板とは反対側に
形成される中継基板の電極パッド上に柱状金属部材を形
成する工程と、該柱状金属部材の間に絶縁性樹脂を充填
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項８】 受動素子を内臓した中継基板であって、 表面及び裏面のいずれか一方に形成された電極パッド上
に形成され、前記中継基板の厚み方向に所定の長さだけ
延在する柱状金属部材と、 該柱状金属部材の間に充填された絶縁性樹脂よりなる絶
縁性樹脂層とを有することを特徴とする中継基板。 - 【請求項９】 請求項８記載の中継基板であって、 前記柱状金属部材は柱状に堆積した銅メッキ層よりなる
ことを特徴とする中継基板。 - 【請求項１０】 請求項８記載の中継基板であって、 前記柱状金属部材は金ワイヤよりなり、前記電極パッド
にワイヤボンディング法により接合されていることを特
徴とする中継基板。 - 【請求項１１】 受動素子を内臓した中継基板の製造方
法であって、 セラミック板上に銅スパッタ膜を形成する工程と、 受動素子を内臓した中継基板を該銅スパッタ膜上に形成
する中継基板形成工程と、 前記セラミック板を前記銅スパッタ膜から剥離して分離
するベース基板分離工程と、 前記銅スパッタ膜をエッチングにより除去して前記中継
基板の電極を露出させる工程とを有することを特徴とす
る中継基板の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335413A JP3583396B2 (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法、薄膜多層基板及びその製造方法 |
| US10/100,011 US6875638B2 (en) | 2001-10-31 | 2002-03-19 | Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board |
| TW091105169A TW535272B (en) | 2001-10-31 | 2002-03-19 | Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board |
| US10/650,692 US6995044B2 (en) | 2001-10-31 | 2003-08-29 | Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335413A JP3583396B2 (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法、薄膜多層基板及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004121807A Division JP4260672B2 (ja) | 2004-04-16 | 2004-04-16 | 半導体装置の製造方法及び中継基板の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003142624A true JP2003142624A (ja) | 2003-05-16 |
| JP2003142624A5 JP2003142624A5 (ja) | 2004-10-07 |
| JP3583396B2 JP3583396B2 (ja) | 2004-11-04 |
Family
ID=19150407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001335413A Expired - Fee Related JP3583396B2 (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法、薄膜多層基板及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6875638B2 (ja) |
| JP (1) | JP3583396B2 (ja) |
| TW (1) | TW535272B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002075B2 (en) | 2003-06-24 | 2006-02-21 | Ngk Spark Plug Co., Ltd. | Intermediate substrate |
| WO2006070807A1 (ja) | 2004-12-28 | 2006-07-06 | Ngk Spark Plug Co., Ltd. | 配線基板及び配線基板の製造方法 |
| JP2007109790A (ja) * | 2005-10-12 | 2007-04-26 | Nec Corp | フリップチップ型半導体装置 |
| JP2007266182A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2007324557A (ja) * | 2006-06-05 | 2007-12-13 | Taiyo Yuden Co Ltd | 高周波回路モジュール |
| JP2009027125A (ja) * | 2007-06-21 | 2009-02-05 | Ngk Spark Plug Co Ltd | 配線基板内蔵用部品及びその製造方法、配線基板 |
| US7615869B2 (en) | 2005-07-25 | 2009-11-10 | Samsung Electronics Co., Ltd. | Memory module with stacked semiconductor devices |
| US7884443B2 (en) | 2005-09-06 | 2011-02-08 | Panasonic Corporation | Semiconductor device having a mounting substrate with a capacitor interposed therebetween |
| JP2015198114A (ja) * | 2014-03-31 | 2015-11-09 | 富士通株式会社 | インターポーザ構造体及び半導体装置の製造方法 |
| US9530746B2 (en) | 2014-01-27 | 2016-12-27 | International Business Machines Corporation | Chip mounting structure and manufacturing method therefor |
| JP2020194816A (ja) * | 2019-05-24 | 2020-12-03 | 凸版印刷株式会社 | 配線基板の製造方法 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
| US7242099B2 (en) * | 2001-03-05 | 2007-07-10 | Megica Corporation | Chip package with multiple chips connected by bumps |
| JP2003007921A (ja) * | 2001-06-19 | 2003-01-10 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
| US7495179B2 (en) | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
| US7394161B2 (en) | 2003-12-08 | 2008-07-01 | Megica Corporation | Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto |
| US7709968B2 (en) | 2003-12-30 | 2010-05-04 | Tessera, Inc. | Micro pin grid array with pin motion isolation |
| JP3999759B2 (ja) * | 2004-04-02 | 2007-10-31 | 富士通株式会社 | 基板及び電子機器 |
| JP2005327932A (ja) * | 2004-05-14 | 2005-11-24 | Shinko Electric Ind Co Ltd | 多層配線基板及びその製造方法 |
| US7230334B2 (en) * | 2004-11-12 | 2007-06-12 | International Business Machines Corporation | Semiconductor integrated circuit chip packages having integrated microchannel cooling modules |
| US7566591B2 (en) * | 2005-08-22 | 2009-07-28 | Broadcom Corporation | Method and system for secure heat sink attachment on semiconductor devices with macroscopic uneven surface features |
| JP5103724B2 (ja) | 2005-09-30 | 2012-12-19 | 富士通株式会社 | インターポーザの製造方法 |
| EP1801870A1 (en) * | 2005-12-22 | 2007-06-27 | Princo Corp. | Partial adherent temporary substrate and method of using the same |
| TWI285424B (en) * | 2005-12-22 | 2007-08-11 | Princo Corp | Substrate including a multi-layer interconnection structure, methods of manufacturing and recycling the same, method of packaging electronic devices by using the same, and method of manufacturing an interconnection device |
| TWI317996B (en) * | 2006-09-06 | 2009-12-01 | Advanced Semiconductor Eng | Chip package structure and heat sink for chip package |
| US8174119B2 (en) * | 2006-11-10 | 2012-05-08 | Stats Chippac, Ltd. | Semiconductor package with embedded die |
| TWI339883B (en) * | 2007-02-02 | 2011-04-01 | Unimicron Technology Corp | Substrate structure for semiconductor package and manufacturing method thereof |
| JP4871411B2 (ja) * | 2007-07-26 | 2012-02-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 自動センサ位置認識システム及び方法 |
| EP2206145A4 (en) * | 2007-09-28 | 2012-03-28 | Tessera Inc | FLIP-CHIP CONNECTION WITH DOUBLE POSTS |
| US7750459B2 (en) * | 2008-02-01 | 2010-07-06 | International Business Machines Corporation | Integrated module for data processing system |
| US20100044860A1 (en) * | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
| US8048794B2 (en) * | 2009-08-18 | 2011-11-01 | International Business Machines Corporation | 3D silicon-silicon die stack structure and method for fine pitch interconnection and vertical heat transport |
| US8344512B2 (en) * | 2009-08-20 | 2013-01-01 | International Business Machines Corporation | Three-dimensional silicon interposer for low voltage low power systems |
| US8178970B2 (en) * | 2009-09-18 | 2012-05-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strong interconnection post geometry |
| US8330272B2 (en) | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
| US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
| US8410604B2 (en) | 2010-10-26 | 2013-04-02 | Xilinx, Inc. | Lead-free structures in a semiconductor device |
| US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
| US8867219B2 (en) * | 2011-01-14 | 2014-10-21 | Harris Corporation | Method of transferring and electrically joining a high density multilevel thin film to a circuitized and flexible organic substrate and associated devices |
| WO2012160837A1 (ja) * | 2011-05-24 | 2012-11-29 | 三菱電機株式会社 | 高周波パッケージ |
| US8772058B2 (en) * | 2012-02-02 | 2014-07-08 | Harris Corporation | Method for making a redistributed wafer using transferrable redistribution layers |
| KR102027246B1 (ko) * | 2013-03-14 | 2019-10-01 | 삼성전자주식회사 | 디지타이저 및 그 제조 방법 |
| US8975735B2 (en) * | 2013-08-08 | 2015-03-10 | Infineon Technologies Ag | Redistribution board, electronic component and module |
| JP6484490B2 (ja) * | 2015-04-10 | 2019-03-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
| JP6691762B2 (ja) | 2015-11-03 | 2020-05-13 | 日本特殊陶業株式会社 | 検査用配線基板 |
| CN109411419A (zh) * | 2017-08-18 | 2019-03-01 | 财团法人工业技术研究院 | 芯片封装结构 |
| US10622326B2 (en) * | 2017-08-18 | 2020-04-14 | Industrial Technology Research Institute | Chip package structure |
| WO2019066950A1 (en) * | 2017-09-29 | 2019-04-04 | Intel IP Corporation | PRINTED CIRCUIT BOARD ISLANDS FOR CONNECTING PAVERS AND METHODS OF ASSEMBLING THE SAME |
| CN109729639B (zh) * | 2018-12-24 | 2020-11-20 | 奥特斯科技(重庆)有限公司 | 在无芯基板上包括柱体的部件承载件 |
| JP7006843B2 (ja) * | 2019-05-23 | 2022-01-24 | 凸版印刷株式会社 | 配線基板の製造方法 |
| US20210217707A1 (en) * | 2020-01-10 | 2021-07-15 | Mediatek Inc. | Semiconductor package having re-distribution layer structure on substrate component |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03246993A (ja) * | 1990-02-26 | 1991-11-05 | Hitachi Ltd | 実装基板 |
| JPH04291993A (ja) * | 1991-03-20 | 1992-10-16 | Hitachi Ltd | 薄膜ユニットの接合方法 |
| JPH05259639A (ja) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | プリント配線板の製造方法 |
| JPH07321490A (ja) * | 1994-05-26 | 1995-12-08 | Shinano Polymer Kk | 電気コネクタ |
| JP2001036236A (ja) * | 1999-02-16 | 2001-02-09 | Soshin Electric Co Ltd | 多層基板の製造方法 |
| JP2001274036A (ja) * | 2000-03-28 | 2001-10-05 | Fujitsu Ltd | フィルム状コンデンサ及びその製造方法 |
| JP2002164467A (ja) * | 2000-09-14 | 2002-06-07 | Sony Corp | 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192716A (en) * | 1989-01-25 | 1993-03-09 | Polylithics, Inc. | Method of making a extended integration semiconductor structure |
| US5055907A (en) * | 1989-01-25 | 1991-10-08 | Mosaic, Inc. | Extended integration semiconductor structure with wiring layers |
| JPH07193184A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | マルチチップモジュールの製造方法及びマルチチップモジュール |
| US6294407B1 (en) * | 1998-05-06 | 2001-09-25 | Virtual Integration, Inc. | Microelectronic packages including thin film decal and dielectric adhesive layer having conductive vias therein, and methods of fabricating the same |
| US6281452B1 (en) * | 1998-12-03 | 2001-08-28 | International Business Machines Corporation | Multi-level thin-film electronic packaging structure and related method |
| JP3701138B2 (ja) | 1999-04-23 | 2005-09-28 | 松下電器産業株式会社 | 電子部品の製造方法 |
| US6878608B2 (en) * | 2001-05-31 | 2005-04-12 | International Business Machines Corporation | Method of manufacture of silicon based package |
-
2001
- 2001-10-31 JP JP2001335413A patent/JP3583396B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-19 TW TW091105169A patent/TW535272B/zh not_active IP Right Cessation
- 2002-03-19 US US10/100,011 patent/US6875638B2/en not_active Expired - Lifetime
-
2003
- 2003-08-29 US US10/650,692 patent/US6995044B2/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03246993A (ja) * | 1990-02-26 | 1991-11-05 | Hitachi Ltd | 実装基板 |
| JPH04291993A (ja) * | 1991-03-20 | 1992-10-16 | Hitachi Ltd | 薄膜ユニットの接合方法 |
| JPH05259639A (ja) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | プリント配線板の製造方法 |
| JPH07321490A (ja) * | 1994-05-26 | 1995-12-08 | Shinano Polymer Kk | 電気コネクタ |
| JP2001036236A (ja) * | 1999-02-16 | 2001-02-09 | Soshin Electric Co Ltd | 多層基板の製造方法 |
| JP2001274036A (ja) * | 2000-03-28 | 2001-10-05 | Fujitsu Ltd | フィルム状コンデンサ及びその製造方法 |
| JP2002164467A (ja) * | 2000-09-14 | 2002-06-07 | Sony Corp | 回路ブロック体及びその製造方法、配線回路装置及びその製造方法並びに半導体装置及びその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002075B2 (en) | 2003-06-24 | 2006-02-21 | Ngk Spark Plug Co., Ltd. | Intermediate substrate |
| WO2006070807A1 (ja) | 2004-12-28 | 2006-07-06 | Ngk Spark Plug Co., Ltd. | 配線基板及び配線基板の製造方法 |
| US7615869B2 (en) | 2005-07-25 | 2009-11-10 | Samsung Electronics Co., Ltd. | Memory module with stacked semiconductor devices |
| US7884443B2 (en) | 2005-09-06 | 2011-02-08 | Panasonic Corporation | Semiconductor device having a mounting substrate with a capacitor interposed therebetween |
| JP2007109790A (ja) * | 2005-10-12 | 2007-04-26 | Nec Corp | フリップチップ型半導体装置 |
| JP2007266182A (ja) * | 2006-03-28 | 2007-10-11 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP4738228B2 (ja) * | 2006-03-28 | 2011-08-03 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2007324557A (ja) * | 2006-06-05 | 2007-12-13 | Taiyo Yuden Co Ltd | 高周波回路モジュール |
| JP2009027125A (ja) * | 2007-06-21 | 2009-02-05 | Ngk Spark Plug Co Ltd | 配線基板内蔵用部品及びその製造方法、配線基板 |
| US9530746B2 (en) | 2014-01-27 | 2016-12-27 | International Business Machines Corporation | Chip mounting structure and manufacturing method therefor |
| JP2015198114A (ja) * | 2014-03-31 | 2015-11-09 | 富士通株式会社 | インターポーザ構造体及び半導体装置の製造方法 |
| JP2020194816A (ja) * | 2019-05-24 | 2020-12-03 | 凸版印刷株式会社 | 配線基板の製造方法 |
| JP7423907B2 (ja) | 2019-05-24 | 2024-01-30 | Ｔｏｐｐａｎホールディングス株式会社 | 配線基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6875638B2 (en) | 2005-04-05 |
| US20040053444A1 (en) | 2004-03-18 |
| US20030082846A1 (en) | 2003-05-01 |
| TW535272B (en) | 2003-06-01 |
| US6995044B2 (en) | 2006-02-07 |
| JP3583396B2 (ja) | 2004-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040416 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040727 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040728 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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