JP2001036236A - 多層基板の製造方法 - Google Patents
多層基板の製造方法Info
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- JP2001036236A JP2001036236A JP3724399A JP3724399A JP2001036236A JP 2001036236 A JP2001036236 A JP 2001036236A JP 3724399 A JP3724399 A JP 3724399A JP 3724399 A JP3724399 A JP 3724399A JP 2001036236 A JP2001036236 A JP 2001036236A
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Abstract
(57)【要約】
【課題】多層基板の製造において、レーザなどによるビ
アホール形成工程をなくし、かつ、シールド壁の形成お
よび素子の個片分割を容易にする。 【解決手段】フォトレジスト膜形成とフォトリソ処理と
導体形成及び絶縁層形成を繰り返すことにより、前記導
体層と、ビアおよび導体充填された空孔予定部位とを同
時的に絶縁層に埋め込み形成し、空孔予定部位を所壁と
して後工程で溶解したり、シールド壁として樹脂に埋め
込む。
アホール形成工程をなくし、かつ、シールド壁の形成お
よび素子の個片分割を容易にする。 【解決手段】フォトレジスト膜形成とフォトリソ処理と
導体形成及び絶縁層形成を繰り返すことにより、前記導
体層と、ビアおよび導体充填された空孔予定部位とを同
時的に絶縁層に埋め込み形成し、空孔予定部位を所壁と
して後工程で溶解したり、シールド壁として樹脂に埋め
込む。
Description
【０００1】
【発明が属する技術分野】本発明は、導電体パターンが
形成されたにコア基板上に樹脂を塗布し硬化後、層間接
続用ビアホールを設け導体充填してビアを形成すること
の繰り返しでビルドアップする多層基板の製造方法に関
する。
形成されたにコア基板上に樹脂を塗布し硬化後、層間接
続用ビアホールを設け導体充填してビアを形成すること
の繰り返しでビルドアップする多層基板の製造方法に関
する。
【０００２】
【従来の技術】部品の小型化、薄型化を進めるべく多層
基板のビルドアップ工法として、メッキあるいは真空技
術で薄膜を形成しホトリソ手法で導電体パターンが形成
されたコア基板上に樹脂を塗布し硬化後、層間接続用ビ
アホールをレーザで形成し導体充填してビアを形成する
ことの繰り返しで多層基板にビルドアップされていた。
このようにして形成される従来のビルドアップ工法は、
導電体パターンが形成されたコア基板上に樹脂を塗布し
硬化後、層間接続用ビアホールをレーザで形成し導体充
填してビアを形成することの繰り返しでビルドアップす
るため、各絶縁層ごとにビアホールをレーザで多数孔を
１穴ずつ明けたり、表層の部品搭載用キャビティーを彫
るのにかなりの工数を要していた。
基板のビルドアップ工法として、メッキあるいは真空技
術で薄膜を形成しホトリソ手法で導電体パターンが形成
されたコア基板上に樹脂を塗布し硬化後、層間接続用ビ
アホールをレーザで形成し導体充填してビアを形成する
ことの繰り返しで多層基板にビルドアップされていた。
このようにして形成される従来のビルドアップ工法は、
導電体パターンが形成されたコア基板上に樹脂を塗布し
硬化後、層間接続用ビアホールをレーザで形成し導体充
填してビアを形成することの繰り返しでビルドアップす
るため、各絶縁層ごとにビアホールをレーザで多数孔を
１穴ずつ明けたり、表層の部品搭載用キャビティーを彫
るのにかなりの工数を要していた。
【０００３】通常の樹脂層はエポキシやポリイミドなど
耐熱性のある樹脂が絶縁層として用いられるが、誘電体
や磁性体をフィラーとして加え、誘電体層や磁性体層と
して形成することもできる。また導電体パターンおよ層
間接続用ビアが形成されたに基板上にプリプレグ樹脂層
を重ねて加熱圧着して硬化させることの繰り返しでビル
ドアップする方法もある。
耐熱性のある樹脂が絶縁層として用いられるが、誘電体
や磁性体をフィラーとして加え、誘電体層や磁性体層と
して形成することもできる。また導電体パターンおよ層
間接続用ビアが形成されたに基板上にプリプレグ樹脂層
を重ねて加熱圧着して硬化させることの繰り返しでビル
ドアップする方法もある。
【０００４】あるいは前記導電体パターンが形成された
にコア基板上に感光性樹脂を塗布し硬化後、層間接続用
ビアホールをホトリソ手法で形成し導体充填してビアを
形成することの繰り返しでビルドアップするなどの多層
基板の製造方法が行われている。特開平１０−１６３６
３７のように分割用溝を形成することも可能であるが、
材料コストが高く、また電気的あるいは機械的な特性向
上のため感光性樹脂にフィラーを添加すると光の透過が
阻害され散乱するため高精度加工が困難であった。
にコア基板上に感光性樹脂を塗布し硬化後、層間接続用
ビアホールをホトリソ手法で形成し導体充填してビアを
形成することの繰り返しでビルドアップするなどの多層
基板の製造方法が行われている。特開平１０−１６３６
３７のように分割用溝を形成することも可能であるが、
材料コストが高く、また電気的あるいは機械的な特性向
上のため感光性樹脂にフィラーを添加すると光の透過が
阻害され散乱するため高精度加工が困難であった。
【０００５】樹脂層は硬化時の収縮により反りが生じる
ため、コア基板の表裏交互にビルドアップしてゆく。コ
ア基板を用いない場合も同様である。上述の作業は多数
の素子が並んだ状態で行われるため、完成後にダイシン
グソーなどで切断され、個片に分割される。このとき切
断面から亀裂やがバリが生じ品質劣化をもたらしてい
た。
ため、コア基板の表裏交互にビルドアップしてゆく。コ
ア基板を用いない場合も同様である。上述の作業は多数
の素子が並んだ状態で行われるため、完成後にダイシン
グソーなどで切断され、個片に分割される。このとき切
断面から亀裂やがバリが生じ品質劣化をもたらしてい
た。
【０００６】
【発明が解決しようとする課題】このようにして形成さ
れる従来のビルドアップ工法は、導電体パターンが形成
されたコア基板上に樹脂を塗布し硬化後、層間接続用ビ
アホールをレーザで形成し導体充填してビアを形成する
ことの繰り返しでビルドアップするため、各絶縁層ごと
にビアホールをレーザで多数孔を１穴ずつ明けるためか
なりの工数を要していた。表層の部品搭載用キャビティ
ーを彫る場合も同様である。
れる従来のビルドアップ工法は、導電体パターンが形成
されたコア基板上に樹脂を塗布し硬化後、層間接続用ビ
アホールをレーザで形成し導体充填してビアを形成する
ことの繰り返しでビルドアップするため、各絶縁層ごと
にビアホールをレーザで多数孔を１穴ずつ明けるためか
なりの工数を要していた。表層の部品搭載用キャビティ
ーを彫る場合も同様である。
【０００７】また前記導電体パターンが形成されたにコ
ア基板上に感光性樹脂を塗布し硬化後、層間接続用ビア
ホールをホトリソ手法で形成し導体充填してビアを形成
する方法は、感光性樹脂がコストアップの要因であり、
さらに樹脂層の電気的特性の向上、あるいは機械的強度
の向上のために各種フィラーを充填すると、フィラーが
紫外線の透過を阻害し光を散乱させるため高精度な微細
な加工は困難であった。
ア基板上に感光性樹脂を塗布し硬化後、層間接続用ビア
ホールをホトリソ手法で形成し導体充填してビアを形成
する方法は、感光性樹脂がコストアップの要因であり、
さらに樹脂層の電気的特性の向上、あるいは機械的強度
の向上のために各種フィラーを充填すると、フィラーが
紫外線の透過を阻害し光を散乱させるため高精度な微細
な加工は困難であった。
【０００８】本発明はこのような課題を考慮してなされ
たものであり、絶縁樹脂各層に導電体パターンと共にビ
アホールを始めとする各種形状の孔部を位置決め精度良
くかつ簡便に形成することができ、これをシールド壁や
端子電極に用い、さらに後工程での個片切断を精度よく
容易にする多層基板の製造方法の提供を目的とする。
たものであり、絶縁樹脂各層に導電体パターンと共にビ
アホールを始めとする各種形状の孔部を位置決め精度良
くかつ簡便に形成することができ、これをシールド壁や
端子電極に用い、さらに後工程での個片切断を精度よく
容易にする多層基板の製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】本発明に係わる多層基板
の製造方法は、導電体パターンと層間接続ビアおよび必
要に応じて空孔予定部が埋め込まれた絶縁樹脂層をビル
ドアップしてゆく多層基板の製造方法であって、パター
ン層とビア層を交互に形成するとき、必要に応じて空孔
予定部も同時的に導体で形成し、絶縁樹脂を塗布して層
に埋め込むことを繰り返してビルドアップしてゆく多層
基板の製造方法である。空孔予定部とは、配線パターン
とビア以外に導体が充填される部位を意味し、最終工程
で、配線パターンとビアの導体をマスキングして、空孔
予定部の導体を溶解させ素子外周からは除去される部位
を意味ずる。さらに素子に内蔵されるパターン導体、ビ
ア導体以外の、例えばシ−ルド壁などの導体部を意味す
る。空孔予定部は、パターンあるいはビアを銅やアルミ
などの導体でメッキ形成するとき同時に形成することが
できる。
の製造方法は、導電体パターンと層間接続ビアおよび必
要に応じて空孔予定部が埋め込まれた絶縁樹脂層をビル
ドアップしてゆく多層基板の製造方法であって、パター
ン層とビア層を交互に形成するとき、必要に応じて空孔
予定部も同時的に導体で形成し、絶縁樹脂を塗布して層
に埋め込むことを繰り返してビルドアップしてゆく多層
基板の製造方法である。空孔予定部とは、配線パターン
とビア以外に導体が充填される部位を意味し、最終工程
で、配線パターンとビアの導体をマスキングして、空孔
予定部の導体を溶解させ素子外周からは除去される部位
を意味ずる。さらに素子に内蔵されるパターン導体、ビ
ア導体以外の、例えばシ−ルド壁などの導体部を意味す
る。空孔予定部は、パターンあるいはビアを銅やアルミ
などの導体でメッキ形成するとき同時に形成することが
できる。
【００１０】詳述すると、コア基板あるいは後に剥離す
る仮基板上にフォトレジスト膜をスピンコーターなどで
塗布、硬化、露光、現像してネガパターンを形成しアデ
ィティブ法でパターンおよび必要に応じて空孔予定部
に、銅或いはアルミなどの導体をメッキ処理で充填す
る。このときサブトラクティブ法でも良く、スパッタあ
るいはメッキにより薄膜を形成し、フォトリソ手法でパ
ターンをエッチングすることもできる。 また、フォト
レジストは、厚膜にするばあいはドライフィルムを用い
ても良く、ポジ、ネガタイプどちらでも良いが、ともに
ネガタイプが好適である。なおコア基板を用いるとき
は、先ずビア形成から出発し所定層ビルドアップした後
に、裏面ににさらに所定層をビルドアップしてもよい。
る仮基板上にフォトレジスト膜をスピンコーターなどで
塗布、硬化、露光、現像してネガパターンを形成しアデ
ィティブ法でパターンおよび必要に応じて空孔予定部
に、銅或いはアルミなどの導体をメッキ処理で充填す
る。このときサブトラクティブ法でも良く、スパッタあ
るいはメッキにより薄膜を形成し、フォトリソ手法でパ
ターンをエッチングすることもできる。 また、フォト
レジストは、厚膜にするばあいはドライフィルムを用い
ても良く、ポジ、ネガタイプどちらでも良いが、ともに
ネガタイプが好適である。なおコア基板を用いるとき
は、先ずビア形成から出発し所定層ビルドアップした後
に、裏面ににさらに所定層をビルドアップしてもよい。
【００１１】ついで前記同様に、パターンおよび必要に
応じて空孔予定部が埋め込まれた固化レジスト膜上にさ
らにフォトレジストを塗布しフォトリソ処理をしてビア
ホールおよび必要に応じて空孔予定部を形成する。つぎ
に銅或いはアルミなどの導体を無電解メッキ処理し、ビ
アホールおよび必要に応じて空孔予定部に充填する。前
記基板表面に導電性があれば電解メッキもできる。メッ
キ処理後、２層分の硬化レジスト膜を剥離し、エポキ
シ、ポリイミドなどの樹脂をスクリーン印刷、スピンコ
ート、カーテンコートあるいはロールコート法などを用
いて塗布し硬化させる。この後、樹脂表面を研磨粗化さ
せ無電解メッキの下地として活性化しておく。前記メッ
キした導体頂部が樹脂に埋没した場合は、表面を研磨し
て導体頂部を表面に露出するまで行う。以上により、導
体パターンとビアおよび必要に応じて空孔予定部が埋め
込まれた絶縁層が形成される。これを繰り返しビルドア
ップして多層基板が形成できる。
応じて空孔予定部が埋め込まれた固化レジスト膜上にさ
らにフォトレジストを塗布しフォトリソ処理をしてビア
ホールおよび必要に応じて空孔予定部を形成する。つぎ
に銅或いはアルミなどの導体を無電解メッキ処理し、ビ
アホールおよび必要に応じて空孔予定部に充填する。前
記基板表面に導電性があれば電解メッキもできる。メッ
キ処理後、２層分の硬化レジスト膜を剥離し、エポキ
シ、ポリイミドなどの樹脂をスクリーン印刷、スピンコ
ート、カーテンコートあるいはロールコート法などを用
いて塗布し硬化させる。この後、樹脂表面を研磨粗化さ
せ無電解メッキの下地として活性化しておく。前記メッ
キした導体頂部が樹脂に埋没した場合は、表面を研磨し
て導体頂部を表面に露出するまで行う。以上により、導
体パターンとビアおよび必要に応じて空孔予定部が埋め
込まれた絶縁層が形成される。これを繰り返しビルドア
ップして多層基板が形成できる。
【００１２】前記導体がメッキ充填された空孔予定部
は、そのまま素子内部あるいは外周部のシールド壁に用
いることができる。また前記空孔予定部は、ビルドアッ
プ基板素子表裏の部品搭載用キャビティー形成の凸版と
しても用いられ、さらに個片素子分割用の隔壁として格
子状に形成しておくと好適である。分割用隔壁は素子外
周部の４個所を残し各素子単位に区切っておくと、多素
子が連結したシート状で扱うことができ、部品搭載後の
個片への分割が容易になる。また、少なくとも１層を除
き同位置にして大半の層を貫通する分割用隔壁にした場
合も同様である。
は、そのまま素子内部あるいは外周部のシールド壁に用
いることができる。また前記空孔予定部は、ビルドアッ
プ基板素子表裏の部品搭載用キャビティー形成の凸版と
しても用いられ、さらに個片素子分割用の隔壁として格
子状に形成しておくと好適である。分割用隔壁は素子外
周部の４個所を残し各素子単位に区切っておくと、多素
子が連結したシート状で扱うことができ、部品搭載後の
個片への分割が容易になる。また、少なくとも１層を除
き同位置にして大半の層を貫通する分割用隔壁にした場
合も同様である。
【００１３】応用例として、貫通孔ビアを樹脂層の任意
層から最下層の底部の端子電極まで同位置に形成して接
続することにより、ボールグリッドアレイ（ＢＧA）を
形成することができる。また分割用隔壁の端子電極予定
部に凸部を設けて単位素子に分割後の外周部の端子電極
予定凹部に電極を塗布形成するとクヮドラチュアフラッ
トパッケイジ（ＱＦＰ）に形成することができる。
層から最下層の底部の端子電極まで同位置に形成して接
続することにより、ボールグリッドアレイ（ＢＧA）を
形成することができる。また分割用隔壁の端子電極予定
部に凸部を設けて単位素子に分割後の外周部の端子電極
予定凹部に電極を塗布形成するとクヮドラチュアフラッ
トパッケイジ（ＱＦＰ）に形成することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態例につ
いて空孔予定部が分割用隔壁の場合を図面を参照して説
明する。厚さ０．１ｍｍのエポキシ樹脂板に基準孔部を
形成して基板１に用い、図１に示すように、暗室中で基
板１の全面に、感光性アクリル樹脂およびエチルセルソ
ルブ、トルエン、酢酸エチル等の溶剤からなるフォトレ
ジスト液をスピンコーターで塗布、乾燥して、あつみ５
μｍの第１のネガレジスト膜２を形成する。この場合基
板１はエポキシ板に代えてポリエチレンテレフタレート
など有機フィルムを表面粗化して用いたり、銅箔を用い
最後に底面の銅箔をエッチングしてパターン形成し導体
層にすることもできる。
いて空孔予定部が分割用隔壁の場合を図面を参照して説
明する。厚さ０．１ｍｍのエポキシ樹脂板に基準孔部を
形成して基板１に用い、図１に示すように、暗室中で基
板１の全面に、感光性アクリル樹脂およびエチルセルソ
ルブ、トルエン、酢酸エチル等の溶剤からなるフォトレ
ジスト液をスピンコーターで塗布、乾燥して、あつみ５
μｍの第１のネガレジスト膜２を形成する。この場合基
板１はエポキシ板に代えてポリエチレンテレフタレート
など有機フィルムを表面粗化して用いたり、銅箔を用い
最後に底面の銅箔をエッチングしてパターン形成し導体
層にすることもできる。
【００１５】ついで、図２に示すように、前記コア基板
１上に、前記基準孔部を基準にして、第１のマスク３を
重ね、１５０〜２５０ｍＪ/ｃｍ２の光量で紫外線を露
光し現像することにより、第１の固化レイジスト部４を
形成する。ここで固化レイジスト部４は絶縁樹脂部に対
応する。ついで、メッキ液中で無電解銅メッキを施し、
略レジスト膜厚と同等の厚みになるまで銅を成長させ
る。この第１の導体層５はパターン電極および空孔予定
部に対応する。
１上に、前記基準孔部を基準にして、第１のマスク３を
重ね、１５０〜２５０ｍＪ/ｃｍ２の光量で紫外線を露
光し現像することにより、第１の固化レイジスト部４を
形成する。ここで固化レイジスト部４は絶縁樹脂部に対
応する。ついで、メッキ液中で無電解銅メッキを施し、
略レジスト膜厚と同等の厚みになるまで銅を成長させ
る。この第１の導体層５はパターン電極および空孔予定
部に対応する。
【００１６】メッキ液から取り出し良く洗浄して乾燥
後、前記手順と同様に、図３に示す前記コア基板上に厚
さが１０μｍの第２のネガレジスト膜６を形成し、第２
のマスク７を重ねて２００〜３００ｍＪ/ｃｍ２の光量
で露光、現像する。ついで、無電解銅メッキ、洗浄、乾
燥を行う。図４にしめす第２の導体層は、ビアおよび空
孔予定部に対応する。ついで、約３％の水酸化ナトリウ
ム溶液をスプレーしてレジストを剥離し、洗浄、乾燥
後、２層重ねられたメッキ導体５，８を残し、固化レジ
ストが剥離された空間に、第２のマスク７と同様の版を
用いスクリーン印刷機で導体の頂部が露出する程度の厚
みにエポキシ樹脂を塗布する。
後、前記手順と同様に、図３に示す前記コア基板上に厚
さが１０μｍの第２のネガレジスト膜６を形成し、第２
のマスク７を重ねて２００〜３００ｍＪ/ｃｍ２の光量
で露光、現像する。ついで、無電解銅メッキ、洗浄、乾
燥を行う。図４にしめす第２の導体層は、ビアおよび空
孔予定部に対応する。ついで、約３％の水酸化ナトリウ
ム溶液をスプレーしてレジストを剥離し、洗浄、乾燥
後、２層重ねられたメッキ導体５，８を残し、固化レジ
ストが剥離された空間に、第２のマスク７と同様の版を
用いスクリーン印刷機で導体の頂部が露出する程度の厚
みにエポキシ樹脂を塗布する。
【００１７】大量生産する場合は、ポリエチレンテレフ
タレートなどをベーステープにに用い、第１のレジスト
膜を固化後、該テープのメッキ下地部を活性化処理をし
て前記のメッキ処理を重ねてから、ドクターブレード
法、カーテンコート法などで連続的にエポキシ樹脂を塗
布することができる。
タレートなどをベーステープにに用い、第１のレジスト
膜を固化後、該テープのメッキ下地部を活性化処理をし
て前記のメッキ処理を重ねてから、ドクターブレード
法、カーテンコート法などで連続的にエポキシ樹脂を塗
布することができる。
【００１８】塗布したエポキシ樹脂を１２０℃の乾燥器
に１時間程いれて硬化させる。エポキシ樹脂硬化後、樹
脂表面を研磨粗化させ無電解メッキの下地として活性化
しておく。前記メッキ導体頂部が樹脂に埋没した場合
は、導体頂部が表面に露出するまで研磨する。以上の工
程で、パターン電極に対応する第１の導体層５と、ビア
に対応する第２の導体層８がエポキシ樹脂９で埋め込み
形成された。この上にさらに図５に示すように、奇数層
にパターン電極５を、偶数層にビア電極８を空孔予定部
と同時的に埋め込み形成することを、所定層数まで繰り
返し分割用隔壁１０で区切られた多層基板に形成し、基
板１を剥離する。
に１時間程いれて硬化させる。エポキシ樹脂硬化後、樹
脂表面を研磨粗化させ無電解メッキの下地として活性化
しておく。前記メッキ導体頂部が樹脂に埋没した場合
は、導体頂部が表面に露出するまで研磨する。以上の工
程で、パターン電極に対応する第１の導体層５と、ビア
に対応する第２の導体層８がエポキシ樹脂９で埋め込み
形成された。この上にさらに図５に示すように、奇数層
にパターン電極５を、偶数層にビア電極８を空孔予定部
と同時的に埋め込み形成することを、所定層数まで繰り
返し分割用隔壁１０で区切られた多層基板に形成し、基
板１を剥離する。
【００１９】分割用隔壁１０として形成された空孔予定
部は、多層基板の表面電極をに前記同様にレジスト膜で
マスキング後、エッチングして隔壁を溶解除去し空孔１
２とし、図６の断面図の状態にする。底部の基板１は剥
離せず残す場合は、最後にビア形成、パターン電極形成
を従来工法で行い、分割用隔壁１０と同位置をダイシン
グソーなどで切断し個片素子に分割する。以上は請求項
６に係わる分割用隔壁が多層基板の底部の１層を除き各
素子単囲に区切られている場合であるが、中間層の場合
も同様である。
部は、多層基板の表面電極をに前記同様にレジスト膜で
マスキング後、エッチングして隔壁を溶解除去し空孔１
２とし、図６の断面図の状態にする。底部の基板１は剥
離せず残す場合は、最後にビア形成、パターン電極形成
を従来工法で行い、分割用隔壁１０と同位置をダイシン
グソーなどで切断し個片素子に分割する。以上は請求項
６に係わる分割用隔壁が多層基板の底部の１層を除き各
素子単囲に区切られている場合であるが、中間層の場合
も同様である。
【００２０】請求項５に係わる、分割用隔壁が単位素子
外周の１部を残し隔壁の空孔１２で各素子単位に区切ら
れている形態として、単位素子外周の４個所を残して区
切られている例を図７に示す。
外周の１部を残し隔壁の空孔１２で各素子単位に区切ら
れている形態として、単位素子外周の４個所を残して区
切られている例を図７に示す。
【００２１】請求項３に係わる、空孔予定部が部品搭載
用キャビティー１１である場合に形態例を図８に示す。
用キャビティー１１である場合に形態例を図８に示す。
【００２２】請求項２に係わる、シールド壁１３を絶縁
層に埋め込んだ形態例を図９にしめす。
層に埋め込んだ形態例を図９にしめす。
【００２３】
【発明の効果】このようにして形成される多層基板の製
造方法は、ビアホールをレーザで多数孔を１穴ずつ明け
たり、表層の部品搭載用キャビティーを彫るための工数
が低減できる。また導電体パターン上に感光性樹脂を塗
布し硬化後、層間接続用ビアホールをホトリソ手法で形
成し導体充填してビアを形成する工法に比較して、コス
トアップ要因の感光性樹脂が不要であり、さらに樹脂層
の電気的特性の向上、あるいは機械的強度の向上のため
に各種フィラーを充填すると、フィラーが紫外線の透過
を阻害し光を散乱させるため高精度な微細な加工は困難
であった問題も解消する。本発明は、絶縁樹脂各層に導
電体パターンと共にビアホールを始めとする各種形状の
シールド壁部や空孔予定部やを位置決め精度良くかつ簡
便に形成することができ、これを素子分割用隔壁に用
い、後工程での個片分割を精度よく容易にする多層基板
の製造方法を提供できる。
造方法は、ビアホールをレーザで多数孔を１穴ずつ明け
たり、表層の部品搭載用キャビティーを彫るための工数
が低減できる。また導電体パターン上に感光性樹脂を塗
布し硬化後、層間接続用ビアホールをホトリソ手法で形
成し導体充填してビアを形成する工法に比較して、コス
トアップ要因の感光性樹脂が不要であり、さらに樹脂層
の電気的特性の向上、あるいは機械的強度の向上のため
に各種フィラーを充填すると、フィラーが紫外線の透過
を阻害し光を散乱させるため高精度な微細な加工は困難
であった問題も解消する。本発明は、絶縁樹脂各層に導
電体パターンと共にビアホールを始めとする各種形状の
シールド壁部や空孔予定部やを位置決め精度良くかつ簡
便に形成することができ、これを素子分割用隔壁に用
い、後工程での個片分割を精度よく容易にする多層基板
の製造方法を提供できる。
【００２４】
【図１】基板１に第１のフォトレジスト膜２を形成した
状態図。
状態図。
【図２】第１のフォトレジスト膜２を露光し固化させた
状態図。
状態図。
【図３】第２のフォトレジスト膜６を露光し固化させた
状態図。
状態図。
【図４】ビアに対応する第２の電極層をメッキした状態
図。
図。
【図５】所定の層数までビルドアップした状態図。
【図６】分割用隔壁を溶解除去した状態図。
【図７】単位素子外周の４個所を残して区切られている
状態図。
状態図。
【図８】空孔予定部が部品搭載用キャビティーである状
態図。
態図。
【図９】シールド壁を絶縁層に埋め込んだ状態図。
１……… ベース基板 ２………第１のレジスト膜 ３………第１のマスク ４………第１の固化レジスト部 ５………パターン電極 ６………第２の固化レジスト膜 ７………第２のマスク ８………ビア電極 ９………エポキシ樹脂 １０……分割用隔壁 １１……キャビティー １２……隔壁の空孔 １３……シールド壁
Claims (6)
- 【請求項１】導体層と絶縁層が交互に積層されビアで層
間接続がなされる多層基板の製造方法において、フォト
レジスト膜形成とフォトリソ処理と導体形成及び絶縁層
形成を繰り返すことにより、前記導体層と、ビアおよび
導体充填された空孔予定部位とを同時的に絶縁層に埋め
込み形成し、前記空孔予定部位を所定の位置にしてビル
ドアップを繰り返して空孔予定部を形成することを特徴
とする多層基板の製造方法。 - 【請求項２】導体層と絶縁層が交互に積層されビアで層
間接続がなされる多層基板の製造方法において、フォト
レジスト膜形成とフォトリソ処理と導体形成及び絶縁層
形成を繰り返すことにより、前記導体層と、ビアおよび
導体充填されたシールド壁予定部とを同時的に絶縁層に
埋め込み形成し、前記シールド壁予定部位を所定の位置
にしてビルドアップを繰り返してシールド壁を形成する
ことを特徴とする多層基板の製造方法。 - 【請求項３】請求項１記載の多層基板の製造方法におい
て、空孔予定部が部品搭載用キャビティーあることを特
徴とする多層基板の製造方法。 - 【請求項４】請求項１記載の多層基板の製造方法におい
て、前記空孔予定部が分割用隔壁であることを特徴とす
る多層基板の製造方法。 - 【請求項５】請求項４記載の多層基板の製造方法におい
て、前記分割用隔壁が単位素子外周の１部を残し各素子
単位に区切られていることを特徴とする多層基板の製造
方法。 - 【請求項６】請求項４記載の多層基板の製造方法におい
て、前記分割用隔壁が少なくとも１層を除き同位置にし
て大半の層を貫通して各単位素子に区切られていること
を特徴とする多層基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3724399A JP2001036236A (ja) | 1999-02-16 | 1999-02-16 | 多層基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3724399A JP2001036236A (ja) | 1999-02-16 | 1999-02-16 | 多層基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036236A true JP2001036236A (ja) | 2001-02-09 |
Family
ID=12492193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3724399A Pending JP2001036236A (ja) | 1999-02-16 | 1999-02-16 | 多層基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142624A (ja) * | 2001-10-31 | 2003-05-16 | Fujitsu Ltd | 受動素子を内臓した半導体装置の製造方法、中継基板及びその製造方法 |
-
1999
- 1999-02-16 JP JP3724399A patent/JP2001036236A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003142624A (ja) * | 2001-10-31 | 2003-05-16 | Fujitsu Ltd | 受動素子を内臓した半導体装置の製造方法、中継基板及びその製造方法 |
| US6875638B2 (en) | 2001-10-31 | 2005-04-05 | Fujitsu Limited | Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board |
| US6995044B2 (en) | 2001-10-31 | 2006-02-07 | Fujitsu Limited | Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board |
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