JP7382170B2 - 半導体装置 - Google Patents

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Description

本発明は、配線層の上を覆う絶縁層を備える半導体装置に関する。
特許文献１には、合成樹脂を含む材料からなる絶縁層と、当該絶縁層の内部および表面に配置された配線層（特許文献１では導体層）と、当該配線層に接合された半導体チップと、当該半導体チップを封止した樹脂組成物とを備える半導体装置の一例が開示されている。当該半導体装置は、曲げなどに対して比較的強固な支持体層の上において、半導体チップの製造と同様な手法により製造される。支持体層は、樹脂組成物を形成した後に除去される。これにより、絶縁層および配線層の厚さを極力小とすることができるため、当該半導体装置の小型化を図ることができる。
特許文献１に開示されている半導体装置は、２層の絶縁層を備える。これらの絶縁層のうち、下層に位置する絶縁層は、配線層を支持している。上層に位置する絶縁層は、配線層の上を覆っている。これにより、配線層からのリーク電流を抑制することができる。しかし、配線層と、当該配線層の上を覆う絶縁層との密着性が十分でないと、当該リーク電流を抑制する効果が十分に発揮され難い。したがって、当該密着性を、より向上させる方策が求められる。
特開２０１０－１４１１２６号公報
本発明は上述の事情に鑑み、配線層と、当該配線層の上を覆う絶縁層との密着性を、より向上させることが可能な半導体装置を提供することをその課題とする。
本発明によって提供される半導体装置は、厚さ方向において互いに反対側を向く主面および裏面を有する配線層と、前記裏面の全体を覆う第１絶縁層と、前記主面に接する第２絶縁層と、前記第２絶縁層に対向し、かつ前記配線層に搭載された半導体素子と、前記第２絶縁層に接し、かつ前記半導体素子を覆う封止樹脂と、を備え、前記主面の表面粗さは、前記裏面の表面粗さよりも大であることを特徴としている。
本発明の実施において好ましくは、前記第１絶縁層および前記第２絶縁層は、有機化合物を含む材料からなる。
本発明の実施において好ましくは、前記配線層は、前記主面から前記厚さ方向に突出する複数の第１バンプ部を有し、前記半導体素子は、前記複数の第１バンプ部に対向する複数のパッドを有し、前記複数のパッドは、前記複数の第１バンプ部に対して個別に接合されている。
本発明の実施において好ましくは、前記第２絶縁層は、前記厚さ方向に貫通する複数の第１開口を有し、前記複数の第１バンプ部は、前記複数の第１開口に対して個別に収容されている。
本発明の実施において好ましくは、前記第２絶縁層は、前記主面の全体を覆っている。
本発明の実施において好ましくは、前記第２絶縁層は、前記第１絶縁層に接している。
本発明の実施において好ましくは、複数の電子部品をさらに備え、前記の電子部品の各々は、互いに離れて位置する一対の電極を有し、前記配線層は、前記主面から前記厚さ方向に突出する複数の第２バンプ部を有し、前記複数の電子部品の各々の前記一対の電極は、前記複数の第２バンプ部のうち、隣り合う２つの当該第２バンプ部に対して個別に接合されている。
本発明の実施において好ましくは、前記厚さ方向に沿って視て、前記複数の第２バンプ部の各々の面積は、前記複数の第１バンプ部の各々の面積よりも大である。
本発明の実施において好ましくは、前記第２絶縁層は、前記厚さ方向に貫通する複数の第２開口を有し、前記複数の第２バンプ部は、前記複数の第２開口に対して個別に収容されている。
本発明の実施において好ましくは、前記第１絶縁層は、前記厚さ方向に貫通する複数の貫通部を有し、前記配線層は、前記主面と、前記主面とは反対側を向く底面と、前記主面および前記底面につながる側面と、を有する複数の基部を有し、前記複数の基部は、前記複数の貫通部に対して個別に収容された部分を含む。
本発明の実施において好ましくは、複数の端子をさらに備え、前記複数の端子は、前記複数の基部の前記底面を個別に覆っている。
本発明の実施において好ましくは、前記複数の基部の各々の前記側面は、前記複数の貫通部のいずれかから露出する露出部を含む。
本発明の実施において好ましくは、前記複数の端子の各々は、前記複数の基部のいずれかの前記底面を覆う底部と、当該底面につながる前記複数の基部のいずれかの前記露出部を覆う側部と、を有する。
本発明の実施において好ましくは、前記配線層は、前記複数の基部のいずれかの前記主面から前記厚さ方向に延びる複数の柱状部を有し、前記複数の柱状部の各々は、前記半導体素子に対向する内側面と、前記内側面とは反対側を向く外側面と、を有し、前記複数の柱状部の前記外側面は、前記封止樹脂から露出している。
本発明の実施において好ましくは、前記複数の柱状部の各々の前記外側面は、前記複数の基部のいずれかの前記露出部と面一である。
本発明の実施において好ましくは、前記複数の端子の各々の前記側部は、前記複数の柱状部のいずれかの前記外側面を覆っている。
本発明の実施において好ましくは、前記複数の柱状部の前記内側面は、前記封止樹脂に接し、前記複数の柱状部の各々の前記内側面の表面粗さは、前記裏面の表面粗さよりも大である。
本発明にかかる半導体装置によれば、配線層と、当該配線層の上を覆う絶縁層との密着性を、より向上させることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１に対応する平面図であり、複数の接合層、半導体素子、複数の電子部品、および封止樹脂を透過している。 図１に示す半導体装置の底面図である。 図１のＩＶ－ＩＶ線に沿う断面図である。 図１のＶ－Ｖ線に沿う断面図である。 図１のＶＩ－ＶＩ線に沿う断面図である。 図４の部分拡大図である。 図５の部分拡大図である。 図６の部分拡大図である。 図９の部分拡大図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する部分拡大断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 図１に示す半導体装置の製造工程を説明する断面図である。 本発明の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿う断面図である。 図２７のＸＸＩＸ－ＸＸＩＸ線に沿う断面図である。 図２９の部分拡大図である。 図３０の部分拡大図である。
本発明を実施するための形態について、添付図面に基づいて説明する。
〔第１実施形態〕
図１～図１０に基づき、本発明の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１絶縁層１１、配線層２０、第２絶縁層１２、複数の接合層３９、半導体素子３１、複数の電子部品３２、封止樹脂４０、および複数の端子５０を備える。半導体装置Ａ１０は、配線基板に表面実装される樹脂パッケージ形式によりものである。当該パッケージ形式は、封止樹脂４０から複数のリードが突出していないことが特徴とされるＱＦＮ（quad flat non-leaded package）である。ここで、図１は、理解の便宜上、封止樹脂４０を透過している。図２は、理解の便宜上、図１に対して複数の接合層３９、半導体素子３１、および複数の電子部品３２をさらに透過している。図２において透過した半導体素子３１、および複数の電子部品３２を、それぞれ想像線（二点鎖線）で示している。
半導体装置Ａ１０の説明においては、その便宜上、配線層２０の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て矩形状である。
第１絶縁層１１には、図３～図６に示すように、配線層２０が配置されている。第１絶縁層１１は、ポリイミドを含む材料からなる。この他の第１絶縁層１１の材料として、ポリベンゾオキサゾールを含む材料、フェノール樹脂を含む材料、およびポリアミドを含む材料など、有機化合物を主体とする材料を採ることができる。このため、第１絶縁層１１は、有機化合物を含む材料からなる。第１絶縁層１１は、複数の貫通部１１１を有する。複数の貫通部１１１は、第１絶縁層１１を厚さ方向ｚに貫通している。半導体装置Ａ１０においては、複数の貫通部１１１の各々は、その第２方向ｙの一方が開口している。
配線層２０は、図３～図６に示すように、第１絶縁層１１の上面と、第１絶縁層１１の複数の貫通部１１１とに配置されている。配線層２０は、半導体素子３１、および複数の電子部品３２と、半導体装置Ａ１０が実装される配線基板との導電経路の一部を構成している。図４～図６に示すように、配線層２０は、厚さ方向ｚにおいて互いに反対側を向く主面２０１および裏面２０２を有する。主面２０１は、半導体素子３１、および複数の電子部品３２に対向している。裏面２０２は、第１絶縁層１１の上面に接している。第１絶縁層１１は、裏面２０２の全体を覆っている。図７～図９に示すように、配線層２０は、下地層２０Ａおよび本体層２０Ｂを含む。
下地層２０Ａは、第１絶縁層１１に接している。下地層２０Ａの一部は、第１絶縁層１１の複数の貫通部１１１の各々に収容されている。下地層２０Ａは、第１絶縁層１１に接するバリア層と、当該バリア層に積層されたシード層とから構成される。バリア層の組成は、チタン（Ｔｉ）を含む。シード層の組成は、銅（Ｃｕ）を含む。本体層２０Ｂは、下地層２０Ａに積層されている。本体層２０Ｂの一部は、複数の貫通部１１１の各々に収容されている。配線層２０において、本体層２０Ｂが主たる導電経路となる。本体層２０Ｂの組成は、下地層２０Ａの当該シード層の組成と同一である。このため、本体層２０Ｂの組成は、銅を含む。
図２、図５および図６に示すように、配線層２０は、複数の基部２１、複数の本体部２２、および複数のバンプ部２３を有する。これらのうち、複数の基部２１、および複数の本体部２２は、図７～図９に示すように、下地層２０Ａおよび本体層２０Ｂから構成される。
図３、図５および図６に示すように、複数の基部２１は、第１絶縁層１１の複数の貫通部１１１に対して個別に収容された部分と、第１絶縁層１１の上面から厚さ方向ｚに突出する部分とを含む。厚さ方向ｚに沿って視て、複数の基部２１の各々の形状および大きさは、当該基部２１の一部が収容された複数の貫通部１１１のいずれかの形状および大きさと等しい。図９に示すように、複数の基部２１の各々は、先述した主面２０１と、底面２１１と、側面２１２とを有する。底面２１１は、主面２０１とは反対側を向き、かつ厚さ方向ｚにおいて裏面２０２よりも主面２０１から離れて位置する。側面２１２は、主面２０１および底面２１１につながり、かつ複数の貫通部１１１のいずれかを規定する第１絶縁層１１の表面に接している。複数の基部２１の各々の側面２１２は、複数の貫通部１１１のいずれかにおいて、その第２方向ｙの一方が開口した部分から露出する露出部２１２Ａを含む。
図４～図６に示すように、複数の本体部２２は、第１絶縁層１１の上面に配置されている。複数の本体部２２の各々は、先述した主面２０１および裏面２０２を有する。複数の本体部２２のいくつかは、複数の基部２１のいずれかにつながっている。
図４～図８に示すように、複数のバンプ部２３は、配線層２０の主面２０１に配置されている。複数のバンプ部２３は、主面２０１から厚さ方向ｚに突出している。複数のバンプ部２３の各々は、主面２０１に接し、かつチタンおよび銅を組成に含む金属薄膜と、当該金属薄膜に積層された銅層から構成される。図２に示すように、厚さ方向ｚに沿って視て、複数のバンプ部２３は、矩形状である。複数のバンプ部２３は、複数の第１バンプ部２３１、および複数の第２バンプ部２３２を含む。複数の第１バンプ部２３１の各々は、配線層２０を構成する複数の本体部２２のいずれかの主面２０１に配置されている。複数の第２バンプ部２３２の各々は、配線層２０を構成する複数の基部２１、および複数の本体部２２のいずれかの主面２０１に配置されている。厚さ方向ｚに沿って視て、複数の第２バンプ部２３２の各々の面積は、複数の第１バンプ部２３１の各々の面積よりも大である。
第２絶縁層１２は、図４～図６に示すように、配線層２０の主面２０１に接している。第２絶縁層１２の材料は、第１絶縁層１１の材料と同一である。このため、第２絶縁層１２は、有機化合物を含む材料からなる。半導体装置Ａ１０においては、第２絶縁層１２は、主面２０１の全体を覆っている。さらに、第２絶縁層１２は、第１絶縁層１１に接している。図２、図７および図８に示すように、第２絶縁層１２は、複数の第１開口１２１、および複数の第２開口１２２を有する。複数の第１開口１２１、および複数の第２開口１２２は、第２絶縁層１２を厚さ方向ｚに貫通している。複数の第１バンプ部２３１は、複数の第１開口１２１に対して個別に収容されている。複数の第２バンプ部２３２は、複数の第２開口１２２に対して個別に収容されている。
図１０に示すように、配線層２０において、主面２０１の表面粗さｓｒ１は、裏面２０２の表面粗さｓｒ２よりも大である。主面２０１および裏面２０２の表面粗さｓｒ１，ｓｒ２とは、主面２０１および裏面２０２の各々において、厚さ方向ｚにおいて最も配線層２０の内部に位置する最底部と、当該最底部から厚さ方向ｚにおいて最も離れて位置する最頂部との厚さ方向ｚの距離である。
複数の接合層３９は、図４～図８に示すように、配線層２０の複数のバンプ部２３に対して個別に配置されている。複数の接合層３９は、第２絶縁層１２の上面から厚さ方向ｚに突出している。複数の接合層３９は、導電性を有する。複数の接合層３９の各々は、複数のバンプ部２３のいずれかに接し、かつチタンおよび銅を組成に含む金属薄膜と、当該金属薄膜に積層されたニッケル（Ｎｉ）層と、当該ニッケル層に積層され、かつ錫（Ｓｎ）を組成に含む合金層とにより構成される。複数の接合層３９は、複数の第１接合層３９１、および複数の第２接合層３９２を含む。複数の第１接合層３９１は、複数のバンプ部２３のうち、複数の第１バンプ部２３１に対して個別に配置されている。複数の第２接合層３９２は、複数のバンプ部２３のうち、複数の第２バンプ部２３２に対して個別に配置されている。
半導体素子３１は、図４～図７（ただし、図５を除く。）に示すように、配線層２０の複数のバンプ部２３のうち、複数の第１バンプ部２３１に搭載されている。半導体素子３１は、第２絶縁層１２に対向している。半導体素子３１は、フリップチップ実装型の素子である。半導体装置Ａ１０が示す例においては、半導体素子３１は、ＬＳＩである。半導体素子３１は、複数のパッド３１１を有する。複数のパッド３１１は、半導体素子３１の内部に構成された回路に導通している。複数のパッド３１１の各々は、複数の第１バンプ部２３１のいずれかに対向している。図７に示すように、複数のパッド３１１の各々は、複数の接合層３９のうち、複数の第１接合層３９１のいずれかを介して複数の第１バンプ部２３１のいずれかに接合されている。これにより、複数のパッド３１１は、複数の第１バンプ部２３１に対して個別に接合され、かつ配線層２０との導通が確保されている。したがって、半導体素子３１は、配線層２０に導通している。
複数の電子部品３２の各々は、図２および図５に示すように、配線層２０の複数のバンプ部２３のうち、隣り合う２つの第２バンプ部２３２に搭載されている。複数の電子部品３２は、表面実装型、かつチップ型である。複数の電子部品３２の各々は、抵抗器、コンデンサおよびインダクタなどの受動素子、並びにダイオードのいずれかに該当する。半導体装置Ａ１０が示す例においては、複数の電子部品３２のいずれかが抵抗器である場合は、厚膜（メタルグレーズ皮膜）型の抵抗器を想定している。あわせて、複数の電子部品３２のいずれかがコンデンサである場合は、セラミックコンデンサを想定している。
図１および図５に示すように、複数の電子部品３２の各々は、一対の電極３２１を有する。一対の電極３２１は、互いに離れて位置する。図８に示すように、複数の電子部品３２の一対の電極３２１の各々は、複数の接合層３９のうち、複数の第２接合層３９２のいずれかを介して複数の第２バンプ部２３２のいずれかに接合されている。これにより、複数の電子部品３２の各々の一対の電極３２１は、複数の第２バンプ部２３２のうち、隣り合う２つの当該第２バンプ部２３２に対して個別に接合され、かつ配線層２０との導通が確保されている。したがって、複数の電子部品３２は、配線層２０に導通している。
封止樹脂４０は、図４～図６に示すように、第２絶縁層１２の上面に接している。封止樹脂４０は、半導体素子３１、および複数の電子部品３２を覆っている。封止樹脂４０は、たとえば黒色のエポキシ樹脂を含む絶縁材料からなる。
複数の端子５０は、図３～図６（ただし、図４を除く。）に示すように、配線層２０の複数の基部２１の底面２１１を個別に覆っている。複数の端子５０は、半導体装置Ａ１０の外部に対して露出している。複数の端子５０の各々が、ハンダを介して配線基板に接合されることによって、半導体装置Ａ１０が当該配線基板に実装される。半導体装置Ａ１０においては、複数の端子５０の各々は、複数の基部２１のいずれかの底面２１１から近い順に、ニッケル層、パラジウム（Ｐｄ）層、金（Ａｕ）層の順に積層された複数の金属層から構成される。このため、複数の端子５０の組成は、ニッケル、パラジウムおよび金を含む。
図９に示すように、複数の端子５０の各々は、底部５０１および側部５０２を有する。底部５０１は、複数の基部２１のいずれかの底面２１１を覆っている。側部５０２は、複数の端子５０のいずれかの底部５０１につながり、かつ当該底部５０１から厚さ方向ｚに延びている。複数の端子５０の側部５０２の各々は、当該底面２１１につながる複数の基部２１のいずれかの露出部２１２Ａを覆っている。
次に、図１１～図２６に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図１１～図２６（ただし、図１７を除く。）の断面位置は、図６の断面位置と同一である。
最初に、図１１に示すように、基材８０の厚さ方向ｚの一方側の表面に仮固定層８０１を塗布する。基材８０は、ガラス板である。基材８０は、ガラス板の他、シリコンウエハでもよい。仮固定層８０１は、有機化合物を含む材料からなる。
次いで、図１２に示すように、仮固定層８０１の全体を覆う剥離層８０２を形成する。剥離層８０２は、仮固定層８０１に接し、かつチタンからなる金属薄膜と、当該金属薄膜に積層され、かつ銅からなる金属薄膜とからなる。剥離層８０２は、スパッタリング法によりこれらの金属薄膜をそれぞれ成膜することによって形成される。
次いで、図１３に示すように、剥離層８０２を覆う第１絶縁層８１を形成する。第１絶縁層８１は、厚さ方向ｚにそれを貫通する複数の貫通部８１１を有する。第１絶縁層８１は、感光性ポリイミドを含む材料からなる。第１絶縁層８１は、スピンコータなどを用いて当該材料を剥離層８０２の全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、第１絶縁層８１には、複数の貫通部８１１が形成された状態となる。複数の貫通部８１１から、剥離層８０２の一部が露出する。
次いで、図１４～図１６に示すように、第１絶縁層８１と、第１絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部との上面に、配線層８２を形成する。配線層８２を形成する工程は、図１４に示す下地層８２Ａを形成する工程と、図１５に示す複数の本体層８２Ｂを形成する工程とを含む。
まず、図１４に示すように、第１絶縁層８１と、第１絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部とを覆う下地層８２Ａを形成する。下地層８２Ａは、第１絶縁層８１と、第１絶縁層８１の複数の貫通部８１１から露出する剥離層８０２の一部との全体にバリア層をスパッタリング法により成膜させた後、当該バリア層の全体にシード層をスパッタリング法により成膜させることにより形成される。当該バリア層は、厚さが１００ｎｍ～３００ｎｍのチタンからなる。当該シード層は、厚さが２００ｎｍ～６００ｎｍの銅からなる。
次いで、図１５に示すように、下地層８２Ａの上面に複数の本体層８２Ｂを形成する。複数の本体層８２Ｂは、銅からなる。複数の本体層８２Ｂは、下地層８２Ａの上面にリソグラフィパターニングを施した後、下地層８２Ａを導電経路とした電解めっきにより形成される。本工程を経ることにより、第１絶縁層８１の複数の貫通部８１１の各々は、下地層８２Ａと、複数の本体層８２Ｂのいずれかとにより埋め尽くされた状態となる。
次いで、図１６に示すように、下地層８２Ａの一部を除去する。下地層８２Ａの除去対象は、複数の本体層８２Ｂが積層されていない部分である。下地層８２Ａは、硫酸（Ｈ2ＳＯ4）および過酸化水素（Ｈ2Ｏ2）の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、配線層８２の形成が完了する。第１絶縁層８１の上面に積層され、かつ残存した下地層８２Ａと、これに積層された複数の本体層８２Ｂの一部とが、半導体装置Ａ１０の配線層２０の複数の本体部２２となる。
次いで、図１７に示すように、配線層８２の露出面８２１を薬液塗布により粗化させる。露出面８２１は、本工程において外部に露出する配線層８２の表面を指す。当該薬液は、酸性溶液およびアルカリ性溶液のどちらかが選択される。酸性溶液の一例は、硫酸および過酸化水素の混合溶液である。アルカリ性溶液の一例は、ギ酸アンモニウム（ＮＨ4ＨＣＯ2）の水溶液である。これらのうち酸性溶液が選択される場合は、図１６に示す下地層８２Ａの一部を除去する工程において、下地層８２Ａの除去とともに露出面８２１を粗化させてもよい。
次いで、図１８に示すように、第１絶縁層８１の一部と、配線層８２とを覆う第２絶縁層８３を形成する。第２絶縁層８３は、厚さ方向ｚにそれを貫通する複数の開口８３１を有する。第２絶縁層８３は、感光性ポリイミドを含む材料からなる。第２絶縁層８３は、スピンコータなどを用いて第１絶縁層８１の一部と、配線層８２の表面との全体に塗布した後、当該材料に対してリソグラフィパターニングを施すことにより形成される。これにより、第２絶縁層８３には、複数の開口８３１が形成された状態となる。複数の開口８３１から、配線層８２の本体層８２Ｂの一部が露出する。
次いで、図１９に示すように、第２絶縁層８３の複数の開口８３１に対して個別に収容された複数のバンプ部２３（半導体装置Ａ１０の配線層２０の一部）を形成する。複数のバンプ部２３の形成にあたっては、まず、第２絶縁層８３と、複数の開口８３１から露出する配線層８２の本体層８２Ｂの一部との全体に、スパッタリング法により下地層８２Ａと同一の構成の金属薄膜を成膜させる。次いで、当該金属薄膜を導電経路とした電解めっきにより当該金属薄膜の上面に銅層を形成する。最後に、ウエットエッチングにより第２絶縁層８３の上面に位置する当該金属薄膜および当該銅層を除去する。以上により、複数のバンプ部２３の形成が完了する。
次いで、図２０に示すように、複数のバンプ部２３の上面に対して、複数の接合層３９を個別に形成する。複数の接合層３９の形成にあたっては、まず、第２絶縁層８３と、複数のバンプ部２３との上面に対してリソグラフィパターニングを施す。これにより、当該リソグラフィパターニングから複数のバンプ部２３の各々の一部が露出する。次いで、当該リソグラフィパターニングと、当該リソグラフィパターニングから露出する複数のバンプ部２３の一部との全体に、スパッタリング法により下地層８２Ａと同一の構成の金属薄膜を成膜させる。次いで、当該金属薄膜を導電経路とした電解めっきにより当該金属薄膜の上にニッケル層、および錫を含む合金層をこの順で形成する。最後に、リフトオフにより当該リソグラフィパターニングと、これの上面に積層された当該金属薄膜、当該ニッケル層および当該合金層とを除去する。以上により、複数の接合層３９の形成が完了する。
次いで、図２１に示すように、半導体素子３１、および複数の電子部品３２を、複数の接合層３９を介して複数のバンプ部２３に接合する。半導体素子３１は、フリップチップボンディングにより複数のバンプ部２３に接合される。まず、複数の電子部品３２の一対の電極３２１の各々を、複数の接合層３９のうち、複数の第２接合層３９２のいずれかに仮付けする。次いで、コレットを用いて、半導体素子３１の複数のパッド３１１を、複数の接合層３９のうち、複数の第１接合層３９１に対して個別に仮付けする。次いで、複数の接合層３９をリフローにより溶融させる。最後に、溶融した複数の接合層３９を冷却により固化させることによって、複数のバンプ部２３に対する半導体素子３１、および複数の電子部品３２の接合が完了する。
次いで、図２２に示すように、第２絶縁層８３に接する封止樹脂８４を形成する。封止樹脂８４は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂８４は、コンプレッション成型により形成される。本工程を経ることにより、半導体素子３１、および複数の電子部品３２が封止樹脂８４に覆われた状態となる。
次いで、図２３に示すように、厚さ方向ｚを向く封止樹脂８４の表面にテープ８５を貼り付けた後、基材８０および仮固定層８０１を除去する。まず、封止樹脂８４の当該表面にテープ８５を貼り付ける。テープ８５は、ダイシングテープである。テープ８５は、厚さ方向ｚにおいて封止樹脂８４に対して第１絶縁層８１および第２絶縁層８３とは反対側に位置する。次いで、基材８０にレーザを照射する。これにより、基材８０と仮固定層８０１との接合が弱くなり、仮固定層８０１から基材８０を剥がすことができる。最後に、仮固定層８０１にプラズマを照射することにより、剥離層８０２に付着した仮固定層８０１が除去される。
次いで、図２４に示すように、剥離層８０２を除去する。剥離層８０２は、硫酸および過酸化水素の混合溶液を用いたウエットエッチングにより除去される。本工程を経ることにより、配線層８２の一部が第１絶縁層８１から視認できる。
次いで、図２５に示すように、第１絶縁層８１と、第１絶縁層８１の複数の貫通部８１１に位置する配線層８２と、第２絶縁層８３と、封止樹脂８４とを、第１方向ｘおよび第２方向ｙの双方向に沿った格子状に切断することにより、複数の個片に分割する。切断には、ダイシングブレードなどが用いられる。ただし、本工程においては、テープ８５は切断されない。このため、隣り合う２つの当該個片との間には、溝Ｇが形成される。本工程を経ることにより、当該個片となった第１絶縁層８１、第２絶縁層８３および封止樹脂８４が、それぞれ半導体装置Ａ１０の第１絶縁層１１、第２絶縁層１２および封止樹脂４０となる。あわせて、当該個片となった第１絶縁層８１の複数の貫通部８１１に位置する配線層８２が、半導体装置Ａ１０の配線層２０の複数の基部２１となる。本工程を経ることにより、複数の基部２１の露出部２１２Ａが、封止樹脂４０から視認できる。
最後に、図２６に示すように、配線層２０の複数の基部２１の各々の一部を個別に覆う複数の端子５０を形成する。複数の端子５０は、無電解めっきにより形成される。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
半導体装置Ａ１０は、主面２０１および裏面２０２を有する配線層２０と、裏面２０２の全体を覆う第１絶縁層１１と、主面２０１に接する第２絶縁層１２と、第２絶縁層１２に対向し、かつ配線層２０に搭載された半導体素子３１と、半導体素子３１を覆う封止樹脂４０とを備える。主面２０１および裏面２０２は、厚さ方向ｚにおいて互いに反対側を向く。図１０に示すように、主面２０１の表面粗さｓｒ１は、裏面２０２の表面粗さｓｒ２よりも大である。これにより、主面２０１の単位面積（厚さ方向ｚに沿って視た単位面積）当たりの表面積が、裏面２０２の単位面積当たりの表面積よりも大となる。よって、主面２０１に接する第２絶縁層１２の面積をより大とすることができる。さらに、主面２０１に対する第２絶縁層１２の投錨効果（アンカー効果）がより大となる。したがって、半導体装置Ａ１０によれば、配線層２０と、配線層２０の上を覆う絶縁層（第２絶縁層１２）との密着性を、より向上させることができる。
第２絶縁層１２は、厚さ方向ｚに貫通する複数の第１開口１２１を有する。配線層２０は、主面２０１から厚さ方向ｚに突出する複数の第１バンプ部２３１を有する。複数の第１バンプ部２３１は、複数の第１開口１２１に対して個別に収容されている。半導体素子３１の複数のパッド３１１は、複数の第１バンプ部２３１に対して個別に接合されている。これにより、複数のパッド３１１と、配線層２０との境界におけるリーク電流を、より効果的に抑制することができる。
第２絶縁層１２は、配線層２０の主面２０１の全体を覆っている。これにより、配線層２０からのリーク電流を、より効果的に抑制できる。さらに、第２絶縁層１２が第１絶縁層１１に接する構成をとることにより、当該リーク電流の抑制効果がさらに向上する。
半導体装置Ａ１０は、一対の電極３２１を有する複数の電子部品３２をさらに備える。配線層２０は、主面２０１から厚さ方向ｚに突出する複数の第２バンプ部２３２を有する。複数の電子部品３２の各々の一対の電極３２１は、複数の第２バンプ部２３２のうち、隣り合う２つの当該第２バンプ部２３２に対して個別に接合されている。これにより、半導体素子３１に入力される電気信号の電圧調整などを複数の電子部品３２が担うことができる。したがって、半導体装置Ａ１０とともに配線基板に実装される電子部品の数を削減することができる。
第２絶縁層１２は、厚さ方向ｚに貫通する複数の第２開口１２２を有する。複数の第２バンプ部２３２は、複数の第２開口１２２に対して個別に収容されている。これにより、複数の電子部品３２の一対の電極３２１と、配線層２０との境界におけるリーク電流を、より効果的に抑制することができる。
第１絶縁層１１は、厚さ方向ｚに貫通する複数の貫通部１１１を有する。配線層２０は、複数の貫通部１１１に対して個別に収容された部分を含む複数の基部２１を有する。複数の基部２１の各々は、底面２１１および側面２１２を有する。複数の基部２１の各々の側面２１２は、複数の貫通部１１１のいずれかから露出する露出部２１２Ａを含む。半導体装置Ａ１０は、複数の基部２１の底面２１１を個別に覆う複数の端子５０をさらに備える。複数の端子５０は、複数の基部２１のいずれかの底面２１１を覆う底部５０１と、当該底面２１１につながる複数の基部２１のいずれかの露出部２１２Ａを覆う側部５０２とを有する。これにより、半導体装置Ａ１０をハンダにより配線基板に実装する際、複数の端子５０の各々において、当該ハンダが底部５０１のみならず側部５０２にも付着する。したがって、当該配線基板に対する半導体装置Ａ１０の実装強度を向上させることができる。
〔第２実施形態〕
図２７～図３１に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２７は、理解の便宜上、封止樹脂４０を透過している。
半導体装置Ａ２０においては、第２絶縁層１２、配線層２０、および複数の端子５０の構成が、先述した半導体装置Ａ１０の当該構成と異なる。
図２７および図３０に示すように、半導体装置Ａ２０においては、第２絶縁層１２は、先述の複数の第１開口１２１、および複数の第２開口１２２に加えて、複数の第３開口１２３をさらに有する。複数の第３開口１２３は、第２絶縁層１２を厚さ方向ｚに貫通している。厚さ方向ｚに沿って視て、複数の第３開口１２３の各々は、矩形状であり、かつ第１絶縁層１１の複数の貫通部１１１のいずれかと、当該貫通部１１１に収容された部分を含む配線層２０の複数の基部２１のいずれかとの双方に重なっている。
図２７～図２９に示すように、半導体装置Ａ２０においては、配線層２０は、複数の柱状部２４を有する。複数の柱状部２４の各々は、配線層２０の複数の基部２１のいずれかの主面２０１から厚さ方向ｚに延びている。複数の柱状部２４の各々の一部は、第２絶縁層１２の複数の第３開口１２３のいずれかに収容されている。複数の柱状部２４の組成は、配線層２０を構成する本体層２０Ｂの組成と同一である。このため、複数の柱状部２４の組成は、銅を含む。
図３０に示すように、複数の柱状部２４の各々は、内側面２４１および外側面２４２を有する。内側面２４１は、半導体素子３１に対向している。内側面２４１は、封止樹脂４０および第２絶縁層１２の双方に接している。外側面２４２は、内側面２４１とは反対側を向く。外側面２４２は、封止樹脂４０から露出している。外側面２４２は、配線層２０の複数の基部２１のいずれかの露出部２１２Ａと面一である。複数の端子５０の各々の側部５０２は、複数の柱状部２４のいずれかの外側面２４２を覆っている。
図１０および図３１に示すように、複数の柱状部２４の各々の内側面２４１の表面粗さｓｒ３は、配線層２０の裏面２０２の表面粗さｓｒ２よりも大である。内側面２４１の表面粗さｓｒ３とは、内側面２４１において、内側面２４１が向く方向（半導体装置Ａ２０では第２方向ｙ）において最も配線層２０の内部に位置する最底部と、当該最底部から当該方向において最も離れて位置する最頂部との当該方向の距離である。
次に、半導体装置Ａ２０の作用効果について説明する。
半導体装置Ａ２０は、主面２０１および裏面２０２を有する配線層２０と、裏面２０２の全体を覆う第１絶縁層１１と、主面２０１に接する第２絶縁層１２と、第２絶縁層１２に対向し、かつ配線層２０に搭載された半導体素子３１と、半導体素子３１を覆う封止樹脂４０とを備える。主面２０１および裏面２０２は、厚さ方向ｚにおいて互いに反対側を向く。図１０に示すように、主面２０１の表面粗さｓｒ１は、裏面２０２の表面粗さｓｒ２よりも大である。したがって、半導体装置Ａ２０によっても、配線層２０と、配線層２０の上を覆う絶縁層（第２絶縁層１２）との密着性を、より向上させることができる。
半導体装置Ａ２０においては、配線層２０は、複数の基部２１のいずれかの主面２０１から厚さ方向ｚに延びる複数の柱状部２４を有する。複数の柱状部２４は、互いに反対側を向く内側面２４１および外側面２４２を有する。外側面２４２は、封止樹脂４０から露出している。複数の端子５０の各々の側部５０２は、複数の柱状部２４のいずれかの外側面２４２を覆っている。これにより、複数の端子５０の各々の側部５０２の厚さ方向ｚの寸法がより大となる。このため、半導体装置Ａ２０をハンダにより配線基板に実装する際、複数の端子５０の各々において、側部５０２に付着する当該ハンダの体積がより大となる。したがって、当該配線基板に対する半導体装置Ａ２０の実装強度を、半導体装置Ａ１０の当該実装強度よりも向上させることができる。
配線層２０の複数の柱状部２４の内側面２４１は、封止樹脂４０に接している。複数の柱状部２４の各々の内側面２４１の表面粗さｓｒ３は、配線層２０の裏面２０２の表面粗さｓｒ２よりも大である。これにより、複数の柱状部２４の各々の内側面２４１の単位面積（半導体装置Ａ２０においては第２方向ｙに沿って視た単位面積）当たりの表面積が、裏面２０２の単位面積（厚さ方向ｚに沿って視た単位面積）当たりの表面積よりも大となる。したがって、先述した半導体装置Ａ２０の配線層２０と第２絶縁層１２との関係と同様に、複数の柱状部２４と、これらに接する封止樹脂４０との密着性を、より向上させることができる。
本発明は、先述した半導体装置Ａ１０および半導体装置Ａ２０に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０，Ａ２０：半導体装置
１１：第１絶縁層
１１１：貫通部
１２：第２絶縁層
１２１：第１開口
１２２：第２開口
１２３：第３開口
２０：配線層
２０１：主面
２０２：裏面
２０Ａ：下地層
２０Ｂ：本体層
２１：基部
２１１：底面
２１２：側面
２１２Ａ：露出部
２２：本体部
２３：バンプ部
２３１：第１バンプ部
２３２：第２バンプ部
２４：柱状部
２４１：内側面
２４２：外側面
３１：半導体素子
３１１：パッド
３２：電子部品
３２１：電極
３９：接合層
３９１：第１接合層
３９２：第２接合層
４０：封止樹脂
５０：端子
５０１：底部
５０２：側部
ｓｒ１，ｓｒ２，ｓｒ３：表面粗さ
８０：基材
８０１：仮固定層
８０２：剥離層
８１：第１絶縁層
８１１：貫通部
８２：配線層
８２１：露出面
８２Ａ：下地層
８２Ｂ：本体層
８３：第２絶縁層
８３１：開口
８４：封止樹脂
８５：テープ
Ｇ：溝
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

Claims (17)

  1. 厚さ方向において互いに反対側を向く主面および裏面を有する配線層と、
    前記裏面の全体を覆う第１絶縁層と、
    前記主面に接する第２絶縁層と、
    前記第２絶縁層に対向し、かつ前記配線層に搭載された半導体素子と、
    前記第２絶縁層に接し、かつ前記半導体素子を覆う封止樹脂と、を備え、
    前記第１絶縁層および前記第２絶縁層は、有機化合物を含む材料からなり、
    前記裏面の表面粗さは、前記第２絶縁層と前記封止樹脂との界面の表面粗さよりも大で あり、
    前記主面の表面粗さは、前記裏面の表面粗さよりも大である、半導体装置。
  2. 前記配線層は、前記主面から前記厚さ方向に突出する複数の第１バンプ部を有し、
    前記半導体素子は、前記複数の第１バンプ部に対向する複数のパッドを有し、
    前記複数のパッドは、前記複数の第１バンプ部に対して個別に接合されている、請求項１に記載の半導体装置。
  3. 前記第２絶縁層は、前記厚さ方向に貫通する複数の第１開口を有し、
    前記複数の第１バンプ部は、前記複数の第１開口に対して個別に収容されている、請求項２に記載の半導体装置。
  4. 前記第２絶縁層は、前記主面の全体を覆っている、請求項３に記載の半導体装置。
  5. 前記第２絶縁層は、前記第１絶縁層に接している、請求項３または４に記載の半導体装置。
  6. 複数の電子部品をさらに備え、
    前記複数の電子部品の各々は、互いに離れた一対の電極を有し、
    前記配線層は、前記主面から前記厚さ方向に突出する複数の第２バンプ部を有し、
    前記複数の電子部品の各々の前記一対の電極は、前記複数の第２バンプ部のうち、隣り合う２つの第２バンプ部に対して個別に接合されている、請求項３ないし５のいずれかに記載の半導体装置。
  7. 前記厚さ方向に視て、前記複数の第２バンプ部の各々の面積は、前記複数の第１バンプ部の各々の面積よりも大である、請求項６に記載の半導体装置。
  8. 前記第２絶縁層は、前記厚さ方向に貫通する複数の第２開口を有し、
    前記複数の第２バンプ部は、前記複数の第２開口に対して個別に収容されている、請求項６または７に記載の半導体装置。
  9. 前記第１絶縁層は、前記厚さ方向に貫通する複数の貫通部を有し、
    前記配線層は、前記主面と、前記主面とは反対側を向く底面と、前記主面および前記底面につながる側面と、を各々が有する複数の基部を有し、
    前記複数の基部は、前記複数の貫通部に対して個別に収容された部分を含む、請求項１ないし８のいずれかに記載の半導体装置。
  10. 複数の端子をさらに備え、
    前記複数の端子は、前記複数の基部の各々の前記底面を個別に覆っている、請求項９に記載の半導体装置。
  11. 前記複数の基部の各々の前記側面は、前記複数の貫通部のいずれかから露出する露出部を含む、請求項１０に記載の半導体装置。
  12. 前記複数の端子の各々は、前記複数の基部のいずれかの前記底面を覆う底部と、前記複数の基部のいずれかの前記露出部を覆う側部と、を有する、請求項１１に記載の半導体装置。
  13. 前記複数の端子の少なくともいずれかの前記底部は、前記第１絶縁層に接しており、
    前記複数の端子の少なくともいずれかの前記側部は、前記第２絶縁層に接している、請求項１２に記載の半導体装置。
  14. 前記配線層は、前記複数の基部のいずれかの前記主面から前記厚さ方向に延びる複数の柱状部を有し、
    前記複数の柱状部の各々は、前記半導体素子に対向する内側面と、前記内側面とは反対側を向く外側面と、を有し、
    前記複数の柱状部の各々の前記外側面は、前記封止樹脂から露出している、請求項１２または１３に記載の半導体装置。
  15. 前記複数の柱状部の各々の前記外側面は、前記複数の基部のいずれかの前記露出部と面一である、請求項１４に記載の半導体装置。
  16. 前記複数の端子の各々の前記側部は、前記複数の柱状部のいずれかの前記外側面を覆っている、請求項１４または１５に記載の半導体装置。
  17. 前記複数の柱状部の各々の前記内側面は、前記封止樹脂に接しており、
    前記複数の柱状部の各々の前記内側面の表面粗さは、前記裏面の表面粗さよりも大である、請求項１６に記載の半導体装置。
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