JP5482170B2 - 半導体装置、半導体装置の製造方法、回路基板及び回路基板の製造方法 - Google Patents
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Description
フリップチップ接続では、例えば、半導体素子の電極に接続された突起電極を、スズ(Sn)や半田等を含む中間層を介して、回路基板の電極に接続する。また、半導体素子の突起電極を熱圧着等によって回路基板の電極に接合する方法や、突起電極との間で成分の拡散性が異なる複数種の材料を用いて形成した回路基板の電極に、突起電極を熱圧着等によって接合する方法も知られている。
図1は第1の実施の形態に係る半導体装置の一例の断面模式図である。
図1に示す半導体装置1は、フリップチップ接続により電気的に接続された半導体素子10と回路基板20を含んでいる。半導体素子10と回路基板20の間には、アンダーフィル30が充填され、回路基板20の半導体素子10搭載面側は、モールド樹脂40によって封止されている。
突起電極13には、金(Au)又はCuを用いることができる。例えば、突起電極13には、その全体をAu又はCuによって形成したもののほか、導電性を有する突起状の電極表面にAu又はCuの表面処理を施したものを用いることができる。
このような回路基板20の電極部25と、上記した半導体素子10の電極11及び突起電極13とは、互いに対応する位置に形成されている。半導体素子10は、回路基板20の上方に、対応する突起電極13と電極部25との位置合わせを行って配置され、突起電極13を介して回路基板20に電気的に接続される。
図3は半導体素子と回路基板の接合例の説明図であって、(A)は液相拡散接合による接合例を示す図、(B)は固相拡散接合による接合例を示す図である。
図4は第1の組み合わせ例を示す図、図5は第2の組み合わせ例を示す図、図6は第3の組み合わせ例を示す図、図7は第4の組み合わせ例を示す図である。尚、図4乃至図7において、(A)は突起電極にAuを用いた場合の要部断面模式図、(B)は突起電極にCuを用いた場合の要部断面模式図である。
また、図6(A)には、回路基板20に、Cu電極部25Aの表面にNiメッキ25B及びAuメッキ25Cが施された電極部が設けられており、半導体素子10の電極11にAuボールバンプ13Aが接続されている場合を例示している。Auボールバンプ13Aの先端13AaがAuメッキ25Cの第1領域25Caに接合され、その周辺の第2領域25Cb及びAuボールバンプ13Aの側面13Abに半田50Aが接合されている。
また、図7(A)には、回路基板20に、Cu電極部25Aの表面にNiメッキ25B及びAuメッキ25Cが施された電極部が設けられており、半導体素子10の電極11に柱状のAuメッキバンプ13Cが接続されている場合を例示している。Auメッキバンプ13Cの先端13CaがAuメッキ25Cの第1領域25Caに接合され、その外側の第2領域25Cb及びAuメッキバンプ13Cの側面13Cbに半田50Aが接合されている。
尚、上記の図4乃至図7に例示したような組み合わせのほか、例えば、上記図1及び図2に示した突起電極13と電極部25(全部又は表面)について、双方にSn又はSnを含む材料を用いることもできる。その場合、導電部50には、突起電極13及び電極部25よりも、低融点の材料を用いる。このようにすると、電極部25の第1領域25aと突起電極13の先端13aとを固相拡散接合によって接合すると共に、導電部50と電極部25の第2領域25b及び突起電極13の側面13bとを液相拡散接合によって接合することができる。
図8は第1の実施の形態に係る配線パターン形成工程の一例の説明図であって、(A)は要部平面模式図、(B)は(A)のL8−L8断面模式図である。
配線22の形成後は、回路基板20の表面に保護膜24を形成する。ここでは一例として、保護膜24にソルダレジストを用いる。
保護膜24の形成後は、その開口部24aから露出する電極部25(配線22)の第1領域25a及び第2領域25b(括れ部22a及び周辺部22b)の表面に、導電材50aを形成する。ここでは一例として、導電材50aにSn(純Sn)を用いる。
導電材50aの形成後は、その表面にフラックスを塗布し(図示せず)、リフロー処理を行って導電材50aを溶融させる。リフロー処理の温度、雰囲気は、用いる導電材50aの材質を基に設定すればよい。
リフロー処理を行った後は、電極部25の第1領域25aに薄く残っている導電材50aを選択的に除去する。この導電材50aの選択的除去には、ウェットエッチング、ドライエッチング、レーザトリミング等の方法を用いることができる。
半導体素子10の電極11には、突起電極13が接続されている。ここでは一例として、突起電極13にAuボールバンプを用いている。
突起電極13の先端13aと第1領域25aとの固相拡散接合による接合後、今度は導電材50aの融点以上の温度での加熱を行いながら、加圧(押圧)を行う。このときの接合条件は、例えば、加熱温度245℃、1個の突起電極13当たりの荷重10gf、加熱・加圧時間5秒とすることができる。
図15は第2の実施の形態に係る半導体装置の一例の断面模式図である。
第2の実施の形態に係る半導体装置1aは、保護膜24から露出する電極部25が、突起電極13の先端13aが接合される第1領域25aと、その第1領域25aと電気的に分離された第2領域25bとを有している。この半導体装置1aの電極部25の第1領域25aは、第2領域25bと絶縁層21で絶縁されて島(アイランド)状に形成されており、ビア23を介して下層の配線22に電気的に接続されている。
図17は第2の実施の形態に係る配線パターン形成工程の一例の説明図であって、(A)は要部平面模式図、(B)は(A)のL17−L17断面模式図である。
図18は第2の実施の形態に係る保護膜形成工程の一例の説明図であって、(A)は要部平面模式図、(B)は(A)のL18−L18断面模式図である。
保護膜24の形成では、まず、回路基板20の表面に保護膜24を形成した後、例えばフォトリソグラフィ技術及びエッチング技術を利用して、アイランド部22cとリード部22dの一部とを含む領域に通じる開口部24aを形成する。
開口部24aを有する保護膜24の形成後は、開口部24aから露出する電極部25の第2領域25b(リード部22dの一部)に選択的に、導電材50aを形成する。ここでは一例として、導電材50aにSn(純Sn)を用いる。
電極部25の第2領域25bに導電材50aを形成した後は、リフロー処理を行って導電材50aを溶融させる。溶融した導電材50aは、第2領域25bに留まり、絶縁層21を挟んで形成されている第1領域25aへの流出は抑えられる。また、このようなリフロー処理を行うことで、リフロー処理前の導電材50aに含まれている可能性のあるボイドを除去することができる。
半導体素子10の電極11には、突起電極13の一例としてAuボールバンプが接続されている。
突起電極13の先端13aと第1領域25aとの固相拡散接合による接合後は、導電材50aの融点以上の温度での加熱を行いながら、加圧(押圧)を行う。このときの接合条件は、例えば、加熱温度245℃、1個の突起電極13当たりの荷重10gf、加熱・加圧時間5秒とすることができる。
(付記1) 電極部を有する回路基板と、
前記電極部と対向する突起電極を有し、前記突起電極の先端が前記電極部の第1領域に接合された半導体素子と、
前記電極部の前記第1領域周辺の第2領域と前記突起電極の側面とに接合された導電部と、
を含むことを特徴とする半導体装置。
(付記3) 前記第1領域と前記第2領域とは、直線状に連続して形成されていることを特徴とする付記1又は2に記載の半導体装置。
(付記5) 前記第1領域は、島状に形成され、前記第2領域と電気的に分離されていることを特徴とする付記1又は2に記載の半導体装置。
突起電極を有する半導体素子を、前記突起電極の先端を前記第1領域に接合する工程と、
前記導電材を用いて前記第2領域と前記突起電極の側面とに接合された導電部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記先端を前記第1領域に接合する際には、前記先端を前記第1領域に、前記導電材の融点よりも低温で加熱しながら押圧し、
前記第2領域と前記側面とに接合された前記導電部を形成する際には、前記導電材の融点よりも高温で加熱して前記導電材を溶融した後、前記導電材を凝固することを特徴とする付記7又は8に記載の半導体装置の製造方法。
前記電極部の、第1領域と前記第1領域周辺の第2領域のうち、前記第2領域に選択的に形成された導電材と、
を含むことを特徴とする回路基板。
前記電極部の、第1領域と前記第1領域周辺の第2領域のうち、前記第2領域に選択的に導電材を形成する工程と、
を含むことを特徴とする回路基板の製造方法。
10 半導体素子
11 電極
12 保護膜
13 突起電極
13A Auボールバンプ
13B Cuボールバンプ
13C Auメッキバンプ
13D Cuメッキバンプ
13a,13Aa,13Ba,13Ca,13Da 先端
13b,13Ab,13Bb,13Cb,13Db 側面
20 回路基板
21 絶縁層
22 配線
22a 括れ部
22b 周辺部
22c アイランド部
22d リード部
23 ビア
24 保護膜
24a 開口部
25 電極部
25A Cu電極部
25B Niメッキ
25C Auメッキ
25a,25Aa,25Ca 第1領域
25b,25Ab,25Cb 第2領域
30 アンダーフィル
40 モールド樹脂
50 導電部
50a 導電材
50A 半田
51,52,101,102,201 化合物
100 中間層
103,203 クラック
W1,W2 幅
Claims (13)
- 第1領域と前記第1領域を挟む一対の第2領域とを備える電極部を有する回路基板と、
前記電極部と対向する突起電極を有し、前記突起電極の先端が前記電極部の前記第1領域に固相拡散接合により接合された半導体素子と、
前記電極部の前記一対の第2領域と前記突起電極の側面とに液相拡散接合により接合された導電部と、
を含み、
前記第1領域と前記一対の第2領域とは連続して形成され、前記第1領域の幅が前記一対の第2領域の幅よりも狭いことを特徴とする半導体装置。 - 第1領域と前記第1領域を挟む一対の第2領域とを備える電極部を有する回路基板と、
前記電極部と対向する突起電極を有し、前記突起電極の先端が前記電極部の前記第1領域に固相拡散接合により接合された半導体素子と、
前記電極部の前記一対の第2領域と前記突起電極の側面とに液相拡散接合により接合された導電部と、
を含み、
前記第1領域は、島状に形成され、前記一対の第2領域とは電気的に分離されていることを特徴とする半導体装置。 - 前記導電部は、Sn、Snを含む半田、又は金属フィラーと樹脂からなる導電性ペーストであることを特徴とする請求項1又は2に記載の半導体装置。
- 前記電極部がAu若しくはCuを含み且つ前記突起電極がAu若しくはCuを含み、又は、前記電極部及び前記突起電極がいずれもSnを含むことを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 第1領域と前記第1領域を挟む一対の第2領域とを備える電極部を有する回路基板の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に導電材を形成する工程と、
突起電極を有する半導体素子を、前記突起電極の先端を前記第1領域に固相拡散接合により接合する工程と、
前記導電材を用いて前記一対の第2領域と前記突起電極の側面とに液相拡散接合により接合された導電部を形成する工程と、
を含み、
前記第1領域と前記一対の第2領域とは連続して形成され、前記第1領域の幅が前記一対の第2領域の幅よりも狭いことを特徴とする半導体装置の製造方法。 - 第1領域と前記第1領域を挟む一対の第2領域とを備える電極部を有する回路基板の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に導電材を形成する工程と、
突起電極を有する半導体素子を、前記突起電極の先端を前記第1領域に固相拡散接合により接合する工程と、
前記導電材を用いて前記一対の第2領域と前記突起電極の側面とに液相拡散接合により接合された導電部を形成する工程と、
を含み、
前記第1領域は、島状に形成され、前記一対の第2領域とは電気的に分離されていることを特徴とする半導体装置の製造方法。 - 前記電極部がAu若しくはCuを含み且つ前記突起電極がAu若しくはCuを含み、又は、前記電極部及び前記突起電極がいずれもSnを含むことを特徴とする請求項5又は6に記載の半導体装置の製造方法。
- 突起電極を有する半導体素子が実装される回路基板であって、
実装される前記半導体素子の前記突起電極の先端が固相拡散接合により接合される第1領域と、前記第1領域を挟む一対の第2領域とを備える電極部と、
前記電極部の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に形成され、前記一対の第2領域と、実装される前記半導体素子の前記突起電極の側面とに液相拡散接合により接合される導電材と、
を含み、
前記第1領域と前記一対の第2領域とは連続して形成され、前記第1領域の幅が前記一対の第2領域の幅よりも狭いことを特徴とする回路基板。 - 突起電極を有する半導体素子が実装される回路基板であって、
実装される前記半導体素子の前記突起電極の先端が固相拡散接合により接合される第1領域と、前記第1領域を挟む一対の第2領域とを備える電極部と、
前記電極部の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に形成され、前記一対の第2領域と、実装される前記半導体素子の前記突起電極の側面とに液相拡散接合により接合される導電材と、
を含み、
前記第1領域は、島状に形成され、前記一対の第2領域とは電気的に分離されていることを特徴とする回路基板。 - 前記電極部がAu、Cu若しくはSnを含むことを特徴とする請求項8又は9に記載の回路基板。
- 突起電極を有する半導体素子が実装される回路基板の製造方法であって、
実装される前記半導体素子の前記突起電極の先端が固相拡散接合により接合される第1領域と、前記第1領域を挟む一対の第2領域とを備える電極部を形成する工程と、
前記電極部の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に、前記一対の第2領域と、実装される前記半導体素子の前記突起電極の側面とに液相拡散接合により接合される導電材を形成する工程と、
を含み、
前記第1領域と前記一対の第2領域とは連続して形成され、前記第1領域の幅が前記一対の第2領域の幅よりも狭いことを特徴とする回路基板の製造方法。 - 突起電極を有する半導体素子が実装される回路基板の製造方法であって、
実装される前記半導体素子の前記突起電極の先端が固相拡散接合により接合される第1領域と、前記第1領域を挟む一対の第2領域とを備える電極部を形成する工程と、
前記電極部の、前記第1領域と前記一対の第2領域のうち、前記一対の第2領域に選択的に、前記一対の第2領域と、実装される前記半導体素子の前記突起電極の側面とに液相拡散接合により接合される導電材を形成する工程と、
を含み、
前記第1領域は、島状に形成され、前記一対の第2領域とは電気的に分離されていることを特徴とする回路基板の製造方法。 - 前記電極部がAu、Cu若しくはSnを含むことを特徴とする請求項11又は12に記載の回路基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009281206A JP5482170B2 (ja) | 2009-12-11 | 2009-12-11 | 半導体装置、半導体装置の製造方法、回路基板及び回路基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009281206A JP5482170B2 (ja) | 2009-12-11 | 2009-12-11 | 半導体装置、半導体装置の製造方法、回路基板及び回路基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011124402A JP2011124402A (ja) | 2011-06-23 |
JP5482170B2 true JP5482170B2 (ja) | 2014-04-23 |
Family
ID=44287996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009281206A Expired - Fee Related JP5482170B2 (ja) | 2009-12-11 | 2009-12-11 | 半導体装置、半導体装置の製造方法、回路基板及び回路基板の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5482170B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7338287B2 (ja) * | 2019-07-18 | 2023-09-05 | 住友ベークライト株式会社 | パッケージ構造体 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11135674A (ja) * | 1997-10-29 | 1999-05-21 | Nec Kansai Ltd | 半導体装置及びその製造方法 |
JP3868766B2 (ja) * | 2001-07-02 | 2007-01-17 | 株式会社東芝 | 半導体装置 |
-
2009
- 2009-12-11 JP JP2009281206A patent/JP5482170B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2011124402A (ja) | 2011-06-23 |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
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LAPS | Cancellation because of no payment of annual fees |