JP2004014854A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置と配線基板とが接合された電子部品の厚みを薄くすることができると共に、電極パッドの狭ピッチ化に容易に対応でき、かつ配線基板との接合の信頼性を向上させることができるウェハレベルＣＳＰ構造を備えた半導体装置を提供する。
【解決手段】ＣＳＰ構造がウェハレベルで形成されたウェハレベルパッケージ構造を有する半導体装置であって、半導体基板と、半導体基板の上方に形成された電極パッドと、電極パッドの面積より小さい面積で、電極パッドの上に電気的に接続されて形成されたテール端子とを含む。
【選択図】　図３

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、さらに詳しくは、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｋａｇｅ）プロセスをウエハ上で行うようにしたウェハレベルパッケージ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
そのような要求に応じるＩＣパッケ−ジとして、チップサイズと略同等の大きさにパッケ−ジされたＣＳＰ（チップサイズパッケ−ジ）が知られている。さらには、ウエハ段階でＣＳＰ構造に係る成膜や加工などを行い、その後にダイシングして個別のＣＳＰを得るようにしたウエハレベルＣＳＰが知られている。
【０００４】
（従来技術１）
図１４及び図１５は従来技術１のウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図である。図１４（ａ）に示すように、半導体基板１００には所定の素子及び多層配線（不図示）が形成されており、多層配線に係る層間絶縁膜１０２に電極パッド１０４が埋め込まれ、この層間絶縁膜１０２上には電極パッド１０４が露出するようにしてパシベーション膜１０６が形成されている。
【０００５】
従来技術１に係るウェハレベルＣＳＰのバンプ形成方法は、まず、このような構造を有する半導体基板１００を用意し、図１４（ｂ）に示すように、パシベーション膜１０６及び電極パッド１０４上にめっき給電層を兼ねたバリア導電膜１０８を形成した後、バリア導電膜１０８上に第１ドライフィルムフォトレジスト１１０をラミネートする。
【０００６】
続いて、図１４（ｃ）に示すように、第１ドライフィルムフォトレジスト１１０を露光・現像することにより、電極パッド１０４を含む領域のバリア導電膜１０８上に開口部１１０ａを形成する。
【０００７】
次いで、図１４（ｄ）に示すように、バリア導電膜１０８をめっき給電層に利用した電解めっきにより、第１ドライフィルムフォトレジスト１１０の開口部１１０ａ内に金（Ａｕ）膜又は銅（Ｃｕ）膜などを成長して金属バンプ１１２を形成する。
【０００８】
続いて、図１５（ａ）に示すように、第１ドライフィルムフォトレジスト１１０を剥離した後、図１５（ｂ）に示すように、金属バンプ１１２及びバリア導電膜１０８上に第２ドライフィルムフォトレジストをラミネートし、これを露光・現像することにより、金属バンプ１１２の上面及び側面をカバーするレジストマスク１１４ａを形成する。
【０００９】
次いで、図１５（ｃ）に示すように、このレジストマスク１１４ａをマスクに利用して、露出するバリア導電膜１０８をウェットエッチングする。このとき、バリア導電膜１０８はレジストマスク１１４ａの内側にサイドエッチングされてバリア膜パターン１０８ａが形成される。
【００１０】
その後、図１５（ｄ）に示すように、レジストマスク１１４ａを剥離することにより、バリア膜パターン１０８ａを介して電極パッド１０４に電気的に接続された金属バンプ１１２が形成される。
【００１１】
（従来技術２）
図１６は従来技術２のウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図である。従来技術２に係るウェハレベルＣＳＰのバンプ形成方法は、まず、図１６（ａ）に示すように、上記した図１４（ａ）と同様な素子や多層配線などが形成された半導体基板１００を用意する。その後、図１６（ｂ）に示すように、ワイヤバンプ法により電極パッド１０４上に先端が尖ったスタッドバンプ１１２ｘを形成する。
【００１２】
すなわち、ワイヤボンダのキャピラリから金などの金属線を所定長だけ出し、この金属線の先端部を放電により球状に丸め、その後キャピラリを下降して金属線の先端球状部を電極パッド１０４に接触させ、加熱と超音波振動により電極パッド１０４に接合する。
【００１３】
続いて、キャピラリを引き上げながら金属線をクランパで固定することで金属線を引きちぎる。これにより、電極パッド１０４に電気的に接続された先端が尖ったスタッドバンプ１１２ｘが形成される。
【００１４】
（従来技術３）
図１７及び図１８は従来技術３のウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図である。従来技術３に係るウェハレベルＣＳＰのバンプ形成方法は、まず、図１７（ａ）に示すように、上記した図１４（ａ）と同様な素子や多層配線などが形成された半導体基板１００を用意する。続いて、図１７（ｂ）に示すように、パシベーション膜１０６及び電極パッド１０４上にバリア導電膜１０８を形成する。
【００１５】
その後、図１７（ｃ）に示すように、バリア導電膜１０８上に感光性レジスト膜を塗布し、それを露光・現像することにより、電極パッド１０４を含む領域のバリア導電膜１０８上にレジストマスク１１４ａを選択的に形成する。
【００１６】
続いて、図１７（ｄ）及び図１８（ａ）に示すように、レジストマスク１１４ａをマスクに利用してバリア導電膜１０８の露出部分をウェットエッチングした後、レジストマスク１１４ａを剥離することにより、電極パッド１０４に電気的に接続されたバリア膜パターン１０８ａを形成する。
【００１７】
次いで、図１８（ｂ）に示すように、バリア膜パターン１０８ａ上にはんだペースト１１６をスクリーン印刷などにより塗布する。続いて、図１８（ｃ）に示すように、はんだペースト１１６上にはんだボール１１２ｙを配置した後、リフロー加熱する。これにより、図１８（ｄ）に示すように、バリア膜パターン１０８ａを介して電極パッド１０４に電気的に接続されたはんだバンプ１１２ｚが形成される。
【００１８】
従来、以上説明した従来技術１〜３などの方法により電極パッド１０４に電気的に接続された金属バンプを形成した後、半導体基板１００をダイシングすることによりＣＳＰ構造を備えた半導体装置を製造していた。
【００１９】
【発明が解決しようとする課題】
従来技術１では、金属バンプ１１２が配線基板の接続パッドに接合される際、金属バンプ１１２の比較的大きな面積を有する先端面と接続パッドとがはんだペーストなどを介して接合される。このため、必然的に金属バンプ１１２と接続パッドとに介在するはんだの量が多くなり、その結果、半導体装置と配線基板とが接合された電子部品の厚みが厚くなってしまうという問題がある。
【００２０】
さらには、バリア導電膜１０８をウェットエッチングしてバリア膜パターン１０８ａを形成する際、金属バンプ１１２に接触している部分のバリア導電膜１０８のサイドエッチ量が比較的多いため、そのサイドエッチ分を見込んで、金属バンプ１１２を電極パッド１０４より大きく形成する必要がある。このため、電極パッド１０４を狭ピッチ化する際には、容易には対応できず、金属バンプ１１２同士が接触する恐れがある。
【００２１】
また、従来技術２では、スタッドバンプ１１２ｘは金属線が圧着されて形成されるため、配線基板の接続パッドとの接合する先端面の面積が小さくなりやすく、このため接合の信頼性が低下する恐れがある。また、ワイヤボンディング装置を使用するため、スタッドバンプ１１２ｘを形成できるピッチには限界があり、またスタッドバンプ１１２ｘ自体を小さくすることにも限界があるため、電極パッド１０４を狭ピッチ化する際に容易には対応できない。
【００２２】
また、従来技術３では、はんだボール１１２ｙを使用するため、従来技術１と同様な理由で電子部品の厚みを薄化することが困難である。また、はんだボール１１２ｙはリフロー加熱されてバリア膜１０８に電気的に接合される際、横方向にもリフローして形成されるため、電極パッド１０４を狭ピッチ化する際に容易には対応できず、はんだバンプ１１２ｚ同士が接触する恐れがある。
【００２３】
なお、特開平２００１−５７３７４号公報には、半導体基板のボンド・パッドに接続された導電性バンプを有する半導体部品が記載されているが、上記した問題については何ら考慮されていない。
【００２４】
本発明はかかる従来技術の課題を鑑みて創作されたものであり、半導体装置と配線基板とが接合された電子部品の厚みを薄くすることができると共に、電極パッドの狭ピッチ化に容易に対応でき、かつ配線基板との接合の信頼性を向上させることができるウェハレベルＣＳＰ構造を備えた半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
上記問題を解決するため、本発明は半導体装置に係り、ＣＳＰ構造がウェハレベルで形成されたウェハレベルパッケージ構造を有する半導体装置であって、半導体基板と、前記半導体基板の上方に形成された電極パッドと、前記電極パッドの面積より小さい面積で、前記電極パッドの上に電気的に接続されて形成されたテール端子とを有することを特徴とする。
【００２６】
本発明では、半導体装置の電極パッドの上にその面積より小さい面積を有する柱状のテール端子が電極パッドに電気的に接続された状態で形成されている。例えば、テール端子の径は、電極パッドの径の１／３〜２／３程度であって、テール端子は電極パッドの中央部に形成されている。
【００２７】
このような構造にすることにより、半導体装置が配線基板に実装される際、テール端子の先端面の面積が小さくなるため、半導体装置のテール端子部と配線基板の接続パッドとを接合させるためのはんだなどの接合材の量を従来技術より少なくすることができる。しかも、接合材はテール端子の側面に回り込んで形成されることから、テール端子の先端面ばかりではなくその側面も接合部となる。つまり、電極パッドの径より小さい径のテール端子を接続電極として使用して接合材の量を少なくしているにも係らず、十分な接合面積を確保することができるようになる。
【００２８】
このように、配線基板との接合の信頼性を確保しつつ、半導体装置と配線基板との間に介在する接合材の量を少なくすることができるので、配線基板上に半導体装置が実装された電子部品の厚みを薄くすることができるようになる。
【００２９】
また、接合材など導電体が電極パッドの領域から外側に殆どはみ出さない構造とすることができるため、電極パッドのピッチが狭くなる場合においても、電極パッド同士の電気的なショートの発生が防止され、電極パッドの狭ピッチ化に容易に対応できるようになる。
【００３０】
一つの好適な態様では、電極パッド及びテール端子はバリア導電膜で被覆されており、またテール端子部及びその近傍が露出するようにして樹脂層が形成されている。
【００３１】
これによれば、電極パッド及びテール端子がバリア導電膜によって被覆されているため、接合材とテール端子及び電極パッドとの材料の相互拡散が防止され、半導体装置の信頼性を向上させることができる。
【００３２】
また、テール端子を含む領域が露出するようにしてその外側に樹脂層を設けることにより、電極パッド領域から外側への接合材のはみ出しが物理的に抑制されるようになるので、電極パッドのさらなる狭ピッチ化に対応することができるようになる。
【００３３】
あるいは、バリア導電膜が電極パッドとテール端子との間に形成されている構造としてもよい。この場合、電極パッドとテール端子との材料が異なるときにおいても、それらの材料の相互拡散が防止され、半導体装置の信頼性を向上させることができる。
【００３４】
【発明の実施の形態】
本発明の実施の形態について、図を参照しながら説明する。
【００３５】
（第１の実施の形態）
図１〜図３は本発明の第１実施形態の半導体装置の製造方法を示す部分断面図、図４（ａ）は第１実施形態に係るＣＳＰ構造を有する半導体ウェハを示す平面図、図４（ｂ）は第１実施形態に係るＣＳＰ構造を有する半導体チップを示す斜視図、図５は第１実施形態に係る半導体装置が配線基板に実装された様子を示す断面図である。
【００３６】
図１（ａ）では、半導体基板１０に所定の素子及び多層配線（不図示）が形成されており、多層配線に係る層間絶縁膜１２と、その中に埋め込まれた複数の銅（Ｃｕ）電極パッド１４と、Ｃｕ電極パッド１４が露出する開口部１６ａを有するパシベーション膜１６（保護絶縁膜）とが示されている。
【００３７】
このＣｕ電極パッド１４はエリアアレイ型のものであり、半導体基板１０上方のチップ領域の全面に複数配列されている。またパシベーション膜１６は、例えば膜厚が１５μｍ程度のシリコン窒化膜（ＳｉＮ）からなる。
【００３８】
本発明の第１実施形態の半導体装置の製造方法では、まず、図１（ａ）に示すパシベーション膜１６の開口部１６ａにＣｕ電極パッド１４が露出した構造を有する半導体基板１０を用意する。その後、図１（ｂ）に示すように、パシベーション膜１６及びＣｕ電極パッド１４上に膜厚が例えば２５〜２００μｍの第１ドライフィルムフォトレジスト１８をラミネートする。
【００３９】
続いて、図１（ｃ）に示すように、第１ドライフィルムフォトレジスト１８を露光・現像することにより、Ｃｕ電極パッド１４の中央所定部上のドライフィルムフォトレジスト１８に開口部１８ａを形成する。この開口部１８ａは、Ｃｕ電極パッド１４の面積より小さい面積で形成される。
【００４０】
次いで、図１（ｄ）に示すように、第１ドライフィルムフォトレジスト１８の開口部１８ａ内に無電解めっきによりＣｕ膜２０を成膜して埋め込む（以下、開口部１８ａ内に埋め込まれたＣｕ膜２０をテール端子２０という）。
【００４１】
続いて、図２（ａ）及び（２ａ）に示すように、第１ドライフィルムフォトレジスト１８を剥離することにより、Ｃｕ電極パッド１４の中央所定部に電気的に接続されて形成されたテール端子２０が露出する。
【００４２】
このテール端子２０はドライフィルムレジスト１８の開口部１８ａ内に形成されるため、その高さが２５〜２００μｍ程度で形成される。また、テール端子２０は、その径がＣｕ電極パッド１４の径の１／３〜２／３、最適値としては１／２程度になるようにしてＣｕ電極パッド１４の中央部に形成されることが好ましい。
【００４３】
なお、テール端子２０はＣｕ電極パッド１４の面積より小さい面積で形成されるような形態であればよく、またＣｕ電極パッド１４の中央部からずれた位置に形成されるようにしてもよい。
【００４４】
また、テール端子２０の高さは高い方が好ましいが、Ｃｕ電極パッド１４の面積、テール端子２０の面積、半導体装置が実装される電子部品の特性などを考慮して適宜調整される。
【００４５】
例えば、Ｃｕ電極パッド１４が６０μ□程度の場合、好適には、テール端子２０は、その大きさが３０μｍ□程度、その高さが５０μｍ程度で形成される。
【００４６】
次いで、図２（ｂ）に示すように、Ｃｕ電極パッド１４、テール端子２０及びパシベーション膜１６上に、スパッタ法により、下から順に、例えば膜厚が１μｍのニッケル（Ｎｉ）膜２２ａ、膜厚が１μｍの白金（Ｐｔ）２２ｂ膜及び膜厚が１μｍの金（Ａｕ）膜２２ｃを形成してバリア導電膜２２とする。
【００４７】
バリア導電膜２２は上記した積層膜に限定されるものではなく、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）及びパラジウム（Ｐｄ）などから選択される金属膜又はそれらの積層膜を使用してもよい。
【００４８】
続いて、図２（ｃ）に示すように、バリア導電膜２２上に第２ドライフィルムフォトレジスト２４をラミネートする。その後、図２（ｄ）に示すように、第２ドライフィルムフォトレジスト２４を露光・現像することにより、テール端子２０部及びその近傍を覆うレジストマスク２４ａをバリア導電膜２２上に選択的に形成する。
【００４９】
次いで、図３（ａ）及び（ｂ）に示すように、レジストマスク２４ａをマスクにしてバリア導電膜２２をウェットエッチングした後、レジストマスク２４ａを剥離してＣｕ電極パッド１４及びテール端子２０を被覆するバリア膜パターン２２ａを形成する。
【００５０】
次いで、図３（ｃ）に示すように、テール端子２０及びバリア膜パターン２２ａの主要部が露出するようにして樹脂層２６を形成する。なお、樹脂層２６を省略した形態としてもよい。
【００５１】
この工程が終了した時点で、図４（ａ）に示すように、ウェハ状態でＣＳＰ構造に係る成膜や加工などが行われた半導体ウェハ１が得られる。その後に、図４（ｂ）に示すように、半導体ウェハ１は、ダイシングされてウェハレベルＣＳＰ構造を備えた半導体チップ１ａが得られる。なお、図４（ａ）及び（ｂ）においては、テール端子２０などの詳細な構造は描かれておらず、ウェハレベルＣＳＰ構造を備えた半導体ウェハ１及び半導体チップ１ａが模式的に描かれている。
【００５２】
以上により、本発明の第１実施形態のウェハレベルＣＳＰ構造を備えた半導体装置が完成する。なお、本発明の第１実施形態の半導体装置としては、ＣＳＰ構造を備えた半導体ウェハ１であってもよいし、またこの半導体ウェハ１がダイシングされて個片化されたＣＳＰ構造を備えた半導体チップ１ａであってもよい。
【００５３】
次に、このＣＳＰ構造を備えた半導体チップ１ａを配線基板に実装する方法を説明する。まず、図５に示すように、所定の配線基板３０を用意する。この配線基板３０の上面には主要部に凹部を有する接続パッド３２が形成されている。そして、スクリーン印刷法やディスペンサ法により配線基板３０の接続パッド３２上にはんだペーストを所定量塗布する。
【００５４】
その後、上記したＣＳＰ構造を備えた半導体チップ１ａのテール端子２０部が配線基板３０の接続パッド３２に対応するようにして半導体チップ１ａを配線基板３０上にマウントする。
【００５５】
次いで、２００〜２５０℃程度の温度でリフローはんだ付けを行うことによりはんだ層３４を形成する。これにより、半導体チップ１ａのＣｕ電極パッド１４及びテール端子２０は、バリア膜パターン２２ａとはんだ層３４を介して配線基板３０の接続パッド３２に電気的に接続される。なお、はんだ層３４などの金属ロウ材の代わりに導電性樹脂などの接合材を使用してもよい。
【００５６】
以上説明したように、本実施形態に係るＣＳＰ構造を備えた半導体チップ１ａでは、Ｃｕ電極パッド１４の上にその面積より小さい柱状のテール端子２０がＣｕ電極パッド１４に電気的に接続された状態で形成されている。そして、Ｃｕ電極パッド１４及びテール端子２０はバリア膜パターン２２ａで被覆されており、さらに好ましくは、テール端子２０部及びその近傍が露出するようにして樹脂層２６が形成されている。
【００５７】
このような構造にすることにより、テール端子２０部の先端面の面積が小さくなるため、配線基板３０の接続パッド３２上に塗布されるはんだペーストの量を従来技術より少なくすることができる。しかも、はんだペーストは、テール端子２０部の側面と樹脂層２６との間に回り込むことではんだ層３４が形成されることから、テール端子２０部の先端面ばかりではなく全側面が接合部となる。
【００５８】
これにより、従来技術より細い柱状のテール端子２０部を接続電極として使用し、またはんだペーストの塗布量を少なくしているにも係らず、配線基板３０の接続パッド３２とのはんだ層３４を介した接合に係る面積を大きく確保することができるので、配線基板３０との接合の信頼性を向上させることができる。
【００５９】
また、半導体チップ１ａと配線基板３０との間に介在するはんだ層３４の膜厚を薄くすることができるため、配線基板３０上に半導体チップ１ａが実装された電子部品の厚みを薄くすることができるようになる。さらに、はんだ層３４、バリア膜パターン２２ａ及びテール端子２０がＣｕ電極パッド１４領域から外側に殆どはみ出さない構造とすることができるため、Ｃｕ電極パッド１４のピッチが狭くなる場合においても、Ｃｕ電極パッド１４同士の電気的なショートの発生が防止され、電極パッド１４の狭ピッチ化に容易に対応できるようになる。
【００６０】
また、Ｃｕ電極パッド１４及びテール端子２０はバリア膜パターン２２ａにより被覆されているため、はんだ層３４とテール端子２０及びＣｕ電極パッド１４との材料の相互拡散が防止され、半導体装置の信頼性を向上させることができる。
【００６１】
なお、樹脂層２６を省略する場合、リフローはんだ付けを行う際に溶融したはんだの表面張力によってはんだペーストの横方向へのはみ出しはある程度防止されるが、はんだ層３４のＣｕ電極パッド１４領域から外側へのはみ出しをより抑制してＣｕ電極パッドのさらなる狭ピッチ化に対応させるとういう観点からは、樹脂層２６を設けておくことが好ましい。
【００６２】
（第２の実施の形態）
図６〜図８は本発明の第２実施形態の半導体装置の製造方法を示す部分断面図、図９は第２実施形態に係る半導体装置が配線基板に実装された様子を示す部分断面図である。第２実施形態が第１実施形態と異なる点は、パシベーション膜の開口部をＣｕ膜で埋め込んだ後にテール端子を形成することである。つまり、第２実施形態は、パシベーション膜の開口部の段差をなくすことにより、半導体チップが配線基板に実装される際に使用される接合材の量をさらに減らすことができるようにした形態である。なお、第１実施形態と同一工程においてはその詳しい説明を省略する。
【００６３】
第２実施形態の半導体装置の製造方法は、まず、図６（ａ）に示すように、第１実施形態の図１（ａ）と同様に、パシベーション膜１６の開口部１６ａにＣｕ電極パッド１４が露出する構造を有する半導体基板１０を用意する。
【００６４】
その後、図６（ｂ）に示すように、無電解めっきにより、Ｃｕ電極パッド１４上にキャップＣｕ膜３６（キャップ導電膜）を選択的に成膜してパシベーション膜１６の開口部１６ａを埋め込んで平坦化する。
【００６５】
次いで、図６（ｃ）に示すように、キャップＣｕ膜３６及びパシベーション膜１６上に第１ドライフィルムフォトレジスト１８をラミネートする。その後、図６（ｄ）に示すように、第１ドライフィルムフォトレジスト１８を露光・現像することにより、キャップＣｕ膜３６の一部が露出する開口部１８ａを形成する。第１ドライフィルムフォトレジスト１８の厚さやその開口部１８ａの寸法は第１実施形態と同様にして形成すればよい。
【００６６】
続いて、図７（ａ）に示すように、第１実施形態と同様な方法により、第１ドライフィルムフォトレジスト１８の開口部１８ａ内に無電解めっきによりＣｕ膜からなるテール端子２０を形成する。その後、図７（ｂ）に示すように、第１ドライフィルムフォトレジスト１８を剥離することにより、Ｃｕ電極パッド１４にキャップＣｕ膜３６を介して電気的に接続されたテール端子２０が得られる。
【００６７】
次いで、図７（ｃ）に示すように、第１実施形態と同様な方法により、パシベーション膜１６、キャップＣｕ膜３６及びテール端子２０上にバリア膜２２をスパッタ法により成膜する。
【００６８】
次いで、図７（ｄ）及び図８（ａ）に示すように、第１実施形態と同様な方法により、バリア膜２２上に第２ドライフィルムフォトレジスト２４をラミネートした後、それを露光・現像を行うことにより、テール端子２０部及びその近傍を覆うレジストマスク２４ａをバリア導電膜２２上に選択的に形成する。
【００６９】
続いて、図８（ｂ）及び（ｃ）に示すように、第１実施形態と同様な方法で、レジストマスク２４ａをマスクにしてバリア膜２２をウェットエッチングした後、レジストマスク２４ａを剥離することにより、テール端子２０及びキャップＣｕ膜３６を被覆するバリア膜パターン２２ａを形成する。このとき、パシベーション膜１６の開口部１６ａはキャップＣｕ膜３６で埋め込まれて平坦化されているため、第１実施形態と違ってテール端子２０の下部近傍には凹部が形成されない。
【００７０】
次いで、図８（ｄ）に示すように、テール端子２０を被覆するバリア膜パターン２２ａの主要部が露出するようにして樹脂層２６を形成する。なお、樹脂層２６を省略した形態としてもよい。
【００７１】
その後に、第１実施形態と同様に、半導体基板１０がダイシングされてＣＳＰ構造を備えた個々の半導体チップが得られる。
【００７２】
そして、図９に示すように、第１実施形態と同様な方法により、半導体チップ１ｂのテール端子２０部は配線基板３０の接続パッド３２にはんだ層３４を介して電気的に接続されて実装される。
【００７３】
第２実施形態の半導体チップ１ｂでは、第１実施形態と同様な効果を奏すると共に、テール端子２０の下部近傍にパシベーション膜１６の開口部１６に起因する凹部が形成されないようにしたことで、第１実施形態より、はんだペーストの塗布量を減少させることができるため、電子部品の厚みをさらに薄くすることができる。特に、パシベーション膜１６を厚膜にする場合に、はんだペーストの塗布量を顕著に減らすことができる。
【００７４】
（第３の実施の形態）
図１０〜図１２は本発明の第３実施形態の半導体装置の製造方法を示す部分断面図、図１３は第３実施形態に係る半導体装置が配線基板に実装された様子を示す部分断面図である。
【００７５】
第３実施形態は、半導体装置の電極パッドとしてアルミニウム（Ａｌ）又はＡｌＣｕなどのＡｌ合金からなるＡｌ系電極パッドを使用する形態を例示するものである。
【００７６】
第３実施形態の半導体装置の製造方法は、まず、図１０（ａ）に示すように、Ａｌ系電極パッド１４ａがパシベーション膜１６の開口部１６ａ内に露出した構造を有する半導体基板１０を用意する。
【００７７】
その後、図１０（ｂ）に示すように、Ａｌ系電極パッド１４ａ及びパシベーション膜１６上に金（Ａｕ）などからなる膜厚が１μｍ程度のバリア導電膜２５をスパッタ法により成膜する。なお、バリア導電膜２５として、金（Ａｕ）を使用することが好ましいが、ニッケル（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、タングステン（Ｗ）及びパラジウム（Ｐｄ）などから選択される金属膜又はそれらの積層膜を使用してもよい。
【００７８】
続いて、図１０（ｃ）及び（ｂ）に示すように、バリア導電膜２５上に膜厚が２５〜２００μｍ程度の第１ドライフィルムフォトレジスト１８をラミネートし、露光・現像することにより、Ａｌ系電極パッド１４ａの中央部上のバリア膜２５上に、Ａｌ系電極パッド１４ａの面積より小さい面積を有する開口部１８ａを形成する。この開口部１８ａの寸法や高さは、第１実施形態の第１ドライフィルムフォトレジスト１８の開口部１８ａと同様にして形成される。
【００７９】
次いで、図１１（ａ）及び（ｂ）に示すように、第１ドライフィルムフォトレジスト１８の開口部１８ａ内に無電解めっきにより金属膜を成膜した後、第１ドライフィルムフォトレジスト１８を剥離することによりテール端子２０を形成する。このテール端子２０は、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ））などの群から選択される１つの金属膜又は複数の金属の積層膜で構成される。またテール端子２０の寸法や高さは第１実施形態と同様にして形成される。
【００８０】
次いで、図１１（ｃ）及び（ｄ）に示すように、テール端子２０及びバリア導電膜２５上に第２ドライフィルムフォトレジスト２４をラミネートし、これを露光・現像することにより、テール端子２０部及びその近傍を覆うレジストマスク２４ａをバリア導電膜２５上に選択的に形成する。
【００８１】
その後、図１２（ａ）及び（ｂ）に示すように、レジストマスク２４ａをマスクにしてバリア導電膜２５をウェットエッチングすることによりバリア膜パターン２５ａを形成した後、レジストマスク２４ａを剥離する。
【００８２】
これにより、Ａｌ系電極パッド１４ａにバリア膜パターン２５ａを介して電気的に接続されたテール端子２０が得られる。バリア膜パターン２５ａは、Ａｌ系電極パッド１４ａとテール端子２０との密着性を向上させ、またこれらの材料の相互拡散を防止すると共に、実装時にはんだ層からＡｌ系電極パッド１４ａ側へのはんだの拡散を防止する機能を有する。
【００８３】
その後に、第１実施形態と同様に、半導体基板１０はダイシングにより個片化されてＣＳＰ構造を備えた個々の半導体チップが得られる。
【００８４】
そして、図１３に示すように、第１実施形態と同様な方法により、半導体チップ１ｃのテール端子２０部は配線基板３０の接続パッド３２にはんだ層３４を介して電気的に接続されて実装される。
【００８５】
なお、樹脂層を形成しない形態を例示したが、第１及び第２実施形態のようにテール端子２０及びバリア導電膜２５の主要部が露出するようにして樹脂層を形成する形態としてもよい。
【００８６】
第３実施形態の半導体装置では、第１実施形態と同様な効果を奏すると共に、半導体装置の電極パッドとテール端子との材料が異なる場合においても、それらの間にバリア導電膜を形成するようにしたので、半導体装置の信頼性及び配線基板との接合の信頼性を向上させることができる。
【００８７】
なお、第３実施形態の半導体装置では、電極パッドとテール端子との材料が異なる場合を例示したものであって、電極パッドとテール端子の材料は、前述した金属材料に限定されるものではなく、その他の金属材料を使用してもよい。
【００８８】
【発明の効果】
以上説明したように、本発明では、半導体装置の電極パッドの上にその面積より小さい面積を有する柱状のテール端子が電極パッドに電気的に接続された状態で形成されている。このような構造にすることにより、半導体装置が配線基板に実装される際、テール端子の先端面の面積が小さくなるため、半導体装置と配線基板の接続パッドとを接合させるための接合材の量を従来技術より少なくすることができる。しかも、接合材はテール端子の側面に回り込んで形成されることから、テール端子の先端面ばかりではなく全側面も接合部となって十分な接合面積を確保することができるので、配線基板との接合の信頼性を向上させることができる。
【００８９】
このように、半導体装置と配線基板との間に介在する接合材の量を少なくすることで、配線基板上に半導体装置が実装された電子部品の厚みを薄くすることができるようになる。また、接合材など導電体が電極パッドの領域の外側に殆どはみ出さない構造とすることができるため、電極パッド同士の電気的なショートの発生を防止することができ、電極パッドの狭ピッチ化に容易に対応できるようになる。
【図面の簡単な説明】
【図１】図１は本発明の第１実施形態の半導体装置の製造方法を示す部分断面図（その１）である。
【図２】図２は本発明の第１実施形態の半導体装置の製造方法を示す部分断面図（その２）である。なお、図２（２ａ）は図２（ａ）のテール端子の近傍を平面的にみた部分平面図である。
【図３】図３は本発明の第１実施形態の半導体装置の製造方法を示す部分断面図（その３）である。
【図４】図４（ａ）は第１実施形態に係るＣＳＰ構造を有する半導体ウェハを示す平面図、図４（ｂ）は第１実施形態に係るＣＳＰ構造を備えた半導体チップを示す斜視図である。
【図５】図５は第１実施形態の半導体装置が配線基板に実装された様子を示す部分断面図である。
【図６】図６は本発明の第２実施形態の半導体装置の製造方法を示す部分断面図（その１）である。
【図７】図７は本発明の第２実施形態の半導体装置の製造方法を示す部分断面図（その２）である。
【図８】図８は本発明の第２実施形態の半導体装置の製造方法を示す部分断面図（その３）である。
【図９】図９は第２実施形態に係る半導体装置が配線基板に実装された様子を示す部分断面図である。
【図１０】図１０は本発明の第３実施形態の半導体装置の製造方法を示す部分断面図（その１）である。
【図１１】図１１は本発明の第３実施形態の半導体装置の製造方法を示す部分断面図（その２）である。
【図１２】図１２は本発明の第３実施形態の半導体装置の製造方法を示す部分断面図（その３）である。
【図１３】図１３は第３実施形態に係る半導体装置が配線基板に実装された様子を示す断面図である。
【図１４】図１４は従来技術１に係るウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図（その１）である。
【図１５】図１５は従来技術１に係るウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図（その２）である。
【図１６】図１６は従来技術２に係るウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図である。
【図１７】図１７は従来技術３に係るウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図（その１）である。
【図１８】図１８は従来技術３に係るウェハレベルＣＳＰにおけるバンプ形成方法を示す断面図（その２）である。
【符号の説明】
１…ＣＳＰ構造を備えた半導体ウェハ、１ａ…ＣＳＰ構造を備えた半導体チップ、１０…半導体基板、１２…層間絶縁膜、１４…Ｃｕ電極パッド、１４ａ…Ａｌ系電極パッド、１６…パシベーション膜、１８…第１ドライフィルムフォトレジスト、１６ａ，１８ａ…開口部、２０…テール端子、２２ａ…Ｎｉ膜、２２ｂ…Ｐｄ膜。２２ｃ…Ａｕ膜、２２，２５…バリア導電膜、２２ａ，２５ａ…バリア膜パターン、２４…第２ドライフィルムフォトレジスト、２４ａ…レジストマスク、２６…樹脂層、３０…配線基板、３２…接続パッド、３４…はんだ層、３６…キャップＣｕ膜。

Claims (9)

  1. ＣＳＰ構造がウェハレベルで形成されたウェハレベルパッケージ構造を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の上方に形成された電極パッドと、
    前記電極パッドの面積より小さい面積で、前記電極パッドの上に電気的に接続されて形成されたテール端子とを有することを特徴とする半導体装置。
  2. ＣＳＰ構造がウェハレベルで形成されたウェハレベルパッケージ構造を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の上方に形成された電極パッドと、
    前記電極パッド上に開口部を備えた保護絶縁膜と、
    前記開口部内に埋め込まれて形成され、前記電極パッドに電気的に接続されたキャップ導電膜と、
    前記電極パッドの面積より小さい面積で、前記キャップ導電膜の上に電気的に接続されて形成されたテール端子とを有することを特徴とする半導体装置。
  3. 前記テール端子を含む所定部を被覆するバリア導電膜をさらに有することを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記テール端子が形成された領域を含む所定部に開口部を備えた樹脂層をさらに有することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記電極パッド及び前記テール端子は、銅（Ｃｕ）からなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記電極パッドと前記テール端子との間にバリア導電膜をさらに有し、前記テール端子は該バリア導電膜を介して前記電極パッドに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記電極パッドは、前記テール端子とは異なる金属材料で構成されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記電極パッドは、アルミニウム（Ａｌ）又はアルミニウム合金からなり、前記バリア導電膜及び前記テール端子は、金（Ａｕ）、白金（Ｐｔ）及びニッケル（Ｎｉ）の群から選択される単層膜又は積層膜からなることを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記テール端子の径は、電極パッドの径の１／３乃至２／３であって、前記テール端子は前記電極パッドの中央部に対応する部分に形成されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
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