JP2004235420A - 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法 - Google Patents

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善弘 杉浦
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Abstract

【課題】電極パッドやランドへのバンプの密着性を高めることができるようにする。
【解決手段】ウェハ１の複数の電極パッド２を有する表面全体に、電極パッド２を露出させるように絶縁膜３を形成し、電極パッド２及び絶縁膜３上に第１の金属層であるＵＢＭ４を形成し、ＵＢＭ４上に第２の金属層であるＵＢＭ６を形成し、電極パッド２上に、ＵＢＭ４，６を介して電解めっき処理によりバンプ９を形成するとともに、ＵＢＭ４がバンプ９の底面積より広く形成されるようにした。この場合、ＵＢＭ４がバンプ９の底面積より広く形成されることで、ＵＢＭ４におけるバンプ９の密着支持力が増し、結果的にＵＢＭ４を介しての電極パッド２へのバンプ９の密着性が高められる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法に関する。
【０００２】
【従来の技術】
配線パターンを有する回路基板上に電子素子を実装する方法に、フリップチップ方式がある。フリップチップ方式では、電子素子の表面にバンプを配置し、配線パターンを有する回路基板に対して、バンプが形成された表面を回路基板に向けて、バンプを配線パターンに接続することによって、電子素子を回路基板に接続する。
【０００３】
図６は、電極パッド上にＵＢＭ（アンダーバンプメタル）を介してバンプが電解めっき法により形成された電子素子６１の一例を示すものであり、基板５１ａの電極パッド５２上に絶縁膜５３、ＵＢＭ５４及び５６が形成され、さらに電解めっき処理によりＵＢＭ５６上にＮｉ等からなる電極ポスト５８及びＳｎ−Ａｇ等からなるバンプ５９が形成されている。
【０００４】
【発明が解決しようとする課題】
ところで、上述した従来の電解めっき処理によるバンプ５９の形成方法では、バンプ５９の底面積に対するＵＢＭ５４及び５６の表面積がほぼ同じである。また、バンプ５９の大きさは、基板５１ａの大きさや電極パッド５２の数に応じて、小さくなってきている。このため、バンプ５９の底面積も小さくなり、これに応じて、ＵＢＭ５４及び５６の表面積も小さくなる。ＵＢＭ５４と絶縁膜５３とを構成する材料の密着性は、ＵＢＭ５４とＵＢＭ５６又はＵＢＭ５６とバンプ５９を構成する材料の密着性よりも低いものである。このように、ＵＢＭ５４の表面積が小さくなると、絶縁膜５３とＵＢＭ５４との密着力が、その他の層の界面の密着力と比較して低下する場合がある。この場合、配線パターンを有する回路基板上への電子素子６１の実装の際や実装後に、ＵＢＭ５４と絶縁膜５３との界面における剥離が生じやすくなる場合がある。
【０００５】
本発明は、このような状況に鑑みてなされたものであり、電極パッドやバンプの密着性を高めることができる電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法を提供することができるようにするものである。
【０００６】
【課題を解決するための手段】
本発明の電子素子は、電極パッドを有する基板と、前記基板の前記電極パッドを有する表面に、前記電極パッドを露出させるように設けられた絶縁膜と、前記電極パッド上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層と、前記第１及び第２の金属層を介して、前記電極パッドの上方に形成されたバンプとを備え、前記第１の金属層又は第２の金属層のいずれか一方の表面積が、前記バンプの底面積より広く形成されていることを特徴とする。
【０００７】
また、本発明の電子素子の製造方法は、ウェハの複数の電極パッドを有する表面に、前記電極パッド上に開口部を有する絶縁膜を形成する工程と、前記開口部内及び前記絶縁膜上に第１の金属層を形成する工程と、前記第１の金属層上に第２の金属層を形成する工程と、前記電極パッド上に、前記第１及び第２の金属層を介して、バンプを形成する工程とを有し、前記第１の金属層形成工程又は前記第２の金属層形成工程において、前記第１の金属層又は第２の金属層のいずれか一方の表面積を、前記バンプの底面積より広く形成することを特徴とする。
【０００８】
本発明の回路基板は、導電層からなるランドを有する基板と、前記基板の前記ランドを有する表面に、前記ランドを露出させるように設けられた絶縁膜と、前記ランド上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層と、前記ランド上に、前記第１及び第２の金属層を介して電解めっき処理により形成されたバンプとを備え、前記第１の金属層又は第２の金属層のいずれか一方の表面積は、前記バンプの底面積より広く形成されていることを特徴とする。
【０００９】
本発明の回路基板の製造方法は、基板の複数のランドを有する表面全体に、前記ランド上に開口部を有する絶縁膜を形成する工程と、前記開口部内及び絶縁膜上に第１の金属層を形成する工程と、前記第１の金属層上に第２の金属層を形成する工程と、前記ランド上に、前記第１及び第２の金属層を介して、バンプを形成する工程とを有し、前記第１の金属層形成工程又は前記第２の金属層形成工程において、前記第１の金属層又は第２の金属層のいずれか一方が前記バンプの底面積より広く形成されていることを特徴とする。
【００１０】
本発明の電子機器は、電極パッドを有する基板と、前記基板の前記電極パッドを有する表面に、前記電極パッドを露出させるように設けられた絶縁膜と、前記電極パッド上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層と、前記第１及び第２の金属層を介して、前記電極パッド上方に形成されたバンプとを備えるとともに、前記第１の金属層又は第２の金属層のいずれか一方の表面積が、前記バンプの底面積より広く形成されている電子素子と、基板上にランドと、このランドに接続されたリード線と、このリード線を覆う絶縁膜とを有する回路基板とを備え、前記バンプと前記ランドとが接合されることにより、前記電子素子が前記回路基板に実装されていることを特徴とする。
【００１１】
本発明によれば、バンプの底面積が小さくなったとしても、第１の金属層又は第２の金属層と絶縁膜との接触面積を大きくとることができる。このため、第１の金属層又は第２の金属層と絶縁膜との密着性を高めることができ、実装時や実装後のバンプの基板からの剥離等を防止できる。このような電子素子や回路基板を用いた電子機器は、バンプと回路基板等の配線パターンとの電気的な接続信頼性が高くなる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１３】
図１は、本発明の一実施の形態にかかる電子素子の示す図、図２〜図４は、本発明の一実施の形態にかかる電子素子の製造方法を説明するための工程図、図５は、本発明の一の実施態様にかかる電子装置の製造方法を説明するための図である。
【００１４】
本発明の一実施形態にかかる電子素子を、図１を用いて説明する。電子素子は、電極パッド２と電極パッド２を避けるように形成された絶縁膜３が表面に設けられた基板１（１ａ）を有する。電極パッド２上には金属層４ａが形成されている。さらに、電極パッド２の上方には、突起電極８を介してバンプ９ａが形成されている。
【００１５】
基板１（１ａ）は、内部に集積回路を有しているチップ１ａ又はウェハ１であってもよい。基板１（１ａ）は、半導体基板を含んでもよい。この場合、電極パッド２は、内部の集積回路に、内部配線を介して、電気的に接続しており、内部配線は、内部配線間に設けられた層間絶縁膜により絶縁されている。この場合には、電極パッド２は、層間絶縁膜の最表層に位置することとなる。基板１（１ａ）の絶縁膜３には、電極パッド２上に設けられた開口部２０を有している。
【００１６】
電極パッド２上及び絶縁膜３上には、少なくとも、絶縁膜３の開口部２０内に設けられた金属層４ａと金属層６ａとが形成されている。金属層４ａ及び金属層６ａの少なくともいずれか一方の表面積は、バンプ９ａの底面積よりも広く形成されている。これにより、バンプ９ａの底面積が小さくなった場合であっても、金属層４ａ及び絶縁膜３との密着支持力を確保することができる。金属層４ａ及び金属層６ａの少なくともいずれか一方が、開口部２０内に設けられるとともに、開口部２０外の絶縁膜３上に被着していてもよい。金属層４ａ及び金属層６ａの少なくともいずれか一方の表面積は、開口部２０の面積よりも大きい。金属層４ａ及び金属層６ａの少なくともいずれか一方は、金属層４ａ及び金属層６ａの他方よりも表面積が広く設けられていてもよい。この場合、広いほうの金属層の少なくとも一部は、絶縁膜３に接して設けられている。すなわち、金属層４ａの表面積のほうが、金属層６ａの表面積よりも広く、金属層４ａの表面積はバンプ９ａの底面積よりも広い場合には、金属層４ａの少なくとも一部は、絶縁膜３の開口部２０外の絶縁膜３上に接している。また、金属層６ａの表面積のほうが、金属層４ａの表面積よりも広く、金属層６ａの表面積がバンプ９ａの底面積よりも広い場合には、金属層６ａの少なくとも一部は、絶縁膜３の開口部２０外の絶縁膜３上に接している。
【００１７】
金属層４ａと金属層６ａとは、電極パッド２とバンプ９ａとの間に位置する部分を含む。金属層４ａと金属層６ａとは、少なくとも異なる属性を有する。金属層４ａ及び６ａは、バンプ９ａの材料と異なる導電材料から形成されていてもよいし、異なる表面の属性を有する層であってもよい。例えば、金属層４ａは金属拡散防止層であり、金属層６ａはめっき電極層であってもよい。金属層４ａがめっき電極層で、金属層６ａが金属拡散防止層であってもよい。金属拡散防止層ａは、バンプ９ａを構成する材料よりも、電極パッド２に対する拡散係数が低い導電材料からなる。めっき電極層は、バンプ９ａの形成時に、電極パッド２の上方のバンプ９ａの形成領域に電流を供給するための電極として用いられる導電層である。各金属層４ａと金属層６ａを、アンダーバンプメタル（ＵＢＭ）と称してもよい。また、金属層４ａと金属層６ａとの間に、さらに、金属層４ａと金属層６ａとの密着性よりも、金属層４ａ及び金属層６ａとの密着性が高い導電材料からなる密着層が形成されていてもよい。
【００１８】
バンプ９ａは、導電層を含む。導電層は、金属や金属化合物、合金等の金属層から形成されてもよいし、導電ペースト等から形成されていてもよい。バンプ９ａは、フリップチップ方式でリード線を有する実装基板等に搭載される際に、実装基板等と基板１ａとの間隔を保つものである。このため、バンプ９ａは、金属層４ａや金属層６ａよりも、厚く設けられている。導電層は、電解めっき法によって形成されたものであってもよい。例えば、バンプ９ａは、単層からなるものであってもよく、例えば、Ｎｉ、Ａｕ等からなるものであってもよい。また、バンプ９ａは、多層の導電層からなり、例えば、突起電極８及び突起電極８上に設けられた接合層１１ａを含むものであってもよい。この場合、接合層１１ａは、突起電極８を構成する導電材料よりも低融点の導電材料からなるものであってもよい。接合層１１ａは、Ｓｎ−Ａｇ等のはんだ材料からなるものであってもよい。バンプ９ａは、バンプ９ａの側面がストレート形状であってもよい。
【００１９】
本実施の形態では、金属層４ａと金属層６ａとの２層の金属層を含む形態を説明したが、金属層は１層のみであってもよいし、２層以上の複数であってもよい。また、本実施の形態では、電子素子について説明したが、同様の構造を回路基板に適用することもできる。この場合、バンプ９ａは、後述のランド３２上に形成される。すなわち、バンプ９ａは電極パッド２の上方に設けられるのでなく、ランド３２の上方に設けられることとなる。
【００２０】
次に、本実施の一の実施形態にかかる電子素子の製造方法について、図２〜図４を用いて説明する。
【００２１】
まず、図２（ａ）に示す電極パッド２と、電極パッド２の少なくとも一部を露出する開口部２０を含む絶縁膜３と、を有する基板１（１ａ）の全面に、図２（ｂ）に示すように、導電膜４を形成する。導電膜４は、スパッタ法やＣＶＤ法で形成してもよい。少なくとも導電膜４は、開口部２０内の電極パッド２上に設けられる。
【００２２】
図２（ｃ）〜（ｆ）に示すように、導電膜４をパターニングして、金属層４ａを形成する。この際、図２の（ｃ）〜（ｅ）に示すように、導電膜４の上に、感光性樹脂層５を設け、感光性樹脂層５の一部を除く領域を感光させて、感光性樹脂層５を現像することによって、マスク５ａを形成してもよい。この場合、図２（ｆ）〜（ｇ）に示すように、マスク５ａを用いて、導電膜４の一部をエッチングによって除去することにより、金属層４ａを形成する。エッチングは、ドライエッチングを用いてもよいし、ウエットエッチングを用いてもよい。
【００２３】
次に、図３（ａ）に示すように、基板１（１ａ）の全面に導電膜６を形成する。その後、図３（ｂ）〜図３（ｆ）に示すように、電極パッド２の上方にバンプ９を形成する。この際、導電膜６上に、電極パッド２の上方に開口部２１を有するマスク７ａを形成する。金属層４ａの表面積をバンプ９ａの底面積よりも大きく設ける場合には、開口部２１の開口面積は、金属層４ａの表面積よりも小さくなる。これにより、金属層４ａの表面積が、後に開口部２１内に形成されるバンプ９ａの底面積よりも大きくなる。
【００２４】
この後、図４（ａ）〜（ｄ）に示すように、電極パッドの上方に金属層４ａ，導電膜６を介して、開口部２１内にバンプ９を形成する。この後、めっき液に基板１（１ａ）を浸漬させ、導電膜６に電流を流し、少なくとも開口部２１内にバンプ９を形成する。例えば、バンプ９として、突起電極８を形成する。突起電極８は、金属層４ａや導電膜６よりも厚く形成する。この後に、図３（ｆ）に示すように、突起電極８上に、さらに接合層１１を設けて、バンプ９としてもよい。接合層は、突起電極８及びマスク７ａ上に設けられてもよい。これにより、マッシュルーム型のバンプ９を形成することができる。
【００２５】
次に、図４（ａ）〜（ｄ）に示すように、導電膜６をパターニングすることにより、金属層６ａを形成する。例えば、図４（ａ）に示すように、図３（ｆ）における、マスク７ａを除去する。金属層６ａの表面積がバンプ９の底面積よりも大きい場合は、マスク７ａの一部を除去せずに、開口部２１の周りに残して、導電膜６をエッチングして除去する。次いで、図４（ｃ）に示すように、絶縁膜３上にバンプ９を覆うようにフラックス１０を塗布した後、図４（ｄ）に示すように、接合層１１の加熱処理とフラックス１０の除去を行ってもよい。
【００２６】
これによって、電極パッド２上に所定の高さのバンプ９ａを形成する。その後、基板１（１ａ）がウェハ１の場合、切断して個片化することで、チップ１ａを有する電子素子が形成される。
また、本実施の形態では、電子素子の製造方法について説明したが、同様の方法により後述する回路基板のランド３２上にバンプ９ａを形成することも可能である。この場合、バンプ９ａは電極パッド２の上方に設けられるのでなく、ランド３２の上方に設けられることとなる。
【００２７】
次に、電子装置の製造方法について説明する。
【００２８】
まず、図５に示す電子装置は、上述の電子素子が回路基板３０にフェースダウンボンディングで接続される状態を示している。ここで、回路基板３０は、ランド３２に接続されたリード線３３と、リード線３３を覆う絶縁膜３４とを備えている。
【００２９】
本発明の実施の形態にかかる電子素子を回路基板３０に実装する場合には、ランド３２の部分にバンプ９を接合する。この際、バンプ９ａとランド３２との接合は、接着剤接合でもよいし、金属接合であってもよい。例えば、接着剤接合の場合、ＡＣＦ（Ａｎｉｓｏｍｅｔｒｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＮＣＦ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、ＡＣＰ（Ａｎｉｓｏｍｅｔｒｉｃ Ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）、ＮＣＰ（Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）等の接着剤を形成し、電子素子のバンプ９を基板３１のランド３２に位置合せした後、バンプ９とランド３２とを押圧力により接合する。この後、電子素子をエポキシ樹脂等によってモールドするようにしてもよい。なお、実装方法にあっては、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ ｏｎ Ｆｉｌｍ）、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）による実装も可能である。
【００３０】
【発明の効果】
以上の如く本発明にかかる電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法によれば、ウェハの電極パッドを有する表面に、電極パッドを露出させるように絶縁膜を形成し、電極パッド及び絶縁膜上に第１の金属層を形成し、第１の金属層上に第２の金属層を形成し、電極パッド上に、第１及び第２の金属層を介してバンプを形成するとともに、第１の金属層又は第２の金属層のいずれか一方の表面積が、バンプの底面積より広く形成されるようにしたので、電極パッドやランドへのバンプの密着性を高めることができる。
【図面の簡単な説明】
【図１】本発明の電子素子の一実施の形態にかかる電子素子を示す図である。
【図２】本発明の一実施の形態にかかる電子素子の製造方法を説明するための工程図である。
【図３】本発明の一実施の形態にかかる電子素子の製造方法を説明するための工程図である。
【図４】本発明の一実施の形態にかかる電子素子の製造方法を説明するための工程図である。
【図５】本発明の一実施の形態にかかる電子装置の製造方法を説明するための図である。
【図６】従来の電子素子の一例を示す図である。
【符号の説明】
１ ウェハ
１ａ チップ
２ 電極パッド
３ 絶縁膜
４，６ 導電膜
４ａ，６ａ 金属層
５ａ，７ａ マスク
８ 突起電極
９，９ａ バンプ
１０ フラックス
３０ 回路基板
３１ 基板
３２ ランド
３３ リード線
３４ 絶縁膜

Claims (14)

  1. 電極パッドを有する基板と、
    前記基板の前記電極パッドを有する表面に、前記電極パッドを露出させるように設けられた絶縁膜と、
    前記電極パッド上に形成された第１の金属層と、
    前記第１の金属層上に形成された第２の金属層と、
    前記第１及び第２の金属層を介して、前記電極パッドの上方に形成されたバンプとを備え、
    前記第１の金属層又は第２の金属層のいずれか一方の表面積が、前記バンプの底面積より広く形成されていることを特徴とする電子素子。
  2. 前記第１の金属層の表面積が、前記バンプの底面積より広く形成されていることを特徴とする請求項１に記載の電子素子。
  3. 前記第１の金属層は、前記バンプ層を構成する材料よりも、前記電極パッドに対する拡散係数が低い材料からなる金属拡散防止層であることを特徴とする請求項１又は２に記載の電子素子。
  4. 前記バンプは、めっき法で形成されたものであり、
    前記第２の金属層は、前記電極パッドの上方の前記バンプの形成領域に電流を供給するめっき電極であることを特徴とする請求項１から４のいずれかに記載の電子素子。
  5. 前記第１の金属層は、前記第１の金属層の表面積が前記第２の金属層の表面積よりも広く形成されており、
    前記絶縁膜は、前記電極パッド上に開口部を有し、
    前記第１の金属層は、前記開口部外の前記絶縁膜上及び前記開口部内に被着していることを特徴とする請求項１から４のいずれかに記載の電子素子。
  6. 前記第２の金属層は、前記第２の金属層の表面積が前記第１の金属層の表面積よりも広く形成されており、
    前記絶縁膜は、前記電極パッド上に開口部を有し、
    前記第２の金属層は、前記開口部外の前記絶縁膜上及び前記開口部内に被着していることを特徴とする請求項１から４のいずれかに記載の電子素子。
  7. ウェハの複数の電極パッドを有する表面に、前記電極パッド上に開口部を有する絶縁膜を形成する工程と、
    前記開口部内及び前記絶縁膜上に第１の金属層を形成する工程と、
    前記第１の金属層上に第２の金属層を形成する工程と、
    前記電極パッド上に、前記第１及び第２の金属層を介して、バンプを形成する工程とを有し、
    前記第１の金属層形成工程又は前記第２の金属層形成工程において、前記第１の金属層又は第２の金属層のいずれか一方の表面積を、前記バンプの底面積より広く形成することを特徴とする電子素子の製造方法。
  8. 前記第１の金属層形成工程において、前記第１の金属層の表面積を前記バンプの底面積より広く形成することを特徴とする請求項７に記載の電子素子の製造方法。
  9. 前記第１の金属層形成工程において、前記第１の金属層は、前記バンプ層を構成する材料よりも前記電極パッドに対する拡散係数が低い材料で形成されることを特徴とする請求項７又は８に記載の電子素子の製造方法。
  10. 前記バンプ形成工程において、前記第２の金属層によって前記電極パッドの上方に電流を供給することにより、前記バンプをめっき法によって形成することを特徴とする請求項７から９のいずれかに記載の電子素子。
  11. 導電層からなるランドを有する基板と、
    前記基板の前記ランドを有する表面に、前記ランドを露出させるように設けられた絶縁膜と、
    前記ランド上に形成された第１の金属層と、
    前記第１の金属層上に形成された第２の金属層と、
    前記ランド上に、前記第１及び第２の金属層を介して電解めっき処理により形成されたバンプとを備え、
    前記第１の金属層又は第２の金属層のいずれか一方の表面積は、前記バンプの底面積より広く形成されていることを特徴とする回路基板。
  12. 基板の複数のランドを有する表面全体に、前記ランド上に開口部を有する絶縁膜を形成する工程と、
    前記開口部内及び絶縁膜上に第１の金属層を形成する工程と、
    前記第１の金属層上に第２の金属層を形成する工程と、
    前記ランド上に、前記第１及び第２の金属層を介して、バンプを形成する工程とを有し、
    前記第１の金属層形成工程又は前記第２の金属層形成工程において、前記第１の金属層又は第２の金属層のいずれか一方が前記バンプの底面積より広く形成されていることを特徴とする回路基板の製造方法。
  13. 電極パッドを有する基板と、前記基板の前記電極パッドを有する表面に、前記電極パッドを露出させるように設けられた絶縁膜と、前記電極パッド上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層と、前記第１及び第２の金属層を介して、前記電極パッド上方に形成されたバンプとを備えるとともに、前記第１の金属層又は第２の金属層のいずれか一方の表面積が、前記バンプの底面積より広く形成されている電子素子と、
    基板上にランドと、このランドに接続されたリード線と、このリード線を覆う絶縁膜とを有する回路基板と
    を備え、
    前記バンプと前記ランドとが接合されることにより、前記電子素子が前記回路基板に実装されていることを特徴とする電子装置。
  14. 電極パッドを有する基板と、前記基板の前記電極パッドを有する表面に、前記電極パッドを露出させるように設けられた絶縁膜と、前記電極パッド上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層と、前記第１及び第２の金属層を介して、前記電極パッド上方に形成されたバンプとを備えるとともに、前記第１の金属層又は第２の金属層のいずれか一方の表面積が、前記バンプの底面積より広く形成されている電子素子と、
    基板上にランドと、このランドに接続されたリード線と、このリード線を覆う絶縁膜とを有する回路基板と
    を有し、
    前記バンプと前記ランドとを接合し、前記電子素子を前記回路基板に実装する工程を有することを特徴とする電子装置の製造方法。
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