JP2021061364A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2021061364A JP2021061364A JP2019185870A JP2019185870A JP2021061364A JP 2021061364 A JP2021061364 A JP 2021061364A JP 2019185870 A JP2019185870 A JP 2019185870A JP 2019185870 A JP2019185870 A JP 2019185870A JP 2021061364 A JP2021061364 A JP 2021061364A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- main surface
- resin
- semiconductor device
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
- H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Abstract
Description
本開示の目的は、封止樹脂と配線との剥離を抑制できる半導体装置及び半導体装置の製造方法を提供することにある。
(半導体装置の構成)
図1〜図8を参照して、本開示の第1実施形態にかかる半導体装置1Aの構成について説明する。なお、理解の便宜上、図1及び図3において、後述する基板10及び封止樹脂40を透過し、内設される各部材の位置関係を示すように、各部材を破線にて示している。
各貫通配線22は、各貫通孔15に配設されている。本実施形態では、各貫通配線22は、主面配線21とは別体として設けられている。厚さ方向zからみた各貫通配線22の形状は、厚さ方向zからみた各貫通孔15の形状に応じて決められる。本実施形態では、厚さ方向zからみた各貫通配線22の形状は、矩形状である。各貫通配線22は、主面の一例である上面22s、裏面の一例である下面22r、及び複数の側面22xを有する。上面22s及び下面22rは、厚さ方向zにおいて互いに反対側を向いている。各側面22xは、上面22sと下面22rとの間に設けられている。各側面22xは、厚さ方向zに交差する方向を向く面である。本実施形態では、各側面22xは、厚さ方向zに直交する方向を向く面である。より詳細には、各貫通配線22は、4つの側面22xを有する。4つの側面22xのうちの2つの側面22xは、第1方向xにおいて互いに離間して配置されており、第1方向xにおいて互いに反対側を向いている。残りの2つの側面22xは、第2方向yにおいて互いに離間して配置されており、第2方向yにおいて互いに反対側を向いている。本実施形態において、貫通配線22の上面22sは、基板10の基板主面10sと面一である。また、本実施形態において、貫通配線22の下面22rは、基板10の基板裏面10rと面一である。この下面22rは、基板10の基板裏面10rから露出する露出裏面である。なお、貫通配線22の上面22s及び下面22rの少なくとも一方が基板10の基板主面10s及び基板裏面10rと面一ではないようにしてもよい。また、貫通配線22の側面22xは、貫通孔15の内壁面と接している。貫通配線22は、電気導電性を有する材料からなる。貫通配線22の材料としては、例えばCu(銅)、Cu合金等を用いることができる。本実施形態では、貫通配線22は、めっき層を含む。
電極パッド32は、導電部32a及びバリア層32bを含む。導電部32aは、例えばCuからなる。バリア層32bは、Ni層からなる。バリア層32bは、導電部32aの先端面を覆うように積層されている。電極パッド32において、バリア層32bが設けられていることによって、Cuからなる導電部32aが接合部60(はんだ層62)に浸透することを抑制できる。なお、バリア層32bは、互いに積層されたNi層、Pd(パラジウム)層、及びAu(金)層から構成されてもよい。
図9〜図24を参照して、本開示の第1実施形態にかかる半導体装置1Aの製造方法について説明する。図9〜図12、図14、図15、図17、及び図19〜図21において、隣り合う2本の破線は、1つの半導体装置1Aが形成される範囲を示す。これらの図において示す各方向の定義は、図1〜図5にて示される方向の定義と同一である。
図13に示すように、主面配線821は、金属層821a及び導電層821bを含む。主面配線821は、金属層821aを形成する工程と、金属層821aに対してフォトリソグラフィによってマスクを形成する工程と、金属層821aに接する導電層821bを形成する工程とを経て形成される。
柱状導電体823は、例えば、シード層を形成する工程と、シード層に対してフォトリソグラフィによってマスクを形成する工程と、シード層に接するめっき層を形成する工程とを経て形成される。図14に示すように、例えばスパッタリング法によって、主面配線821の上面821sにシード層823aを形成する。次に、例えば感光性を有するレジスト層によってシード層823aを覆い、そのレジスト層を感光・現像し、開口を有するマスクを形成する。
次に、本実施形態の作用について説明する。
図25〜図27は、作用を説明するための比較例の半導体装置1Xを示している。図25は、比較例の半導体装置1Xの断面図である。また図26は、ダイシングによって半導体装置1Xを個片化するときの貫通配線22X及びその周辺の拡大図である。また図27は、ダイシングによって半導体装置1Xが個片化された後の半導体装置1Xの一部の側面図である。
本実施形態によれば、以下の効果が得られる。
(1−1)基板10及び封止樹脂40によって柱状導電体23が厚さ方向zの両側から支持されている。この構成によれば、ダイシングによって封止樹脂40及び柱状導電体23が切断される場合に封止樹脂40から柱状導電体23が剥離することを抑制できる。加えて、柱状導電体23におけるシード層23aとめっき層23bとが剥離することを抑制できる。
図31〜図48を参照して、本開示の第2実施形態にかかる半導体装置1Bについて説明する。本実施形態の半導体装置1Bは、第1実施形態の半導体装置1Aと比較して、基板10に代えて、絶縁層70を備える点及び内部電極20の構成が主に異なる。以下の説明において、第1実施形態の半導体装置1Aの構成要素と共通する構成要素には同一の符号を付し、その説明を省略する場合がある。
図31に示すように、絶縁部材の一例である絶縁層70は、絶縁性を有する材料からなり、例えばポリイミド樹脂やフェノール樹脂からなる。絶縁層70は、半導体装置1Bの下面側(底面側)に設けられている。本実施形態では、厚さ方向zにおいて、絶縁層70は、封止樹脂40よりも下方に配置されている。また、本実施形態では、厚さ方向zからみた絶縁層70の形状は、厚さ方向zからみた基板10の形状と同じである。絶縁層70は、厚さ方向zにおいて互いに反対側を向く上面70s及び下面70rを有する。ここで、上面70sは絶縁主面の一例であり、下面70rは絶縁裏面の一例である。絶縁層70の上面70sは絶縁層の主面に相当し、絶縁層70の下面70rは絶縁層の裏面に相当する。また、絶縁層70は、上面70sと下面70rとの厚さ方向zの間に設けられており、上面70s及び下面70rと交差する側面71を有する。本実施形態では、絶縁層70は、第1実施形態の基板10の基板側面11〜14と同様に、4つの側面71を有する。
図31に示すように、各配線層26は、厚さ方向zにおいて反対側を向く上面26s及び下面26rを有する。ここで、上面26sは配線主面の一例であり、下面26rは配線裏面の一例である。上面26sは、半導体素子30の素子裏面30rと同じ方向を向いており、下面26rは、半導体素子30の素子主面30sと同じ方向を向いている。
第2外部電極52は、柱状導電体23の露出側面23x及び主面配線27の端面27xの全体を覆っている。第2外部電極52の下端縁52xは、絶縁層70の上面70sよりも下方に位置している。また、第2外部電極52の下端縁52xは、絶縁層70の下面70rよりも上方に位置している。
図33〜図48を参照して、本開示の第1実施形態にかかる半導体装置1Aの製造方法について説明する。これらの図において示す各方向の定義は、図1〜図5にて示される方向の定義と同一である。
具体的には、図36に示すように、まず、シード層926aを形成する。シード層926aの一部が、後に、半導体装置1Bの内部電極20の一部(具体的には、配線層26のシード層26a)に対応する。シード層926aの形成は、スパッタリング法による。シード層926aは、支持基板900の上面901側の全面にわたって形成される。本実施形態のシード層926aは、互いに積層されたTi層及びCu層から構成される。シード層926aを形成する工程においては、絶縁層970及びスパッタ膜920に接するTi層を形成した後に、そのTi層に接するCu層を形成する。
具体的には、図39に示すように、まず、シード層923aを形成する。シード層923aの一部が、後に、半導体装置1Bの内部電極20の一部(具体的には柱状導電体23のシード層23a)に対応する。シード層923aの形成は、スパッタリング法による。シード層923aは、支持基板900の上面901側の全面にわたって形成される。本実施形態では、シード層923aは、互いに積層されたTi層及びCu層から構成される。シード層923aを形成する工程においては、絶縁層970あるいはめっき層926bのいずれかに接するTi層を形成した後に、このTi層に接するCu層を形成する。
次に、めっき層923b及び接合部60に覆われていない不要なシード層923aを全て除去する。この不要なシード層923aの除去は、上述の不要なシード層926aの除去と同様に行う。すなわち、例えばH2SO4及びH2O2の混合溶液を用いたウェットエッチングによって行う。これにより、シード層923aが除去された部分から、配線層926、絶縁層970、及びスパッタ膜920が露出する。また、不要なシード層923aが除去されたことによって、シード層923a及びめっき層923bからなる柱状導電体923が形成される。柱状導電体923は、半導体装置1Bの内部電極20の柱状導電体23(図29参照)に対応する。
本実施形態によれば、第1実施形態と同様の効果に加え、以下の効果が得られる。
(2−1)配線層26として主面配線21と貫通配線22とが一体に形成されている。この構成によれば、主面配線21と貫通配線22とを個別に形成する場合と比較して、配線層26を形成する工程を簡略化できる。
上記各実施形態は本開示に関する半導体装置及び半導体装置の製造方法が取り得る形態の例示であり、その形態を制限することを意図していない。本開示に関する半導体装置及び半導体装置の製造方法は、上記各実施形態に例示された形態とは異なる形態を取り得る。その一例は、上記各実施形態の構成の一部を置換、変更、もしくは、省略した形態、又は上記各実施形態に新たな構成を付加した形態である。以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、説明の便宜上、以下の変更例では、基本的には第1実施形態を用いて説明するが、技術的な矛盾が生じない限り、他の実施形態にも適用できる。
10…基板(絶縁部材)
10s…基板主面(絶縁主面)
10r…基板裏面(絶縁裏面)
11〜14…基板側面(絶縁側面)
20…内部電極
21…主面配線
21s…上面(配線主面)
21r…下面(配線裏面)
21y…端面(配線端面)
22…貫通配線
22s…上面(主面)
22r…下面(裏面、露出裏面)
22x…側面
23…柱状導電体
23b…めっき層
23x…露出側面
24…内側延長部
25…外側延長部(側面側突出部)
25x…端面(配線端面)
26…配線層
26s…上面(配線主面)
26r…下面(配線裏面)
26x…端面(配線端面)
27…主面配線
27a…内側延長部
27b…外側延長部(側面側突出部)
27s…上面(配線主面)
28…貫通配線
30…半導体素子
40…封止樹脂
41〜44…樹脂側面
40s…樹脂主面
40r…樹脂裏面
47…段差
48…第1樹脂部分
49…第2樹脂部分
50…外部電極
51…第1外部電極
52…第2外部電極
52x…下端縁
70…絶縁層(絶縁部材)
70s…上面(絶縁主面)
70r…下面(絶縁裏面)
71…側面(絶縁側面)
840,940…樹脂層
847,947…分離溝
z…厚さ方向
Claims (54)
- 厚さ方向に互いに反対側を向く絶縁主面及び絶縁裏面を有する電気絶縁性の絶縁部材と、
前記厚さ方向に互いに反対側を向く配線主面及び配線裏面を有しており、前記配線裏面が前記絶縁主面と対向するように前記絶縁主面に積層された主面配線と、
前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された半導体素子と、
前記厚さ方向に交差する方向を向く樹脂側面を有しており、前記主面配線及び前記半導体素子を封止する封止樹脂と、
前記主面配線に導通するものであって、前記配線裏面から前記厚さ方向に延びており、前記絶縁裏面から露出する露出裏面を有する貫通配線と、
前記主面配線に導通するものであって、前記配線主面から前記厚さ方向において前記貫通配線とは反対側に延びており、前記樹脂側面から露出する露出側面を有する柱状導電体と、
を備える半導体装置であって、
前記絶縁部材及び前記封止樹脂によって前記柱状導電体が前記厚さ方向の両側から支持されている
半導体装置。 - 前記絶縁部材は、前記絶縁主面と前記絶縁裏面との前記厚さ方向の間に形成されており、前記絶縁主面及び前記絶縁裏面と交差する方向を向く絶縁側面を有し、
前記貫通配線は、前記絶縁側面よりも内側に配置されており、
前記主面配線は、前記貫通配線よりも前記露出側面側に向けて延びる側面側突出部を有し、
前記柱状導電体は、前記配線主面における前記側面側突出部に対応する部分に積層されており、
前記厚さ方向において、前記柱状導電体及び前記側面側突出部は、前記封止樹脂と前記絶縁部材とによって挟み込まれている
請求項1に記載の半導体装置。 - 前記主面配線は、前記露出側面と同じ方向を向き、かつ、前記露出側面と繋がっている配線端面を有する
請求項1又は2に記載の半導体装置。 - 前記絶縁部材から露出しており、前記露出裏面を覆うとともに前記貫通配線と導通する第1外部電極と、
前記封止樹脂から露出しており、前記露出側面を覆うとともに前記柱状導電体と導通する第2外部電極と、
を備える
請求項1〜3のいずれか一項に記載の半導体装置。 - 前記主面配線は、前記露出側面と同じ方向を向き、かつ、前記露出側面と繋がっている配線端面を有し、
前記第2外部電極は、前記配線端面を覆っている
請求項4に記載の半導体装置。 - 前記封止樹脂は、
前記厚さ方向に反対側を向く樹脂主面及び樹脂裏面と、
前記樹脂側面から内側に窪む段差と、
を有し、かつ、
前記厚さ方向において前記段差よりも前記樹脂主面側の部分である第1樹脂部分と、前記段差よりも前記樹脂裏面側の部分である第2樹脂部分とに区画されており、
前記柱状導電体の露出側面は、前記樹脂側面のうちの前記第2樹脂部分に対応する部分から露出している
請求項1〜5のいずれか一項に記載の半導体装置。 - 前記絶縁部材から露出しており、前記露出裏面を覆うとともに前記貫通配線と導通する第1外部電極と、
前記封止樹脂から露出しており、前記主面配線と導通する第2外部電極と、
を備え、
前記第2外部電極は、前記第2樹脂部分に設けられている
請求項6に記載の半導体装置。 - 厚さ方向に互いに反対側を向く絶縁主面及び絶縁裏面を有する電気絶縁性の絶縁部材と、
前記厚さ方向に互いに反対側を向く配線主面及び配線裏面を有しており、前記配線裏面が前記絶縁主面と対向するように前記絶縁主面に積層された主面配線と、
前記主面配線に導通しており、前記厚さ方向において前記主面配線に対して前記絶縁部材とは反対側に配置された半導体素子と、
前記厚さ方向に交差する方向を向く樹脂側面を有しており、前記主面配線及び前記半導体素子を封止する封止樹脂と、
前記主面配線に導通するものであって、前記配線裏面から前記厚さ方向に延びており、前記絶縁裏面から露出する露出裏面を有する貫通配線と、
を備える半導体装置であって、
前記主面配線は、前記貫通配線よりも前記樹脂側面側に延びる側面側突出部を有し、
前記側面側突出部は、前記樹脂側面から露出する配線端面を有し、
前記絶縁部材及び前記封止樹脂によって前記主面配線が前記厚さ方向の両側から支持されている
半導体装置。 - 前記絶縁部材から露出しており、前記露出裏面を覆うとともに前記貫通配線と導通する第1外部電極と、
前記封止樹脂から露出しており、前記主面配線と導通する第2外部電極と、
を備える
請求項8に記載の半導体装置。 - 前記封止樹脂は、
前記厚さ方向に反対側を向く樹脂主面及び樹脂裏面と、
前記樹脂側面から内側に窪む段差と、
を有し、かつ、
前記厚さ方向において前記段差よりも前記樹脂主面側の部分である第1樹脂部分と、前記段差よりも前記樹脂裏面側の部分である第2樹脂部分とに区画されており、
前記主面配線は、前記樹脂側面のうちの前記第2樹脂部分に対応する部分から露出している
請求項8に記載の半導体装置。 - 前記絶縁部材から露出しており、前記露出裏面を覆うとともに前記貫通配線と導通する第1外部電極と、
前記封止樹脂から露出しており、前記主面配線と導通する第2外部電極と、
を備え、
前記第2外部電極は、前記第2樹脂部分に設けられている
請求項10に記載の半導体装置。 - 前記第1外部電極と前記第2外部電極とは、互いに離間して配置されている
請求項4、5、7のいずれか一項、又は、請求項9又は11に記載の半導体装置。 - 前記樹脂側面に対して垂直な方向からみて、前記第1外部電極と前記第2外部電極とは、前記厚さ方向と直交する方向において揃った状態で前記厚さ方向に離間して配置されている
請求項12に記載の半導体装置。 - 前記第2外部電極のうちの前記厚さ方向の前記絶縁裏面側の端縁は、前記厚さ方向において前記絶縁裏面よりも前記封止樹脂側に位置している
請求項12又は13に記載の半導体装置。 - 前記厚さ方向からみて、前記第1外部電極が配列される方向と直交する方向を第1方向とすると、
前記第1方向における前記第1外部電極のうちの前記露出側面側の端部は、前記露出側面が形成された前記樹脂側面よりも内側に位置している
請求項12〜14のいずれか一項に記載の半導体装置。 - 前記厚さ方向からみて、前記第1外部電極が配列される方向と直交する方向を第1方向とすると、
前記第1方向における前記第1外部電極の長さは、前記厚さ方向における前記第2外部電極の長さよりも長い
請求項4、5、7のいずれか一項、請求項9、又は請求項11〜15のいずれか一項に記載の半導体装置。 - 前記厚さ方向と直交する方向からみて、前記第1外部電極は、前記絶縁部材と重なる部分を有する
請求項4、5、7のいずれか一項、請求項9、又は請求項11〜16のいずれか一項に記載の半導体装置。 - 前記貫通配線と前記主面配線とは別体として設けられている
請求項1〜17のいずれか一項に記載の半導体装置。 - 前記貫通配線と前記主面配線とは一体に形成されている
請求項1〜18のいずれか一項に記載の半導体装置。 - 前記主面配線は、めっき層を含む
請求項1〜19のいずれか一項に記載の半導体装置。 - 前記貫通配線は、めっき層を含む
請求項1〜20のいずれか一項に記載の半導体装置。 - 前記柱状導電体は、めっき層を含む
請求項1〜7のいずれか一項に記載の半導体装置。 - 前記絶縁部材を構成する材料は、前記封止樹脂を構成する材料と同じである
請求項1〜22のいずれか一項に記載の半導体装置。 - 前記絶縁部材を構成する材料は、前記封止樹脂を構成する材料とは異なっており、
前記絶縁部材は、ポリイミド樹脂からなる
請求項1〜23のいずれか一項に記載の半導体装置。 - 前記半導体素子は、LSIである
請求項1〜24のいずれか一項に記載の半導体装置。 - 厚さ方向において反対側を向く主面及び裏面と、前記厚さ方向における前記主面と前記裏面との間に設けられており、前記厚さ方向に交差する方向を向く側面とを有する貫通配線を形成する貫通配線形成工程と、
前記貫通配線の前記側面の全てを覆い、前記厚さ方向において反対側を向く絶縁主面及び絶縁裏面の両方から前記貫通配線を露出させるように絶縁部材を形成する絶縁部材形成工程と、
前記厚さ方向において反対側を向く配線主面及び配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
前記厚さ方向からみて前記絶縁部材と重なるように前記配線主面に柱状導電体を形成する導電体形成工程と、
前記配線主面に半導体素子を搭載する素子搭載工程と、
前記主面配線、前記柱状導電体、及び前記半導体素子のそれぞれの全体を覆う樹脂層を形成する樹脂層形成工程と、
前記樹脂層及び前記柱状導電体を前記厚さ方向に切断することによって前記主面配線、前記柱状導電体、及び前記半導体素子を覆う封止樹脂を形成するとともに前記柱状導電体を前記封止樹脂の樹脂側面から露出させる切断工程と、
を備える
半導体装置の製造方法。 - 前記導電体形成工程において、電解めっきによって前記柱状導電体が形成される
請求項26に記載の半導体装置の製造方法。 - 前記切断工程は、第1切断工程と、第2切断工程とを含み、
前記第1切断工程は、ダイシングブレードによって前記絶縁部材側から前記樹脂層に向けて切り込むことによって、前記絶縁部材を切断するとともに前記樹脂層の前記厚さ方向の一部を切削して分離溝を形成する工程であり、
前記第2切断工程は、前記分離溝から前記樹脂層を切断することによって前記封止樹脂を形成する工程である
請求項26又は27に記載の半導体装置の製造方法。 - 前記第1切断工程では、前記柱状導電体の前記樹脂層の樹脂側面から露出する露出側面が形成される
請求項28に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記柱状導電体を覆う第2外部電極を形成する外部電極形成工程を備える
請求項26〜29のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記柱状導電体を覆う第2外部電極を形成する外部電極形成工程を備え、
前記外部電極形成工程は、前記第1切断工程の後、前記第2切断工程の前に実施される
請求項28又は29に記載の半導体装置の製造方法。 - 厚さ方向において反対側を向く主面及び裏面と、前記厚さ方向における前記主面と前記裏面との間に設けられており、前記厚さ方向に交差する方向を向く側面とを有する貫通配線を形成する貫通配線形成工程と、
前記貫通配線の前記側面の全てを覆い、前記厚さ方向において反対側を向く絶縁主面及び絶縁裏面の両方から前記貫通配線を露出させるように絶縁部材を形成する絶縁部材形成工程と、
前記厚さ方向において反対側を向く配線主面及び配線裏面を有し、前記配線裏面が前記貫通配線と導通するように主面配線を前記絶縁主面に形成する主面配線形成工程と、
前記配線主面に半導体素子を搭載する素子搭載工程と、
前記主面配線及び前記半導体素子のそれぞれの全体を覆う樹脂層を形成する樹脂層形成工程と、
前記樹脂層及び前記主面配線を前記厚さ方向に切断することによって前記主面配線及び前記半導体素子を覆う封止樹脂を形成するとともに前記主面配線を前記封止樹脂の樹脂側面から露出させる切断工程と、
を備える
半導体装置の製造方法。 - 前記切断工程は、第1切断工程と、第2切断工程とを含み、
前記第1切断工程は、ダイシングブレードによって前記絶縁部材側から前記樹脂層に向けて切り込むことによって、前記絶縁部材を切断するとともに前記樹脂層の前記厚さ方向の一部を切削して分離溝を形成する工程であり、
前記第2切断工程は、前記分離溝から前記樹脂層を切断することによって前記封止樹脂を形成する工程である
請求項32に記載の半導体装置の製造方法。 - 前記第1切断工程では、前記主面配線において前記樹脂層の樹脂側面から露出する端面が形成される
請求項33に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記主面配線を覆う第2外部電極を形成する外部電極形成工程を備える
請求項32〜34のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記主面配線を覆う第2外部電極を形成する外部電極形成工程を備え、
前記外部電極形成工程は、前記第1切断工程の後、前記第2切断工程の前に実施される
請求項33又は34に記載の半導体装置の製造方法。 - 前記貫通配線形成工程において、電解めっきによって前記貫通配線が形成される
請求項26〜36のいずれか一項に記載の半導体装置の製造方法。 - 前記主面配線形成工程において、電解めっきによって前記主面配線が形成される
請求項26〜37のいずれか一項に記載の半導体装置の製造方法。 - 厚さ方向において反対側を向く絶縁主面及び絶縁裏面を有する絶縁部材を形成する絶縁部材形成工程と、
前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面及び配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する第1内部電極形成工程と、
前記配線主面に積層される柱状導電体を形成する第2内部電極形成工程と、
前記配線主面に半導体素子を搭載する素子搭載工程と、
前記主面配線、前記柱状導電体、及び前記半導体素子のそれぞれの全体を覆う樹脂層を形成する樹脂層形成工程と、
前記樹脂層及び前記柱状導電体を前記厚さ方向に切断することによって前記主面配線、前記柱状導電体、及び前記半導体素子を覆う封止樹脂を形成するとともに前記柱状導電体を前記封止樹脂の樹脂側面から露出させる切断工程と、
を備える
半導体装置の製造方法。 - 前記第1内部電極形成工程において、前記貫通配線と前記主面配線とは一体に形成される
請求項39に記載の半導体装置の製造方法。 - 前記第1内部電極形成工程において、電解めっきによって前記貫通配線と前記主面配線とが形成される
請求項39又は40に記載の半導体装置の製造方法。 - 前記第2内部電極形成工程において、電解めっきによって前記柱状導電体が形成される
請求項39〜41のいずれか一項に記載の半導体装置の製造方法。 - 前記切断工程は、第1切断工程と、第2切断工程とを含み、
前記第1切断工程は、ダイシングブレードによって前記絶縁部材側から前記樹脂層に向けて切り込むことによって、前記絶縁部材を切断するとともに前記樹脂層の前記厚さ方向の一部を切削して分離溝を形成する工程であり、
前記第2切断工程は、前記分離溝から前記樹脂層を切断することによって前記封止樹脂を形成する工程である
請求項39〜42のいずれか一項に記載の半導体装置の製造方法。 - 前記第1切断工程では、前記柱状導電体の前記樹脂層の樹脂側面から露出する露出側面が形成される
請求項43に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記柱状導電体を覆う第2外部電極を形成する外部電極形成工程を備える
請求項39〜44のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記柱状導電体を覆う第2外部電極を形成する外部電極形成工程を備え、
前記外部電極形成工程は、前記第1切断工程の後、前記第2切断工程の前に実施される
請求項43又は44に記載の半導体装置の製造方法。 - 厚さ方向において反対側を向く絶縁主面及び絶縁裏面を有する絶縁部材を形成する絶縁部材形成工程と、
前記絶縁裏面から露出する貫通配線と、前記厚さ方向において反対側を向く配線主面及び配線裏面を有し、前記配線裏面において前記貫通配線と導通するように前記絶縁主面に積層される主面配線とを形成する内部電極形成工程と、
前記配線主面に半導体素子を搭載する素子搭載工程と、
前記主面配線及び前記半導体素子のそれぞれの全体を覆う樹脂層を形成する樹脂層形成工程と、
前記樹脂層及び前記主面配線を前記厚さ方向に切断することによって前記主面配線及び前記半導体素子を覆う封止樹脂を形成するとともに前記主面配線を前記封止樹脂の樹脂側面から露出させる切断工程と、
を備える
半導体装置の製造方法。 - 前記内部電極形成工程において、前記貫通配線と前記主面配線とは一体に形成される
請求項47に記載の半導体装置の製造方法。 - 前記内部電極形成工程において、電解めっきによって前記貫通配線と前記主面配線とが形成される
請求項47又は48に記載の半導体装置の製造方法。 - 前記切断工程は、第1切断工程と、第2切断工程とを含み、
前記第1切断工程は、ダイシングブレードによって前記絶縁部材側から前記樹脂層に向けて切り込むことによって、前記絶縁部材を切断するとともに前記樹脂層の前記厚さ方向の一部を切削して分離溝を形成する工程であり、
前記第2切断工程は、前記分離溝から前記樹脂層を切断することによって前記封止樹脂を形成する工程である
請求項47〜49のいずれか一項に記載の半導体装置の製造方法。 - 前記第1切断工程では、前記主面配線において前記樹脂層の樹脂側面から露出する端面が形成される
請求項50に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記主面配線を覆う第2外部電極を形成する外部電極形成工程を備える
請求項47〜51のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁裏面から露出した前記貫通配線を覆う第1外部電極、及び前記樹脂側面から露出した前記主面配線を覆う第2外部電極を形成する外部電極形成工程を備え、
前記外部電極形成工程は、前記第1切断工程の後、前記第2切断工程の前に実施される
請求項50又は51に記載の半導体装置の製造方法。 - 前記外部電極形成工程において、無電解めっきによって前記第1外部電極及び前記第2外部電極がそれぞれ形成される
請求項30、31、35、36、45、46、52、及び53のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019185870A JP7346221B2 (ja) | 2019-10-09 | 2019-10-09 | 半導体装置及び半導体装置の製造方法 |
US17/065,733 US11587877B2 (en) | 2019-10-09 | 2020-10-08 | Semiconductor device in which peeling off of sealing resin from the wire is suppressed |
US18/054,965 US11869844B2 (en) | 2019-10-09 | 2022-11-14 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019185870A JP7346221B2 (ja) | 2019-10-09 | 2019-10-09 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021061364A true JP2021061364A (ja) | 2021-04-15 |
JP7346221B2 JP7346221B2 (ja) | 2023-09-19 |
Family
ID=75381508
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019185870A Active JP7346221B2 (ja) | 2019-10-09 | 2019-10-09 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US11587877B2 (ja) |
JP (1) | JP7346221B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7346221B2 (ja) * | 2019-10-09 | 2023-09-19 | ローム株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110080A (ja) | 2001-09-28 | 2003-04-11 | Citizen Electronics Co Ltd | 半導体装置 |
JP2004319577A (ja) | 2003-04-11 | 2004-11-11 | Dainippon Printing Co Ltd | 樹脂封止型半導体装置とその製造方法、および積層型樹脂封止型半導体装置 |
JP2013239740A (ja) | 2013-08-02 | 2013-11-28 | Rohm Co Ltd | 半導体装置 |
US9911629B2 (en) * | 2016-02-10 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated passive device package and methods of forming same |
JP2017147272A (ja) | 2016-02-15 | 2017-08-24 | ローム株式会社 | 半導体装置およびその製造方法、ならびに、半導体装置の製造に使用されるリードフレーム中間体 |
JP7022541B2 (ja) | 2017-09-11 | 2022-02-18 | ローム株式会社 | 半導体装置 |
JP7051508B2 (ja) | 2018-03-16 | 2022-04-11 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
JP7346221B2 (ja) * | 2019-10-09 | 2023-09-19 | ローム株式会社 | 半導体装置及び半導体装置の製造方法 |
-
2019
- 2019-10-09 JP JP2019185870A patent/JP7346221B2/ja active Active
-
2020
- 2020-10-08 US US17/065,733 patent/US11587877B2/en active Active
-
2022
- 2022-11-14 US US18/054,965 patent/US11869844B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20210111123A1 (en) | 2021-04-15 |
US11587877B2 (en) | 2023-02-21 |
US11869844B2 (en) | 2024-01-09 |
US20230076966A1 (en) | 2023-03-09 |
JP7346221B2 (ja) | 2023-09-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7051508B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP4093818B2 (ja) | 半導体装置の製造方法 | |
JP2004349361A (ja) | 半導体装置およびその製造方法 | |
WO2001065602A1 (en) | Wiring board, semiconductor device, and method of manufacturing wiring board | |
US11769717B2 (en) | Semiconductor device for reducing concentration of thermal stress acting on bonding layers | |
US11869844B2 (en) | Semiconductor device | |
JP3435403B2 (ja) | 半導体装置とその製造方法ならびに半導体装置の実装構造および実装方法 | |
JP4073308B2 (ja) | 回路装置の製造方法 | |
JP2004235420A (ja) | 電子素子、電子素子の製造方法、回路基板、回路基板の製造方法、電子装置及び電子装置の製造方法 | |
US10930615B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP7406973B2 (ja) | 半導体装置 | |
TWI825118B (zh) | 半導體裝置及半導體裝置的製造方法 | |
JP2021086848A (ja) | 半導体装置 | |
JP7416607B2 (ja) | 半導体装置 | |
CN111613586A (zh) | 电子装置及电子装置的制造方法 | |
JP2021005687A (ja) | 半導体装置 | |
WO2022131142A1 (ja) | 半導体装置 | |
US20230083920A1 (en) | Semiconductor device | |
US20230092639A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US10930574B2 (en) | Semiconductor device and method for manufacturing the same | |
WO2023054389A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2022071925A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2023041023A (ja) | 半導体装置 | |
JP2021106177A (ja) | 半導体装置 | |
JP2023045461A (ja) | 半導体装置、および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220831 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230626 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230627 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230818 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230829 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230906 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7346221 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |