JP2003031727A - 半導体チップおよびその製造方法並びにそれを使用した半導体装置 - Google Patents
半導体チップおよびその製造方法並びにそれを使用した半導体装置Info
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 ワイヤボンディング用チップでＷＬ−ＣＳＰ
・ＩＣを製造する。 【解決手段】 半導体ウエハのチップ部３において、第
二ＰＩ膜１６が第一ＰＩ膜１４の上に第一ＰＩ膜の電極
取出口１５を被覆しパッド１１の中央部を露出させるよ
うにパターニングされる。めっきシード膜１８が第二Ｐ
Ｉ膜１６の全面にスパッタリング法によって被着され
る。レジストパターン膜１９がめっきシード膜１８の上
にパターニングされる。電気配線２１がレジストパター
ン膜１９をマスクとし、めっきシード膜１８を陰極とし
て電解めっき処理によって形成される。レジストパター
ン膜１９とめっきシード膜１８とはアッシングとウエッ
トエッチングとによって除去される。電気配線２１の周
辺側端部には電極取出口１７においてパッド１１に接続
した電極取出口部２２が形成され、電気配線２１の中央
側端部には後にバンプが突設されるバンプ接続部２３が
形成されている。
・ＩＣを製造する。 【解決手段】 半導体ウエハのチップ部３において、第
二ＰＩ膜１６が第一ＰＩ膜１４の上に第一ＰＩ膜の電極
取出口１５を被覆しパッド１１の中央部を露出させるよ
うにパターニングされる。めっきシード膜１８が第二Ｐ
Ｉ膜１６の全面にスパッタリング法によって被着され
る。レジストパターン膜１９がめっきシード膜１８の上
にパターニングされる。電気配線２１がレジストパター
ン膜１９をマスクとし、めっきシード膜１８を陰極とし
て電解めっき処理によって形成される。レジストパター
ン膜１９とめっきシード膜１８とはアッシングとウエッ
トエッチングとによって除去される。電気配線２１の周
辺側端部には電極取出口１７においてパッド１１に接続
した電極取出口部２２が形成され、電気配線２１の中央
側端部には後にバンプが突設されるバンプ接続部２３が
形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ、特
に、半導体素子を含む集積回路が作り込まれた半導体チ
ップであって、そのアクティブエリア側の主面にバンプ
がエリア配置された半導体チップに関し、例えば、半導
体チップが配線基板にＣｏｎｔｒｏｌｌｅｄＣｏｌｌａ
ｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ（以下、Ｃ４
という。）によって機械的かつ電気的に接続された半導
体集積回路装置（以下、ＩＣという。）に利用して有効
な技術に関する。
に、半導体素子を含む集積回路が作り込まれた半導体チ
ップであって、そのアクティブエリア側の主面にバンプ
がエリア配置された半導体チップに関し、例えば、半導
体チップが配線基板にＣｏｎｔｒｏｌｌｅｄＣｏｌｌａ
ｐｓｅ Ｃｈｉｐ Ｃｏｎｎｅｃｔｉｏｎ（以下、Ｃ４
という。）によって機械的かつ電気的に接続された半導
体集積回路装置（以下、ＩＣという。）に利用して有効
な技術に関する。
【０００２】
【従来の技術】多ピン化および高密度実装に対応するパ
ッケージとして、アクティブエリア側の主面に複数個の
バンプがアレイ形状またはマトリックス形状にエリア配
置された半導体チップと、複数個のランドがバンプに対
応してエリア配置された配線基板とを備えており、半導
体チップと配線基板とが対応するバンプとランド同士が
それぞれ整合された状態でＣ４によって機械的かつ電気
的に接続されているウエハレベル−チップ・サイズ・パ
ッケージ（以下、ＷＬ−ＣＳＰという。）、がある。
ッケージとして、アクティブエリア側の主面に複数個の
バンプがアレイ形状またはマトリックス形状にエリア配
置された半導体チップと、複数個のランドがバンプに対
応してエリア配置された配線基板とを備えており、半導
体チップと配線基板とが対応するバンプとランド同士が
それぞれ整合された状態でＣ４によって機械的かつ電気
的に接続されているウエハレベル−チップ・サイズ・パ
ッケージ（以下、ＷＬ−ＣＳＰという。）、がある。
【０００３】従来から広く一般的に汎用されているパッ
ケージにおいては、半導体チップのアクティブエリア側
の主面における周辺部に複数個のボンディングパッドが
配列されており、この複数個のボンディングパッドとリ
ードフレーム等の配線基板の複数本のインナリードとに
ワイヤの両端がそれぞれワイヤボンディングされること
により、半導体チップに作り込まれた集積回路が電気的
に外部に引き出されるようになっている。
ケージにおいては、半導体チップのアクティブエリア側
の主面における周辺部に複数個のボンディングパッドが
配列されており、この複数個のボンディングパッドとリ
ードフレーム等の配線基板の複数本のインナリードとに
ワイヤの両端がそれぞれワイヤボンディングされること
により、半導体チップに作り込まれた集積回路が電気的
に外部に引き出されるようになっている。
【０００４】なお、ＣＳＰを述べている文献としては、
「月刊ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ １９９
５年５月号」のＰ１０４〜Ｐ１３１、がある。
「月刊ＳｅｍｉｃｏｎｄｕｃｔｏｒＷｏｒｌｄ １９９
５年５月号」のＰ１０４〜Ｐ１３１、がある。
【０００５】
【発明が解決しようとする課題】ところで、アクティブ
エリア側の主面の周辺部にボンディングパッドが配列さ
れた半導体チップ（以下、ワイヤボンディング用半導体
チップという。）を使用してＷＬ−ＣＳＰを製造する場
合には、ワイヤボンディング用半導体チップのアクティ
ブエリア側の主面に被着した保護膜における各ボンディ
ングパッドに対応する位置に電極取出口をそれぞれ開設
し、これら電極取出口と保護膜の上にエリア配置した各
バンプ接続部とを電気配線によってそれぞれ接続する必
要があると、考えられる。
エリア側の主面の周辺部にボンディングパッドが配列さ
れた半導体チップ（以下、ワイヤボンディング用半導体
チップという。）を使用してＷＬ−ＣＳＰを製造する場
合には、ワイヤボンディング用半導体チップのアクティ
ブエリア側の主面に被着した保護膜における各ボンディ
ングパッドに対応する位置に電極取出口をそれぞれ開設
し、これら電極取出口と保護膜の上にエリア配置した各
バンプ接続部とを電気配線によってそれぞれ接続する必
要があると、考えられる。
【０００６】しかしながら、ワイヤボンディング用半導
体チップのアクティブエリア側の主面に被着された保護
膜の上にボンディングパッドとバンプ接続部とを接続す
る電気配線をめっき処理、リソグラフィー処理およびエ
ッチング処理によって形成する場合には、隣合うボンデ
ィングパッド同士の間隔が狭いため、隣合う電気配線同
士間の絶縁ギャップを確保することができないという問
題点があることが本発明者によって明らかにされた。し
たがって、ワイヤボンディング用半導体チップを使用し
てＷＬ−ＣＳＰを製造する場合には、隣合うボンディン
グパッド同士の間隔を予め広く形成するために、ワイヤ
ボンディング用半導体チップを製造する所謂ＩＣの前工
程を大幅に改める必要があることになる。
体チップのアクティブエリア側の主面に被着された保護
膜の上にボンディングパッドとバンプ接続部とを接続す
る電気配線をめっき処理、リソグラフィー処理およびエ
ッチング処理によって形成する場合には、隣合うボンデ
ィングパッド同士の間隔が狭いため、隣合う電気配線同
士間の絶縁ギャップを確保することができないという問
題点があることが本発明者によって明らかにされた。し
たがって、ワイヤボンディング用半導体チップを使用し
てＷＬ−ＣＳＰを製造する場合には、隣合うボンディン
グパッド同士の間隔を予め広く形成するために、ワイヤ
ボンディング用半導体チップを製造する所謂ＩＣの前工
程を大幅に改める必要があることになる。
【０００７】本発明の目的は、半導体装置の製造方法の
前工程を大幅に改変せずにワイヤボンディング用半導体
チップを使用してＷＬ−ＣＳＰを製造することができる
半導体装置の製造技術を提供することにある。
前工程を大幅に改変せずにワイヤボンディング用半導体
チップを使用してＷＬ−ＣＳＰを製造することができる
半導体装置の製造技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、半導体チップの製造方法は、半
導体ウエハのアクティブエリア側の主面にパッシベーシ
ョン膜を複数個の半導体チップのそれぞれに形成された
複数個のパッドを露出させて形成するパッシベーション
膜形成工程と、前記半導体ウエハのアクティブエリア側
の主面に保護膜を前記パッシベーション膜の電極取出口
を被覆して前記パッドの中央部を露出させて形成する保
護膜形成工程と、前記半導体ウエハのアクティブエリア
側の主面に一端部が前記パッドに接続し他端部にバンプ
接続部を有する複数本の電気配線をめっき処理によって
形成する電気配線形成工程と、前記複数本の電気配線の
各バンプ接続部にバンプを突設するバンプ形成工程と、
前記半導体ウエハを前記半導体チップ毎に分断するダイ
シング工程と、を備えていることを特徴とする。
導体ウエハのアクティブエリア側の主面にパッシベーシ
ョン膜を複数個の半導体チップのそれぞれに形成された
複数個のパッドを露出させて形成するパッシベーション
膜形成工程と、前記半導体ウエハのアクティブエリア側
の主面に保護膜を前記パッシベーション膜の電極取出口
を被覆して前記パッドの中央部を露出させて形成する保
護膜形成工程と、前記半導体ウエハのアクティブエリア
側の主面に一端部が前記パッドに接続し他端部にバンプ
接続部を有する複数本の電気配線をめっき処理によって
形成する電気配線形成工程と、前記複数本の電気配線の
各バンプ接続部にバンプを突設するバンプ形成工程と、
前記半導体ウエハを前記半導体チップ毎に分断するダイ
シング工程と、を備えていることを特徴とする。
【００１１】前記した手段によれば、半導体チップのパ
ッシベーション膜の電極取出口が保護膜によって被覆さ
れることにより、隣合うパッド同士の間に電気配線をめ
っき処理によって形成するのに必要な余裕代を確保する
ことができるため、大きな外径を有するパッド同士間で
あっても隣合う電気配線の短絡および各電気配線の断線
を防止しつつ、電気配線をめっき処理によって形成する
ことができる。その結果、半導体装置の製造方法の前工
程を大幅に改変せずにワイヤボンディング用半導体チッ
プを使用してＷＬ−ＣＳＰを製造することができる。
ッシベーション膜の電極取出口が保護膜によって被覆さ
れることにより、隣合うパッド同士の間に電気配線をめ
っき処理によって形成するのに必要な余裕代を確保する
ことができるため、大きな外径を有するパッド同士間で
あっても隣合う電気配線の短絡および各電気配線の断線
を防止しつつ、電気配線をめっき処理によって形成する
ことができる。その結果、半導体装置の製造方法の前工
程を大幅に改変せずにワイヤボンディング用半導体チッ
プを使用してＷＬ−ＣＳＰを製造することができる。
【００１２】
【発明の実施の形態】以下、図面に即して本発明の一実
施の形態を説明する。
施の形態を説明する。
【００１３】図１に示されているように、本実施の形態
に係る半導体チップ１０はワイヤボンディング用半導体
チップが使用されているとともに、そのアクティブエリ
ア側の主面に複数個のバンプ２４がエリア配置されてい
る。また、本実施の形態に係る半導体装置はその半導体
チップが使用されて、図２に示されているようにＷＬ−
ＣＳＰを備えたＩＣ（以下、ＷＬ−ＣＳＰ・ＩＣとい
う。）に構成されている。すなわち、ＷＬ−ＣＳＰ・Ｉ
Ｃ３０は図１に示されている半導体チップ１０がランド
および電気配線が作り込まれた配線基板（以下、基板と
いう。）３１にＣ４によって機械的かつ電気的に接続さ
れて構成されている。
に係る半導体チップ１０はワイヤボンディング用半導体
チップが使用されているとともに、そのアクティブエリ
ア側の主面に複数個のバンプ２４がエリア配置されてい
る。また、本実施の形態に係る半導体装置はその半導体
チップが使用されて、図２に示されているようにＷＬ−
ＣＳＰを備えたＩＣ（以下、ＷＬ−ＣＳＰ・ＩＣとい
う。）に構成されている。すなわち、ＷＬ−ＣＳＰ・Ｉ
Ｃ３０は図１に示されている半導体チップ１０がランド
および電気配線が作り込まれた配線基板（以下、基板と
いう。）３１にＣ４によって機械的かつ電気的に接続さ
れて構成されている。
【００１４】そして、本実施の形態に係る半導体チップ
１０の最大の特徴は、ＩＣの製造方法の所謂前工程を大
幅に改変せずにワイヤボンディング用半導体チップを使
用してＷＬ−ＣＳＰを構築することができるように構成
されている点である。以下、半導体チップ１０の製造方
法を図３以降によって説明する。この製造方法の説明に
より、半導体チップ１０の構成の詳細が共に明らかにさ
れる。
１０の最大の特徴は、ＩＣの製造方法の所謂前工程を大
幅に改変せずにワイヤボンディング用半導体チップを使
用してＷＬ−ＣＳＰを構築することができるように構成
されている点である。以下、半導体チップ１０の製造方
法を図３以降によって説明する。この製造方法の説明に
より、半導体チップ１０の構成の詳細が共に明らかにさ
れる。
【００１５】図３に示されているように、ＩＣの製造方
法の前工程において、半導体素子を含む集積回路が作り
込まれる半導体ウエハ１のサブストレート２には複数個
のチップ部３が碁盤の目のように配列されて作り込まれ
る。以降の各工程は半導体ウエハ１の形態で実施される
が、製造される形態はチップ部３において同一であるの
で、説明および図示はチップ部３について行う。
法の前工程において、半導体素子を含む集積回路が作り
込まれる半導体ウエハ１のサブストレート２には複数個
のチップ部３が碁盤の目のように配列されて作り込まれ
る。以降の各工程は半導体ウエハ１の形態で実施される
が、製造される形態はチップ部３において同一であるの
で、説明および図示はチップ部３について行う。
【００１６】図４（ａ）は半導体ウエハ１において半導
体素子を含む集積回路が作り込まれた一つのチップ部３
を示す平面図である。図４（ａ）に示されているよう
に、サブストレート２のチップ部３における周辺部には
正方形の平板形状に形成されたボンディングパッド（以
下、パッドという。）１１が、四辺にそれぞれ複数個ず
つ一列に配列されており、各パッド１１はチップ部３に
作り込まれた集積回路にそれぞれ電気的に接続されてい
る。パッド１１はアルミニウムが用いられてスパッタリ
ング法や蒸着法等の適当な薄膜形成処理が実施された後
に、リソグラフィー処理およびエッチング処理によって
パターニングされて形成される。
体素子を含む集積回路が作り込まれた一つのチップ部３
を示す平面図である。図４（ａ）に示されているよう
に、サブストレート２のチップ部３における周辺部には
正方形の平板形状に形成されたボンディングパッド（以
下、パッドという。）１１が、四辺にそれぞれ複数個ず
つ一列に配列されており、各パッド１１はチップ部３に
作り込まれた集積回路にそれぞれ電気的に接続されてい
る。パッド１１はアルミニウムが用いられてスパッタリ
ング法や蒸着法等の適当な薄膜形成処理が実施された後
に、リソグラフィー処理およびエッチング処理によって
パターニングされて形成される。
【００１７】図４（ｂ）に示されているように、チップ
部３の上面には窒化シリコン膜や酸化シリコン膜からな
るパッシベーション膜１２がＣＶＤ成膜法等によって被
着され、リソグラフィー処理およびエッチング処理によ
ってパターニングされる。すなわち、パッシベーション
膜１２のパッド１１に対応する位置には電極取出口１３
がパッド１１を大きく露出させるように開設される。
部３の上面には窒化シリコン膜や酸化シリコン膜からな
るパッシベーション膜１２がＣＶＤ成膜法等によって被
着され、リソグラフィー処理およびエッチング処理によ
ってパターニングされる。すなわち、パッシベーション
膜１２のパッド１１に対応する位置には電極取出口１３
がパッド１１を大きく露出させるように開設される。
【００１８】さらに、図４（ｂ）に示されているよう
に、パッシベーション膜１２の上には第一の保護膜とし
ての第一ポリイミド系樹脂膜（以下、第一ＰＩ膜とい
う。）１４がスピンナ塗布法等によって被着され、リソ
グラフィー処理およびエッチング処理によってパターニ
ングされる。すなわち、第一ＰＩ膜１４のパッド１１に
対応する位置には電極取出口１５が、パッシベーション
膜１２の電極取出口１３の開口縁辺部までも露出させる
ように開設される。本実施の形態においては、この状態
で、各チップ部３についてプローブ検査が実施される。
に、パッシベーション膜１２の上には第一の保護膜とし
ての第一ポリイミド系樹脂膜（以下、第一ＰＩ膜とい
う。）１４がスピンナ塗布法等によって被着され、リソ
グラフィー処理およびエッチング処理によってパターニ
ングされる。すなわち、第一ＰＩ膜１４のパッド１１に
対応する位置には電極取出口１５が、パッシベーション
膜１２の電極取出口１３の開口縁辺部までも露出させる
ように開設される。本実施の形態においては、この状態
で、各チップ部３についてプローブ検査が実施される。
【００１９】以上のようにして、ワイヤボンディング用
半導体チップを製造するためのチップ部３を構成した半
導体ウエハ１が製造された状態になる。本実施の形態に
おいては、このチップ部３をＷＬ−ＣＳＰのための半導
体チップ１０に転用するために、半導体ウエハ１につい
て図５に示されている工程が実施される。
半導体チップを製造するためのチップ部３を構成した半
導体ウエハ１が製造された状態になる。本実施の形態に
おいては、このチップ部３をＷＬ−ＣＳＰのための半導
体チップ１０に転用するために、半導体ウエハ１につい
て図５に示されている工程が実施される。
【００２０】まず、図５（ａ）に示されているように、
第一ＰＩ膜１４の上には第二の保護膜としての第二ポリ
イミド樹脂系膜（以下、第二ＰＩ膜という。）１６がパ
ターニングされる。すなわち、第二ＰＩ膜１６のパッド
１１に対応する位置には電極取出口１７が、第一ＰＩ膜
１４の電極取出口１５を被覆してパッド１１の中央部を
露出させるように開設される。この第二ＰＩ膜１６の電
極取出口１７の口径ｄはパッド１１の口径Ｄよりも小さ
くなり、その分、隣合う電極取出口１７と１７との間隔
Ｓは隣合うパッド１１と１１との間隔ｓよりも大きくな
る。第二ＰＩ膜１６には感光性ポリイミド系樹脂が使用
され、この感光性ポリイミド系樹脂がスピンナ塗布法等
によって半導体ウエハ１の上に塗布された後に、リソグ
ラフィー処理によってパターニングされる。この感光性
ポリイミド系樹脂の使用により、エッチング処理を省略
することができる。
第一ＰＩ膜１４の上には第二の保護膜としての第二ポリ
イミド樹脂系膜（以下、第二ＰＩ膜という。）１６がパ
ターニングされる。すなわち、第二ＰＩ膜１６のパッド
１１に対応する位置には電極取出口１７が、第一ＰＩ膜
１４の電極取出口１５を被覆してパッド１１の中央部を
露出させるように開設される。この第二ＰＩ膜１６の電
極取出口１７の口径ｄはパッド１１の口径Ｄよりも小さ
くなり、その分、隣合う電極取出口１７と１７との間隔
Ｓは隣合うパッド１１と１１との間隔ｓよりも大きくな
る。第二ＰＩ膜１６には感光性ポリイミド系樹脂が使用
され、この感光性ポリイミド系樹脂がスピンナ塗布法等
によって半導体ウエハ１の上に塗布された後に、リソグ
ラフィー処理によってパターニングされる。この感光性
ポリイミド系樹脂の使用により、エッチング処理を省略
することができる。
【００２１】次に、図５（ｂ）に示されているように、
第二ＰＩ膜１６の上にはめっきシード膜１８がスパッタ
リング法によって全面にわたって均一に被着される。め
っきシード膜１８はクローム被膜と銅被膜とから構成さ
れており、クローム被膜が先に被着され、クローム被膜
の上に銅被膜が被着される。
第二ＰＩ膜１６の上にはめっきシード膜１８がスパッタ
リング法によって全面にわたって均一に被着される。め
っきシード膜１８はクローム被膜と銅被膜とから構成さ
れており、クローム被膜が先に被着され、クローム被膜
の上に銅被膜が被着される。
【００２２】次に、図５（ｃ）に示されているように、
めっきシード膜１８の上には電気配線を敷設するための
レジストパターン膜１９が、レジスト膜がめっきシード
膜１８の上に塗布された後にリソグラフィー処理によっ
てパターニングされることにより、形成される。レジス
トパターン膜１９のパッド１１に対応する部位の開口部
２０は、第二ＰＩ膜１６の電極取出口１７よりも若干大
きめになっている。
めっきシード膜１８の上には電気配線を敷設するための
レジストパターン膜１９が、レジスト膜がめっきシード
膜１８の上に塗布された後にリソグラフィー処理によっ
てパターニングされることにより、形成される。レジス
トパターン膜１９のパッド１１に対応する部位の開口部
２０は、第二ＰＩ膜１６の電極取出口１７よりも若干大
きめになっている。
【００２３】続いて、図５（ｄ）に示されているよう
に、めっきシード膜１８の上には電気配線２１がレジス
トパターン膜１９をパターニングマスクとして使用する
とともに、めっきシード膜１８を電極として使用した電
解めっき処理によって形成される。電気配線２１はニッ
ケルめっき被膜と銅めっき被膜とから構成されており、
ニッケルめっき被膜が先に被着され、ニッケルめっき被
膜の上に銅めっき被膜が被着される。
に、めっきシード膜１８の上には電気配線２１がレジス
トパターン膜１９をパターニングマスクとして使用する
とともに、めっきシード膜１８を電極として使用した電
解めっき処理によって形成される。電気配線２１はニッ
ケルめっき被膜と銅めっき被膜とから構成されており、
ニッケルめっき被膜が先に被着され、ニッケルめっき被
膜の上に銅めっき被膜が被着される。
【００２４】その後、図５（ｅ）に示されているよう
に、レジストパターン膜１９およびめっきシード膜１８
がアッシング処理およびウエットエッチング処理によっ
て除去される。
に、レジストパターン膜１９およびめっきシード膜１８
がアッシング処理およびウエットエッチング処理によっ
て除去される。
【００２５】以上の各工程を経ることにより、図６に示
されているように、チップ部３のアクティブエリア側主
面には複数本の電気配線２１が、チップ部３の周辺部の
パッド１１から引き出されてチップ部３の中央部に引き
回されるように敷設された状態になる。電気配線２１の
周辺側の端部には電極取出口部２２が形成されており、
電極取出口部２２は第二ＰＩ膜１６の電極取出口１７に
おいてパッド１１に電気的に接続した状態になってい
る。電気配線２１の中央側の端部にはバンプ接続部２３
が円形の平板形状に形成されており、バンプ接続部２３
は第二ＰＩ膜１６の上に固着された状態になっている。
されているように、チップ部３のアクティブエリア側主
面には複数本の電気配線２１が、チップ部３の周辺部の
パッド１１から引き出されてチップ部３の中央部に引き
回されるように敷設された状態になる。電気配線２１の
周辺側の端部には電極取出口部２２が形成されており、
電極取出口部２２は第二ＰＩ膜１６の電極取出口１７に
おいてパッド１１に電気的に接続した状態になってい
る。電気配線２１の中央側の端部にはバンプ接続部２３
が円形の平板形状に形成されており、バンプ接続部２３
は第二ＰＩ膜１６の上に固着された状態になっている。
【００２６】その後、図７に示されているように、各電
気配線２１のバンプ接続部２３にはバンプ２４が突設さ
れる。
気配線２１のバンプ接続部２３にはバンプ２４が突設さ
れる。
【００２７】まず、図７（ａ）に示されているように、
第二ＰＩ膜１６および電気配線２１のの上には第三ポリ
イミド樹脂系膜（以下、第三ＰＩ膜という。）２５が被
着されてパターニングされる。すなわち、第三ＰＩ膜２
５のバンプ接続部２３に対応する位置にはバンプ取付口
２６が、バンプ接続部２３の周辺部を被覆してバンプ接
続部２３の中央部を露出させるように開設される。第三
ＰＩ膜２５には感光性ポリイミド系樹脂が使用され、こ
の感光性ポリイミド系樹脂がスピンナ塗布法等によって
半導体ウエハ１の上に塗布された後に、リソグラフィー
処理によってパターニングされる。
第二ＰＩ膜１６および電気配線２１のの上には第三ポリ
イミド樹脂系膜（以下、第三ＰＩ膜という。）２５が被
着されてパターニングされる。すなわち、第三ＰＩ膜２
５のバンプ接続部２３に対応する位置にはバンプ取付口
２６が、バンプ接続部２３の周辺部を被覆してバンプ接
続部２３の中央部を露出させるように開設される。第三
ＰＩ膜２５には感光性ポリイミド系樹脂が使用され、こ
の感光性ポリイミド系樹脂がスピンナ塗布法等によって
半導体ウエハ１の上に塗布された後に、リソグラフィー
処理によってパターニングされる。
【００２８】次に、図７（ｂ）に示されているように、
金めっき被膜２７がバンプ取付口２６の底面に無電解め
っき法によって被着される。続いて、図７（ｃ）に示さ
れているように、バンプ２４がバンプ取付口２６に半田
ペースト印刷法によって突設される。バンプ２４はＳｎ
−Ａｇ−Ｃｕの三元半田が使用されて、半田ペースト印
刷法によって形成される。
金めっき被膜２７がバンプ取付口２６の底面に無電解め
っき法によって被着される。続いて、図７（ｃ）に示さ
れているように、バンプ２４がバンプ取付口２６に半田
ペースト印刷法によって突設される。バンプ２４はＳｎ
−Ａｇ−Ｃｕの三元半田が使用されて、半田ペースト印
刷法によって形成される。
【００２９】以上のようにしてチップ部３およびバンプ
２４が形成された半導体ウエハ１は、ダイシング工程に
おいて図１に示されている各半導体チップ１０にそれぞ
れ分割される。ダイシングされた後の半導体チップ１０
はチップ部３に対応した正方形の平板形状に形成されて
いる。
２４が形成された半導体ウエハ１は、ダイシング工程に
おいて図１に示されている各半導体チップ１０にそれぞ
れ分割される。ダイシングされた後の半導体チップ１０
はチップ部３に対応した正方形の平板形状に形成されて
いる。
【００３０】以上のようにして製造された本実施の形態
に係る半導体チップ１０は、図２に示されているＷＬ−
ＣＳＰ・ＩＣ３０として組み立てられる。以下、ＷＬ−
ＣＳＰ・ＩＣ３０を説明する。
に係る半導体チップ１０は、図２に示されているＷＬ−
ＣＳＰ・ＩＣ３０として組み立てられる。以下、ＷＬ−
ＣＳＰ・ＩＣ３０を説明する。
【００３１】図２に示されているように、ＷＬ−ＣＳＰ
・ＩＣ３０は配線基板３１を備えている。配線基板３１
はガラス・エポキシ樹脂基板が用いられて半導体チップ
１０よりも大きい正方形の平板形状に形成されたベース
３２を備えており、ベース３２の一主面（以下、上面と
する。）の中央部には複数個のランド３３が、半導体チ
ップ１０の各バンプ２４に対応するようにエリア配置さ
れて形成されている。ベース３２の下面の周辺部にはＷ
Ｌ−ＣＳＰ・ＩＣ３０の外部端子である半田ボール３４
が複数個、四辺に沿うように配列されており、各半田ボ
ール３４は各ランド３３にベース３２の内部および上下
面に配線された電気配線３５によってそれぞれ接続され
ている。
・ＩＣ３０は配線基板３１を備えている。配線基板３１
はガラス・エポキシ樹脂基板が用いられて半導体チップ
１０よりも大きい正方形の平板形状に形成されたベース
３２を備えており、ベース３２の一主面（以下、上面と
する。）の中央部には複数個のランド３３が、半導体チ
ップ１０の各バンプ２４に対応するようにエリア配置さ
れて形成されている。ベース３２の下面の周辺部にはＷ
Ｌ−ＣＳＰ・ＩＣ３０の外部端子である半田ボール３４
が複数個、四辺に沿うように配列されており、各半田ボ
ール３４は各ランド３３にベース３２の内部および上下
面に配線された電気配線３５によってそれぞれ接続され
ている。
【００３２】図２に示されているように、配線基板３１
には前記構成に係る半導体チップ１０がＣ４によって接
続される。すなわち、各ランド３３に各バンプ２４がそ
れぞれ整合するフェイスダウンの状態で、半導体チップ
１０が配線基板３１に位置合わせされてフラックスによ
り仮接着される。この後、適当なリフロー半田付け処理
によって、各バンプ２４がそれぞれ溶融されることによ
り、半導体チップ１０の各バンプ２４による接続端子３
６が配線基板３１の各ランド３３にそれぞれ形成され
る。この接続端子３６により、各半導体チップ１０は配
線基板３１に機械的に接続された状態になるとともに、
その集積回路が各接続端子３６によって各ランド３３に
それぞれ電気的に接続された状態になる。
には前記構成に係る半導体チップ１０がＣ４によって接
続される。すなわち、各ランド３３に各バンプ２４がそ
れぞれ整合するフェイスダウンの状態で、半導体チップ
１０が配線基板３１に位置合わせされてフラックスによ
り仮接着される。この後、適当なリフロー半田付け処理
によって、各バンプ２４がそれぞれ溶融されることによ
り、半導体チップ１０の各バンプ２４による接続端子３
６が配線基板３１の各ランド３３にそれぞれ形成され
る。この接続端子３６により、各半導体チップ１０は配
線基板３１に機械的に接続された状態になるとともに、
その集積回路が各接続端子３６によって各ランド３３に
それぞれ電気的に接続された状態になる。
【００３３】その後、図２に示されているように、半導
体チップ１０と配線基板３１との対向面間にはアンダー
フィル樹脂が注入されて接続端子３６を樹脂封止する樹
脂封止体３７が成形される。このようにして、図２に示
されているＷＬ−ＣＳＰ・ＩＣ３０が製造されたことに
なる。
体チップ１０と配線基板３１との対向面間にはアンダー
フィル樹脂が注入されて接続端子３６を樹脂封止する樹
脂封止体３７が成形される。このようにして、図２に示
されているＷＬ−ＣＳＰ・ＩＣ３０が製造されたことに
なる。
【００３４】ところで、ワイヤボンディング用半導体チ
ップを使用してＷＬ−ＣＳＰ・ＩＣを製造する場合に、
図８（ａ）、（ｂ）に示されているように、パッド１
１’を小さく形成すれば、隣合うパッド１１’と１１’
との間隔Ｓを大きく構成することができるため、隣合う
電気配線２１’、２１’の電極取出口部２２’、２２’
同士の短絡を防止することができる。
ップを使用してＷＬ−ＣＳＰ・ＩＣを製造する場合に、
図８（ａ）、（ｂ）に示されているように、パッド１
１’を小さく形成すれば、隣合うパッド１１’と１１’
との間隔Ｓを大きく構成することができるため、隣合う
電気配線２１’、２１’の電極取出口部２２’、２２’
同士の短絡を防止することができる。
【００３５】ところが、このように小さいパッド１１’
を形成するためには、半導体チップの製造方法における
パッド形成工程に使用されるホトマスクを新規に開発し
て製作することにより、半導体チップの製造方法が大幅
に改造されることになるため、ＷＬ−ＣＳＰ・ＩＣの製
造コストが大幅に増加してしまうとともに、ＷＬ−ＣＳ
Ｐ・ＩＣの開発期間がホトマスクの製作期間に規制され
てしまうという弊害が発生する。
を形成するためには、半導体チップの製造方法における
パッド形成工程に使用されるホトマスクを新規に開発し
て製作することにより、半導体チップの製造方法が大幅
に改造されることになるため、ＷＬ−ＣＳＰ・ＩＣの製
造コストが大幅に増加してしまうとともに、ＷＬ−ＣＳ
Ｐ・ＩＣの開発期間がホトマスクの製作期間に規制され
てしまうという弊害が発生する。
【００３６】また、半導体ウエハの状態で各チップ部の
パッドにプローブ針を当てて電気的特性検査を実施する
所謂プローブ検査の際に、小さなパッド１１’である
と、プローブ針を当てることが不可能になるため、プロ
ーブ検査を実施することができないという弊害が発生す
る。
パッドにプローブ針を当てて電気的特性検査を実施する
所謂プローブ検査の際に、小さなパッド１１’である
と、プローブ針を当てることが不可能になるため、プロ
ーブ検査を実施することができないという弊害が発生す
る。
【００３７】本実施の形態においては、図８（ｃ）、
（ｄ）に示されているように、第二ＰＩ膜１６のパッド
１１に対応する位置に開設された電極取出口１７が第一
ＰＩ膜１４の電極取出口１５を被覆してパッド１１の中
央部を露出させるように構成されていることにより、隣
合う電極取出口１７と１７との間隔Ｓが隣合うパッド１
１と１１との間隔ｓよりも大きくなっているため、パッ
ド１１とパッド１１との間隔ｓが狭い状態のままであっ
ても、隣合う電気配線２１、２１の電極取出口部２２、
２２同士の短絡を防止することができる。
（ｄ）に示されているように、第二ＰＩ膜１６のパッド
１１に対応する位置に開設された電極取出口１７が第一
ＰＩ膜１４の電極取出口１５を被覆してパッド１１の中
央部を露出させるように構成されていることにより、隣
合う電極取出口１７と１７との間隔Ｓが隣合うパッド１
１と１１との間隔ｓよりも大きくなっているため、パッ
ド１１とパッド１１との間隔ｓが狭い状態のままであっ
ても、隣合う電気配線２１、２１の電極取出口部２２、
２２同士の短絡を防止することができる。
【００３８】すなわち、隣合うパッド１１、１１同士の
間に電気配線２１をめっき処理によって形成するのに必
要な余裕（めっき代）を確保することにより、大きな外
径を有するパッド１１、１１同士間であっても隣合う電
気配線２１、２１の短絡および各電気配線２１の断線を
防止しつつ、電気配線２１をめっき処理によって形成す
ることができるため、半導体装置の製造方法の前工程を
大幅に改変せずに、ワイパボンディング用半導体チップ
を使用してＷＬ−ＣＳＰ・ＩＣを製造することができ
る。
間に電気配線２１をめっき処理によって形成するのに必
要な余裕（めっき代）を確保することにより、大きな外
径を有するパッド１１、１１同士間であっても隣合う電
気配線２１、２１の短絡および各電気配線２１の断線を
防止しつつ、電気配線２１をめっき処理によって形成す
ることができるため、半導体装置の製造方法の前工程を
大幅に改変せずに、ワイパボンディング用半導体チップ
を使用してＷＬ−ＣＳＰ・ＩＣを製造することができ
る。
【００３９】また、パッド１１の外径Ｄは大きいままで
あるため、プローブ検査においてプローブ針を当てるこ
とができ、半導体ウエハの状態でのプローブ検査を実施
することができる。すなわち、図４において説明した通
り、プローブ検査は第一ＰＩ膜１４の被着後に実施する
ことができる。
あるため、プローブ検査においてプローブ針を当てるこ
とができ、半導体ウエハの状態でのプローブ検査を実施
することができる。すなわち、図４において説明した通
り、プローブ検査は第一ＰＩ膜１４の被着後に実施する
ことができる。
【００４０】前記実施の形態によれば、次の効果が得ら
れる。
れる。
【００４１】1) 半導体チップのアクティブエリア側の
主面に保護膜をパッドの中央部を露出させるように被着
することにより、隣合う電極取出口同士の間隔を拡大す
ることができるため、大きいパッド同士であっても隣合
う電気配線の電極取出口部同士の短絡および断線を防止
することができる。
主面に保護膜をパッドの中央部を露出させるように被着
することにより、隣合う電極取出口同士の間隔を拡大す
ることができるため、大きいパッド同士であっても隣合
う電気配線の電極取出口部同士の短絡および断線を防止
することができる。
【００４２】2) 隣合うパッド同士の間に電気配線をめ
っき処理によって形成するのに必要な余裕（めっき代）
を確保することにより、大きな外径を有するパッド同士
間であっても隣合う電気配線の短絡および各電気配線の
断線を防止しつつ、電気配線をめっき処理によって形成
することができるため、半導体装置の製造方法の前工程
を大幅に改変せずに、ワイパボンディング用半導体チッ
プを使用してＷＬ−ＣＳＰ・ＩＣを製造することができ
る。
っき処理によって形成するのに必要な余裕（めっき代）
を確保することにより、大きな外径を有するパッド同士
間であっても隣合う電気配線の短絡および各電気配線の
断線を防止しつつ、電気配線をめっき処理によって形成
することができるため、半導体装置の製造方法の前工程
を大幅に改変せずに、ワイパボンディング用半導体チッ
プを使用してＷＬ−ＣＳＰ・ＩＣを製造することができ
る。
【００４３】3) パッドの外径を大きいままに設定する
ことにより、プローブ検査においてプローブ針を当てる
ことができるため、半導体ウエハの状態でのプローブ検
査を実施することができる。
ことにより、プローブ検査においてプローブ針を当てる
ことができるため、半導体ウエハの状態でのプローブ検
査を実施することができる。
【００４４】4) 半導体装置の製造方法の前工程を大幅
に改変せずにワイパボンディング用半導体チップを使用
してＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コ
ストや開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製
造することができるため、ＷＬ−ＣＳＰ・ＩＣの要求に
迅速かつ安価に対応することができる。
に改変せずにワイパボンディング用半導体チップを使用
してＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コ
ストや開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製
造することができるため、ＷＬ−ＣＳＰ・ＩＣの要求に
迅速かつ安価に対応することができる。
【００４５】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【００４６】例えば、隣合うパッド同士の間に電気配線
をめっき処理によって形成するのに必要な余裕（めっき
代）を確保する保護膜は、第一の保護膜と第二の保護膜
との二層によって構成するに限らず、一層によって構成
してもよい。
をめっき処理によって形成するのに必要な余裕（めっき
代）を確保する保護膜は、第一の保護膜と第二の保護膜
との二層によって構成するに限らず、一層によって構成
してもよい。
【００４７】バンプは三元半田によって形成するに限ら
ず、その他の半田等で形成してもよい。また、バンプは
半田ペースト印刷法によって形成するに限らず、半田ボ
ールを半田付けする方法等によって形成してもよい。
ず、その他の半田等で形成してもよい。また、バンプは
半田ペースト印刷法によって形成するに限らず、半田ボ
ールを半田付けする方法等によって形成してもよい。
【００４８】また、半導体チップを配線基板にフリップ
チップボンディングする方法としては、Ｃ４法を使用す
るに限らず、他のフリップチップ法を使用してもよい。
チップボンディングする方法としては、Ｃ４法を使用す
るに限らず、他のフリップチップ法を使用してもよい。
【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＷＬ−
ＣＳＰ・ＩＣに適用した場合について説明したが、それ
に限定されるものではなく、半導体チップが配線基板に
フリップチップ法によりボンディングされる半導体装置
全般に適用することができる。
なされた発明をその背景となった利用分野であるＷＬ−
ＣＳＰ・ＩＣに適用した場合について説明したが、それ
に限定されるものではなく、半導体チップが配線基板に
フリップチップ法によりボンディングされる半導体装置
全般に適用することができる。
【００５０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００５１】半導体装置の製造方法の前工程を大幅に改
変せずにワイパボンディング用半導体チップを使用して
ＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コスト
や開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製造す
ることができるため、ＷＬ−ＣＳＰ・ＩＣの要求に迅速
かつ安価に対応することができる。
変せずにワイパボンディング用半導体チップを使用して
ＷＬ−ＣＳＰ・ＩＣを製造することにより、製造コスト
や開発期間等を増加せずにＷＬ−ＣＳＰ・ＩＣを製造す
ることができるため、ＷＬ−ＣＳＰ・ＩＣの要求に迅速
かつ安価に対応することができる。
【図１】本発明の一実施の形態である半導体チップを示
しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線
に沿う断面図である。
しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線
に沿う断面図である。
【図２】本発明の一実施の形態であるＷＬ−ＣＳＰ・Ｉ
Ｃを示しており、（ａ）は上半分が平面図で下半分が底
面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
Ｃを示しており、（ａ）は上半分が平面図で下半分が底
面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図３】本発明の一実施の形態である半導体チップの製
造方法を示しており、チップ部が作り込まれたウエハを
示す平面図である。
造方法を示しており、チップ部が作り込まれたウエハを
示す平面図である。
【図４】同じくパッド形成工程後のチップ部を示してお
り、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う
拡大断面図である。
り、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う
拡大断面図である。
【図５】同じく電気配線形成のための各工程を示す各拡
大断面図である。
大断面図である。
【図６】同じく電気配線形成後のチップ部を示してお
り、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う
拡大断面図である。
り、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う
拡大断面図である。
【図７】同じくバンプ形成のための各工程を示す各拡大
断面図である。
断面図である。
【図８】作用を説明するための図であり、（ａ）は比較
例の平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図、
（ｃ）は本実施の形態の平面図、（ｄ）は（ｃ）のｄ−
ｄ線に沿う断面図である。
例の平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図、
（ｃ）は本実施の形態の平面図、（ｄ）は（ｃ）のｄ−
ｄ線に沿う断面図である。
１…半導体ウエハ、２…サブストレート、３…チップ
部、１０…半導体チップ、１１…パッド（ボンディング
パッド）、１２…パッシベーション膜、１３…電極取出
口、１４…第一ＰＩ膜（第一ポリイミド系樹脂膜、保護
膜）、１５…電極取出口、１６…第二ＰＩ膜（第二ポリ
イミド樹脂系膜、保護膜）、１７…電極取出口、１８…
めっきシード膜、１９…レジストパターン膜、２０…開
口部、２１…電気配線、２２…電極取出口部、２３…バ
ンプ接続部、２４…バンプ、２５…第三ＰＩ膜（第三ポ
リイミド樹脂系膜）、２６…バンプ取付口、２７…金め
っき被膜、３０…ＷＬ−ＣＳＰ・ＩＣ、３１…配線基
板、３２…ベース、３３…ランド、３４…半田ボール、
３５…電気配線、３６…接続端子、３７…樹脂封止体。
部、１０…半導体チップ、１１…パッド（ボンディング
パッド）、１２…パッシベーション膜、１３…電極取出
口、１４…第一ＰＩ膜（第一ポリイミド系樹脂膜、保護
膜）、１５…電極取出口、１６…第二ＰＩ膜（第二ポリ
イミド樹脂系膜、保護膜）、１７…電極取出口、１８…
めっきシード膜、１９…レジストパターン膜、２０…開
口部、２１…電気配線、２２…電極取出口部、２３…バ
ンプ接続部、２４…バンプ、２５…第三ＰＩ膜（第三ポ
リイミド樹脂系膜）、２６…バンプ取付口、２７…金め
っき被膜、３０…ＷＬ−ＣＳＰ・ＩＣ、３１…配線基
板、３２…ベース、３３…ランド、３４…半田ボール、
３５…電気配線、３６…接続端子、３７…樹脂封止体。
フロントページの続き
(72)発明者 伊東 修
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 宮本 俊夫
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 吉田 育生
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Claims (5)
- 【請求項１】 半導体チップのアクティブエリア側の主
面に複数個のパッドを露出させて形成されたパッシベー
ション膜と、前記パッシベーション膜の電極取出口を被
覆して前記パッドの中央部を露出させた保護膜と、この
保護膜にめっき処理によって形成され一端部が前記パッ
ドに接続し他端部にバンプ接続部を有する複数本の電気
配線と、この複数本の電気配線の各バンプ接続部に突設
されたバンプとを備えていることを特徴とする半導体チ
ップ。 - 【請求項２】 半導体ウエハのアクティブエリア側の主
面にパッシベーション膜を複数個の半導体チップのそれ
ぞれに形成された複数個のパッドを露出させて形成する
パッシベーション膜形成工程と、前記半導体ウエハのア
クティブエリア側の主面に保護膜を前記パッシベーショ
ン膜の電極取出口を被覆して前記パッドの中央部を露出
させて形成する保護膜形成工程と、前記半導体ウエハの
アクティブエリア側の主面に一端部が前記パッドに接続
し他端部にバンプ接続部を有する複数本の電気配線をめ
っき処理によって形成する電気配線形成工程と、前記複
数本の電気配線の各バンプ接続部にバンプを突設するバ
ンプ形成工程と、前記半導体ウエハを前記半導体チップ
毎に分断するダイシング工程と、を備えていることを特
徴とする半導体チップの製造方法。 - 【請求項３】 前記パッシベーション膜の上に前記パッ
ドを露出させる第一の保護膜を形成した後に、この第一
の保護膜の電極取出口を被覆して前記パッドの中央部を
露出させる第二の保護膜をこの第一の保護膜の上に形成
することを特徴とする請求項２に記載の半導体チップの
製造方法。 - 【請求項４】 前記電気配線がレジストパターン膜をマ
スクとして使用するとともに、めっきシード膜を電極と
して使用した電解めっき処理によって形成されることを
特徴とする請求項２または３に記載の半導体チップの製
造方法。 - 【請求項５】 請求項１に記載の半導体チップを使用し
た半導体装置であって、前記バンプに対応するランドが
配列された配線基板を備えており、この配線基板と前記
半導体チップとが前記バンプと前記ランドとが接合され
た接続端子によって機械的かつ電気的に接続されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215297A JP4259774B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001215297A JP4259774B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003031727A true JP2003031727A (ja) | 2003-01-31 |
| JP2003031727A5 JP2003031727A5 (ja) | 2008-08-28 |
| JP4259774B2 JP4259774B2 (ja) | 2009-04-30 |
Family
ID=19049967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001215297A Expired - Fee Related JP4259774B2 (ja) | 2001-07-16 | 2001-07-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4259774B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886714B1 (ko) | 2007-10-10 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 칩 |
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