KR101138592B1 - 미세 피치 범프를 구비한 기판과 이의 제조 방법 - Google Patents

미세 피치 범프를 구비한 기판과 이의 제조 방법 Download PDF

Info

Publication number
KR101138592B1
KR101138592B1 KR1020100079832A KR20100079832A KR101138592B1 KR 101138592 B1 KR101138592 B1 KR 101138592B1 KR 1020100079832 A KR1020100079832 A KR 1020100079832A KR 20100079832 A KR20100079832 A KR 20100079832A KR 101138592 B1 KR101138592 B1 KR 101138592B1
Authority
KR
South Korea
Prior art keywords
layer
solder resist
dry film
fine pitch
holes
Prior art date
Application number
KR1020100079832A
Other languages
English (en)
Other versions
KR20120017246A (ko
Inventor
김진호
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020100079832A priority Critical patent/KR101138592B1/ko
Priority to JP2011178356A priority patent/JP5558432B2/ja
Priority to US13/212,651 priority patent/US20120043122A1/en
Publication of KR20120017246A publication Critical patent/KR20120017246A/ko
Application granted granted Critical
Publication of KR101138592B1 publication Critical patent/KR101138592B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3494—Heating methods for reflowing of solder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 발명은 미세 피치 범프를 구비한 기판과 이의 제조 방법에 관한 것으로서, 회로 패턴이 형성된 코아층에 솔더 레지스트를 적층하여 솔더 레지스트층을 형성하는 단계; 솔더 레지스트층 상면에 시드층(Seed Layer)을 형성하는 단계; 시드층 상면에 드라이 필름를 적층하여 드라이 필름층을 형성하는 단계; 솔더 레지스트층, 시드층 및 드라이 필름층을 동시에 가공하여 홀을 형성하는 단계; 및 상기 홀에 구리 충전 도금을 수행하고, 시드층 및 드라이 필름층을 제거하여 구리 포스트 범프를 형성하는 단계;를 포함하여, 솔더 레지스트층과 드라이 필름층에 동일한 크기의 홀을 동시에 가공하기 때문에 구리 포스트 범프의 정합도를 향상시킬 수 있으며, 이로 인해 범프의 미세 피치 형성을 실현할 수 있다는 효과를 기대할 수 있다.

Description

미세 피치 범프를 구비한 기판과 이의 제조 방법{Board with Fine Pitch Bump and Method of Manufacturing the same}
본 발명은 미세 피치 범프를 구비한 기판과 이의 제조 방법에 관한 것으로서, 보다 상세하게는 기판 제조 시 적층된 솔더 레지스트(SR)층과 드라이 필름(DF)층에 동일한 크기의 홀을 동시에 가공하여 구리 포스트 범프의 정합도를 향상시키고, 이로 인해 범프의 미세 피치를 형성할 수 있도록 하기 위한 미세 피치 범프를 구비한 기판과 이의 제조 방법에 관한 것이다.
전자기기의 고성능화 및 소형화 추세에 따라 반도체 칩 단자 수는 현저하게 증가되고 있으며, 이에 따라, 신호 전달 속도를 향상시키기 위하여 패키지(Package) 기판이 박형화되고 있는 실정이다.
이에 따라, 기판과 칩을 연결하는 범프 피치(Bump Pithc) 또한 미세화되고 있으며 이를 대응할 수 있는 기술로 구리 포스트 범핑(Cu Post Bumping) 기술 개발이 진행중에 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 창안된 것으로서, 기판 제조 시 솔더 레지스트층과 드라이 필름층에 동시에 홀 가공을 수행하여 미세 피치(Fine Pitch) 대응 기술인 구리 포스트 범핑(Cu Post Bumping) 중 미세화를 가능하도록 하기 위한 미세 피치 범프를 구비한 기판과 이의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 미세 피치 범프를 구비한 기판 제조 방법은, 회로 패턴이 형성된 코아층에 솔더 레지스트를 적층하여 솔더 레지스트층을 형성하는 단계; 솔더 레지스트층 상면에 시드층(Seed Layer)을 형성하는 단계; 시드층 상면에 드라이 필름을 적층하여 드라이 필름층을 형성하는 단계; 솔더 레지스트층, 시드층 및 드라이 필름층을 동시에 가공하여 홀을 형성하는 단계; 및 상기 홀에 구리 충전 도금을 수행하고, 시드층 및 드라이 필름층을 제거하여 구리 포스트 범프를 형성하는 단계;를 포함할 수 있다.
여기에서, 상기 솔더 레지스트층, 시드층 및 드라이 필름층에 형성된 홀의 너비가 서로 동일하도록 홀을 형성하는 것이 바람직하다.
또한, 상기 회로 패턴은 코아층 상면 또는 하면에 형성된 것이 바람직하다.
이에 더하여, 상기 솔더 레지스트는 코아층을 기준으로 상면 또는 하면에 적층되는 것이 바람직하다.
다른 본 발명의 미세 피치 범프를 구비한 기판은, 회로 패턴이 형성된 코아층; 코아층을 기준으로 상면 또는 하면에 적층된 솔더 레지스트층; 상기 솔더 레지스트층 상면에 형성된 시드층; 상기 시드층 상면에 형성된 드라이 필름층; 상기 솔더 레지스트층, 시드층 및 드라이 필름층을 관통하는 홀; 및 상기 홀에 구리 충전 도금을 통해 형성되는 구리 포스트 범프;를 포함할 수 있다.
여기에서, 상기 솔더 레지스트층, 시드층 및 드라이 필름층에 형성된 홀의 너비가 서로 동일하도록 홀을 형성하는 것이 바람직하다.
또한, 상기 회로 패턴은 코아층 상면 또는 하면에 형성된 것이 바람직하다.
이에 더하여, 상기 솔더 레지스트층은 코아층을 기준으로 상면 또는 하면에 적층되는 것이 바람직하다.
본 발명의 미세 피치 범프를 구비한 기판과 이의 제조 방법은, 솔더 레지스트층과 드라이 필름층에 동일한 크기의 홀을 동시에 가공하기 때문에 구리 포스트 범프의 정합도를 향상시킬 수 있으며, 이로 인해 범프의 미세 피치 형성을 실현할 수 있다는 효과를 기대할 수 있다.
또한, 본 발명은 범프 다이 사이즈가 종래에 비해 작아지기 때문에, 미세 피치가 가능하다는 장점이 있다.
도 1 내지 도 5는 본 발명에 의한 미세 피치 범프를 구비한 기판의 제조 공정을 순차적으로 나타내는 단면도이다.
이하, 본 발명의 실시예들은 미세 피치 범프를 구비한 기판을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명에 의한 미세 피치 범프를 구비한 기판의 제조 공정을 순차적으로 나타내는 도면이다.
도시하는 바와 같이, 미세 피치 범프를 구비한 기판(100)은 코아층(110), 솔더 레지스트층(150), 시드층(170), 드라이 필름(Dry Film: DF)층(190), 홀(210) 및 구리 포스트 범프(230)를 포함한다.
보다 상세히 설명하면, 코아층(110)은 상면에 회로 패턴(130)이 형성될 수 있다.
여기에서, 회로 패턴(130)은 코아층(110) 상면 또는 하면에 형성될 수 있다.
솔더 레지스트층(150)은 코아층(110)을 기준으로 상면 또는 하면에 적층될 수 있다.
시드층(170)은 솔더 레지스트층(150) 상면에 형성될 수 있다.
드라이 필름층(190)은 시드층(170) 상면에 형성될 수 있다.
홀(210)은 솔더 레지스트층(150), 시드층(170) 및 드라이 필름층(190)을 관통하도록 형성될 수 있다.
여기에서, 홀은 솔더 레지스트층(150), 시드층(170) 및 드라이 필름층(190)에 형성된 홀의 너비가 서로 동일하도록 형성될 수 있다. 여기서, 솔더 레지스트층과 드라이 필름층에 형성된 홀의 사이즈가 동일하기 때문에, 이후 일체 형태의 포스트 범프를 형성할 수 있는 것이다.
구리 포스트 범프(230)는 홀(210)에 구리 충전 도금을 통해 형성될 수 있다.
여기에서, 구리 포스트 범프(230)는 솔더 레지스트층(150), 시드층(170) 및 드라이 필름층(190)에 동일한 폭으로 형성되도록 형성된 관통홀에 구리 충전 도금을 통해 형성되기 때문에, 일체 형태로 형성될 수 있으며, 이로 인해 범프 다이 사이즈가 종래에 비해 작아진다는 효과를 기대할 수 있다. 또한, 범프 다이 사이즈 축소에 따라, 미세 피치도 가능할 수 있는 것이다.
이하에서는, 도시하지 않았지만, 미세 피치 범프를 구비한 기판의 제조 방법을 설명하기로 한다.
먼저, 미세 피치 범프를 구비한 기판(100)은 회로 패턴(130)이 형성된 코아층(110)에 솔더 레지스트를 적층하여 솔더 레지스트층(150)을 형성할 수 있다.
여기에서, 회로 패턴(130)은 코아층(110) 상면 또는 하면에 형성될 수 있다.
이어서, 솔더 레지스트층(150) 상면에 시드층(Seed Layer)(170)을 형성할 수 있다.
이후, 시드층(170) 상면에 드라이 필름을 적층하여 드라이 필름층(190)을 형성할 수 있다.
솔더 레지스트층(150), 시드층(170) 및 드라이 필름층(190)을 동시에 가공하여 홀(210)을 형성할 수 있다.
여기에서, 솔더 레지스트층(150)은 코아층(110)을 기준으로 상명 또는 하면에 적층될 수 있다.
이어서, 홀(210)에 구리 충전 도금을 수행하고, 시드층(170) 및 드라이 필름층(190)을 제거하여 구리 포스트 범프(230)를 형성할 수 있다.
여기에서, 홀(210)은 솔더 레지스트층(150), 시드층(170) 및 드라이 필름층(190)에 형성된 홀의 너비가 서로 동일하도록 형성될 수 있다.
또한, 홀(210) 양측면에 형성된 시드층(170)과 드라이 필름층(190)은 일반적으로 공지된 기술을 통해 제거할 수 있다.
상술한 본 발명의 기술은 범프 다이 사이즈가 종래에 비해 작아지기 때문에, 미세 피치가 가능하다는 효과를 기대할 수 있다.
또한, 본 발명은 솔더 레지스트층과 드라이 필름층에 형성된 홀의 사이즈가 동일하기 때문에 일체 형태의 포스트 범프를 형성할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 기판
110 : 코아층
130 : 회로 패턴
150 : 솔더 레지스트층
170 : 시드층
190 : 드라이 필름층
210 : 홀

Claims (8)

  1. 회로 패턴이 형성된 코아층에 솔더 레지스트를 적층하여 솔더 레지스트층을 형성하는 단계;
    솔더 레지스트층 상면에 시드층(Seed Layer)을 형성하는 단계;
    시드층 상면에 드라이 필름을 적층하여 드라이 필름층을 형성하는 단계;
    솔더 레지스트층, 시드층 및 드라이 필름층을 동시에 가공하여 홀을 형성하는 단계; 및
    상기 홀에 구리 충전 도금을 수행하고, 시드층 및 드라이 필름층을 제거하여 구리 포스트 범프를 형성하는 단계를 포함하고,
    상기 솔더 레지스트층, 시드층 및 드라이 필름층에 형성된 홀의 너비가 서로 동일하도록 홀을 형성하는 미세 피치 범프를 구비한 기판 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 회로 패턴은 코아층 상면 또는 하면에 형성된 것을 특징으로 하는 미세 피치 범프를 구비한 기판 제조 방법.
  4. 제3항에 있어서,
    상기 솔더 레지스트는 코아층을 기준으로 상면 또는 하면에 적층되는 것을 특징으로 하는 미세 피치 범프를 구비한 기판 제조 방법.
  5. 회로 패턴이 형성된 코아층;
    코아층을 기준으로 상면 또는 하면에 적층된 솔더 레지스트층;
    상기 솔더 레지스트층 상면에 형성된 시드층;
    상기 시드층 상면에 형성된 드라이 필름층;
    상기 솔더 레지스트층, 시드층 및 드라이 필름층을 관통하는 홀; 및
    상기 홀에 구리 충전 도금을 통해 형성되는 구리 포스트 범프를 포함하고,
    상기 솔더 레지스트층, 시드층 및 드라이 필름층에 형성된 홀의 너비가 서로 동일하도록 홀을 형성하는 미세 피치 범프를 구비한 기판.
  6. 삭제
  7. 제5항에 있어서,
    상기 회로 패턴은 코아층 상면 또는 하면에 형성된 것을 특징으로 하는 미세 피치 범프를 구비한 기판.
  8. 제7항에 있어서,
    상기 솔더 레지스트층은 코아층을 기준으로 상면 또는 하면에 적층되는 것을 특징으로 하는 미세 피치 범프를 구비한 기판.
KR1020100079832A 2010-08-18 2010-08-18 미세 피치 범프를 구비한 기판과 이의 제조 방법 KR101138592B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100079832A KR101138592B1 (ko) 2010-08-18 2010-08-18 미세 피치 범프를 구비한 기판과 이의 제조 방법
JP2011178356A JP5558432B2 (ja) 2010-08-18 2011-08-17 微細ピッチバンプを備えた基板製造方法
US13/212,651 US20120043122A1 (en) 2010-08-18 2011-08-18 Board with fine pitch bump and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100079832A KR101138592B1 (ko) 2010-08-18 2010-08-18 미세 피치 범프를 구비한 기판과 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120017246A KR20120017246A (ko) 2012-02-28
KR101138592B1 true KR101138592B1 (ko) 2012-05-10

Family

ID=45593175

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100079832A KR101138592B1 (ko) 2010-08-18 2010-08-18 미세 피치 범프를 구비한 기판과 이의 제조 방법

Country Status (3)

Country Link
US (1) US20120043122A1 (ko)
JP (1) JP5558432B2 (ko)
KR (1) KR101138592B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101422524B1 (ko) * 2012-12-24 2014-07-24 주식회사 심텍 미세 피치의 접속부를 구비하는 인쇄회로기판 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031727A (ja) 2001-07-16 2003-01-31 Hitachi Ltd 半導体チップおよびその製造方法並びにそれを使用した半導体装置
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016096A (ja) * 2000-06-27 2002-01-18 Citizen Watch Co Ltd 半導体装置とその製造方法
JP4179769B2 (ja) * 2001-10-12 2008-11-12 シャープ株式会社 半導体装置の製造方法
JP3971665B2 (ja) * 2002-06-25 2007-09-05 矢崎総業株式会社 トランスミッション
JP2004281835A (ja) * 2003-03-18 2004-10-07 Sumitomo Bakelite Co Ltd プリント配線板及びその製造方法
JP2008218540A (ja) * 2007-03-01 2008-09-18 Matsushita Electric Ind Co Ltd 配線基板の製造方法
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031727A (ja) 2001-07-16 2003-01-31 Hitachi Ltd 半導体チップおよびその製造方法並びにそれを使用した半導体装置
KR20100060968A (ko) * 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법

Also Published As

Publication number Publication date
US20120043122A1 (en) 2012-02-23
KR20120017246A (ko) 2012-02-28
JP2012044180A (ja) 2012-03-01
JP5558432B2 (ja) 2014-07-23

Similar Documents

Publication Publication Date Title
KR101816852B1 (ko) 디바이스, 패키지 구조물, 및 그 형성 방법
KR101824342B1 (ko) 반도체 소자 패키지 어셈블리 및 그 형성방법
US20150135527A1 (en) Method of fabricating packaging substrate having embedded through-via interposer
US8847369B2 (en) Packaging structures and methods for semiconductor devices
JP4703680B2 (ja) 埋込型印刷回路基板の製造方法
JP5989814B2 (ja) 埋め込み基板、印刷回路基板及びその製造方法
US20150325516A1 (en) Coreless packaging substrate, pop structure, and methods for fabricating the same
KR100966336B1 (ko) 고밀도 회로기판 및 그 형성방법
US20140035138A1 (en) Package structure having embedded semiconductor component and fabrication method thereof
TWI384925B (zh) 內埋式線路基板之結構及其製造方法
US20140035156A1 (en) Method of fabricating a semiconductor package
US20150373833A1 (en) Printed circuit board and method of manufacturing the same
US9117697B2 (en) Semiconductor substrate and method for making the same
US20150144384A1 (en) Packaging substrate and fabrication method thereof
US9564390B2 (en) Package structure and fabrication method thereof
US20150091150A1 (en) Package on package structure and fabrication method thereof
US20150351228A1 (en) Package board and method for manufacturing the same
US20150348918A1 (en) Package substrate, package, package on package and manufacturing method of package substrate
JP2013070009A (ja) プリント回路基板及びその製造方法
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR101138592B1 (ko) 미세 피치 범프를 구비한 기판과 이의 제조 방법
KR102333083B1 (ko) 패키지 기판 및 패키지 기판 제조 방법
US20100148337A1 (en) Stackable semiconductor package and process to manufacture same
US9955578B2 (en) Circuit structure
TWI512921B (zh) 載板結構與晶片封裝結構及其製作方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee