KR101824342B1 - 반도체 소자 패키지 어셈블리 및 그 형성방법 - Google Patents

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Abstract

패키지-온-패키지(package-on-package, PoP)를 위한 하부 패키지가 박형 또는 코어리스 기판(coreless substrate)을 지지하는 보강층과 함께 형성될 수 있다. 보강층은 기판에 강도(stiffness) 및 강성(rigidity)을 제공하여서 하부 패키지의 강도 및 강성을 증가시키고 기판의 보다 나은 핸들링을 제공하게 할 수 있다. 보강층은 코어 재료, 라미네이트층, 및 금속층을 이용하여 형성될 수 있다. 기판은 보강층 상에 형성될 수 있다. 보강층은 다이를 수용할 크기를 갖는 개구를 포함할 수 있다. 다이는 개구 내에서 기판의 노출된 표면에 결합될 수 있다. 상부 패키지에 기판을 결합하도록 보강층을 관통하는 금속이 채워진 비아들이 이용될 수 있다.

Description

반도체 소자 패키지 어셈블리 및 그 형성방법{SEMICONDUCTOR DEVICE PACKAGE ASSEMBLY AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 패키징 및 반도체 소자의 패키징 방법에 관한 것이다. 좀 더 상세하게는, 본 발명은 능동 또는 수동 컴포넌트를 수용하는 패키지-온-패키지(package-on-package, PoP)의 하부 패키지에 관한 것이다.
패키지-온-패키지("PoP") 기술은, 반도체 산업에서 보다 저비용, 고성능, 향상된 집적회로 밀도 및 향상된 패키지 밀도에 대한 수요가 계속됨에 따라 갈수록 인기를 얻게 되었다. 보다 소형의 패키지에 대한 요구가 증가함에 따라, 다이 및 패키지의 집적화(예컨대, "사전-적층(pre-stacking)" 또는 시스템 온 칩("SoC") 기술과 메모리 기술의 집적화)가 보다 얇은 패키지들을 허용한다. 이러한 사전-적층은 얇은 미세 피치 PoP 패키지들을 위한 중요 컴포넌트가 되어 왔다.
패키지(예컨대, PoP 패키지에서 상부 패키지(메모리 패키지)나 하부 패키지(SoC 패키지) 중 어느 하나)의 크기 축소에 있어 하나의 한계점은 패키지에 이용되는 기판의 크기이다. 박형 기판 및/또는 코어리스 기판(coreless substrate)(예컨대, 라미네이트 기판(laminate substrate))이 패키지들의 두께를 보다 바람직한 레벨로 감소시키도록 이용되어 왔다. 그러나, 패키지 내에 보다 얇은 기판들을 이용함에 따라 재료의 열적 특성의 차이로 인해 발생하는 휨(warping)의 가능성이 증가될 수 있다. 휨의 가능성이 증가할 수 있는 것은 박형 또는 코어리스 기판들의 기계적 강도가 재료 간의 열적 특성의 차이로 인해 발생되는 효과를 견디기에는 부족하기 때문이다.
따라서, PoP 패키지가 보다 얇아지고, 피치(예컨대, 컨택 사이의 간격)가 미세해짐에 따라, PoP 패키지의 고장 또는 그 성능의 감소 및/또는 PoP 패키지를 활용하는 디바이스들의 신뢰도 문제에 휨의 역할이 증가되었다. 예를 들어, PoP 패키지에서 상부 및 하부 패키지들 사이의 휨 거동의 차이점들은 패키지들을 결합하는 솔더 조인트들 내에 수율 손실을 야기시킬 수 있다(예컨대, 휨 거동에 따라 인접 솔더 조인트 사이에 단락 또는 브릿지들, 또는 대향하는 솔더 단자들의 개방 또는 연결 끊김). 상부 및/또는 하부 패키지들 상에 부과되는 엄격한 휨 사양들로 인해 PoP 구조의 많은 부분이 버려질(불합격 처리될) 수 있다. PoP 구조들의 불합격 처리는 낮은 프리-스택 수율, 폐기물 및 증가된 제조비용에 기여한다. 따라서, 박형 또는 코어리스 기판 및 미세 볼 피치를 갖는 패키지들을 이용하여 패키지 내의 휨을 억제하기 위해 많은 개발들 및/또는 설계 수정들이 취해지고 고려되고 있다.
미세 볼 피치를 위해 이용되어온 해결책 하나로서 하부 패키지의 상부 표면 상에 봉지재 또는 성형 재료를 이용해 왔다. 봉지재는 솔더 리플로우(solder reflow) 시에 솔더 조인트들 사이의 단락을 억제하도록 이용될 수 있다. 봉지재는 또한 PoP 패키지의 이용 중에 인접한 솔더 조인트들 사이의 전기적 절연을 제공하고/하거나 하부 기판에 결합된 다이(예컨대, SOC)에 대한 기계적 지지를 제공할 수 있다. 몰드 관통 비아(through-mold via, TMV)들은 하부 패키지 상의 단자들을 제공함으로써 상부 패키지 상의 단자들(예컨대, 솔더볼들)과 연결되도록 전형적으로 이용된다. TMV들의 이용에 따라 발생하는 문제 하나는 (전형적으로 레이저 절제(laser ablation)에 의한) 비아의 형성 중에 비아들이 과다 절제될 수 있다는 것이다. 과다 절제는 인접한 TMV들 사이의 봉지재 내에 얇은 벽들을 생성할 수 있다. 이러한 얇은 벽들은 솔더 리플로우 도중에 인접한 TMV들 사이에 솔더의 흐름을 허용할 수 있고, 대응되는 인접한 솔더 조인트들의 브릿지(단락)를 일으킬 수 있다. TMV들의 이용은 PoP 패키지 내의 개방 결함으로 이어질 수 있다. 개방 결함은 상부 패키지 및/또는 하부 패키지의 이동, TMV 형상의 열악한 제어 및/또는 볼 사이즈로 인한 솔더볼들의 들러붙음에 의해 야기될 수 있다. PoP 볼 피치가 작아짐에 따라, 브릿지 또는 개방 결함에 의해 야기되는 문제들이 보다 빈번하고/하거나 보다 심해질 수 있다.
소정 실시예들에서, PoP 패키지는 하부 패키지 및 상부 패키지를 포함한다. 하부 패키지는 기판에 결합된 다이를 포함할 수 있다. 기판은 박형 또는 코어리스 기판일 수 있다. 보강층이 기판의 상부 표면에 결합될 수 있으며, 기판을 적어도 부분적으로 덮을 수 있다. 다이는 보강층 내의 개구 내의 기판에 결합될 수 있다. 기판의 적어도 일부가 개구 내에서 노출될 수 있다. 소정 실시예들에서, 기판 내의 적어도 일부 전도성 (금속) 트레이스 또는 패드들이 개구 내에서 노출되고, 다이는 전도성 트레이스 또는 패드의 적어도 일부에 결합된다.
보강층은 기판에 결합된 하나 이상의 단자를 포함할 수 있다. 단자들은 적어도 부분적으로 금속으로 채워지고 보강층을 관통하는 비아일 수 있다. 단자들은 보강층의 상부 표면에서 노출될 수 있다. 단자들은 상부 패키지 상의 하나 이상의 단자와 결합함에 의해 상부 패키지에 하부 패키지를 결합하도록 이용될 수 있다. 상부 패키지는 메모리 다이를 포함할 수 있다. 일부 실시예들에서, 상부 패키지는 인쇄회로기판(PCB)이고, 메모리 다이는 하부 패키지의 타측(비(non)-PCB 측)에 결합된다.
소정 실시예들에서, 보강층은 재료, 라미네이트층, 및 금속층(예컨대, 코어 재료를 관통하는 비아를 적어도 부분적으로 채우는 금속)을 포함한다. 라미네이트층은 빌드업(build-up) 막 또는 프리프레그(prepreg) 재료를 포함할 수 있다. 일부 실시예들에서, 기판 위의 보강층의 높이는 기판 위의 다이의 높이와 실질적으로 유사하다.
본 발명의 방법들 및 장치들의 특징 및 이점은 첨부된 도면과 함께 본 발명에 따른 바람직하되 예시적인 실시예들에 대한 이하의 상세한 설명을 참조함으로써 보다 완전히 이해될 것이다.
도 1a 내지 도 1k는 PoP 패키지의 하부 패키지를 형성하기 위한 공정 흐름의 일 실시예에 대한 단면도들을 도시한다.
도 2a 내지 도 2k는 PoP 패키지의 하부 패키지를 형성하기 위한 공정 흐름의 대안적 실시예에 대한 단면도들을 도시한다.
도 3은 하부 패키지의 일 실시예의 평면도이다.
도 4는 하부 패키지(도 1k에 도시)가 상부 패키지에 결합되어 PoP 패키지를 형성한 일 실시예를 도시한다.
도 5는 하부 패키지(도 2k에 도시)가 상부 패키지에 결합되어 PoP 패키지를 형성한 다른 실시예를 도시한다.
도 6은 단자의 일 실시예의 단면도를 도시한다.
도 7은 단자의 다른 실시예의 단면도를 도시한다.
도 8은 하부 패키지(도 1k에 도시)가 인쇄회로기판 및 메모리 다이에 결합된 일 실시예를 도시한다.
도 9는 하부 패키지(도 2k에 도시)가 인쇄회로기판 및 메모리 다이에 결합된 다른 실시예를 도시한다.
본 발명은 다양한 변형들과 대안적인 형태들을 허용하지만, 본 발명의 특정 실시예들이 도면에서 예로서 도시되고 본 명세서에서 상세히 설명될 것이다. 도면은 축척에 맞지 않을 수 있다. 그에 대한 도면 및 상세한 설명은 본 발명을 개시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범주 내에 있는 모든 수정들, 등가들 및 대안들을 포괄하려는 의도로 이해하여야 한다.
도 1a 내지 도 1k는 PoP 패키지의 하부 패키지를 형성하기 위한 공정 흐름의 일 실시예에 대한 단면도들을 도시한다. 도 1a는 캐리어(100)의 일 실시예의 단면도를 도시한다. 캐리어(100)는 코어리스 기판 또는 유사한 박형 기판을 지지하고 싣는데 적합한 임의의 캐리어일 수 있다. 예를 들어, 캐리어(100)는 코어리스 기판 또는 다른 박형 기판을 위한 임시 기판일 수 있다.
도 1b는 캐리어(100)에 결합된 코어 재료(102)의 일 실시예의 단면도를 도시한다. 코어 재료(102)는 집적 회로 패키지들의 코어 재료로 이용되기 위한 공지된 임의의 적합한 재료일 수 있다. 예를 들어, 코어 재료(102)는 세라믹 또는 수지 재료와 같은 유전체 재료일 수 있으나, 이에 한정되는 것은 아니다.
예를 들어 코어 재료를 캐리어(100)에 본딩 또는 라미네이팅함으로써 코어 재료(102)가 캐리어(100)에 결합될 수 있다. 소정 실시예들에서, 코어 재료(102)는 라미네이트층(104)을 이용하여 캐리어(100)에 결합된다. 일부 실시예들에서, 시드층(103)은 캐리어(100)와 라미네이트층(104) 사이에 이용된다. 시드층(103)은 예를 들어 구리 시드층일 수 있다. 소정 실시예들에서, 라미네이트층(104)은 아지노모토 빌드업 막(Ajinomoto Build-Up Film, ABF) 라미네이트 재료 또는 프리프레그(사전-침윤된(pre-impregnated)) 라미네이트 재료와 같은 라미네이트 재료를 포함하나, 이에 한정되는 것은 아니다. ABF 라미네이트는 예를 들어, 진공 라미네이션을 이용하여 적용될 수 있다. 프리프레그 라미네이트는 예를 들어, 열 압착 라미네이션을 이용하여 적용될 수 있다. 일부 실시예들에서, 금속층(108)은 코어 재료(102) 상에 형성된다. 금속층(108)은 구리이거나 다른 적합한 전도성 금속일 수 있다.
소정 실시예들에서, 코어 재료(102)를 캐리어(100)에 결합하고 난 후, 비아(106)(예컨대, 관통공)들이 코어 재료 내에 형성되고, 적어도 부분적으로 금속층(108)으로 채워지며, 이는 도 1c에 도시된 바와 같다. 비아들(106)은 코어 재료(102) 내에 예를 들어 레이저 천공(laser drilling)에 의해 형성될 수 있다. 비아들(106)이 형성되고 난 후, 부가적 금속층(108)(예컨대, 구리)이 비아들 내에 증착될 수 있다. 일부 실시예들에서, 금속층(108)은 비아들(106)을 부분적으로만 채운다. 일부 실시예들에서, 코어 재료(102)의 표면 상의 금속층(108)의 일부들이 패터닝(pattern)되거나, 그렇지 않으면 코어 재료의 표면 상에 금속 피처(feature)들을 제공하도록 정의될 수 있다.
소정 실시예들에서, 배리어층(110)이 코어 재료(102) 상에 형성되며, 이는 도 1c에 도시된 바와 같다. 배리어층(110)은 예를 들어 도금에 의해 형성된 니켈 또는 니켈-구리 배리어층일 수 있다. 배리어층(110)은 (도 1c의 점선들에 의해 정의된) 영역 내에 코어 재료(102) 위에 형성될 수 있으며, 이 영역은 이후에 패키지에 결합된 다이를 위한 단자(범프) 패드 영역으로서 이용된다.
코어 재료(102)가 패터닝되고 비아들(106)이 금속층(108)에 의해 채워지고 난 후, 하부 패키지 기판(112)이 코어 재료(102) 상에 형성될 수 있으며, 이는 도 1d에 도시된 바와 같다. 소정 실시예들에서, 기판(112)은 코어리스 기판(예컨대, 유전체 폴리머(112A) 및 전도성(구리와 같은 금속) 트레이스(112B)들로만 제조된 기판)이다. 그러나, 기판(112)은 다른 비교적 얇은 기판(예컨대, 두께가 약 400 μm 미만인 기판)일 수 있다. 소정 실시예들에서, 기판(112)은 라미네이트층(104)과 실질적으로 유사한 폴리머로 제조된 코어리스 기판이다. 예를 들어, 기판(112)은 전도성 트레이스들을 둘러싸는 폴리머로서 ABF나 프리프레그 재료를 포함할 수 있다. 소정 실시예들에서, 기판(112)은 하나 이상의 층의 폴리머 재료 및 전도성 트레이스들로 제조된다.
도 1d에 도시된 바와 같이, 코어 재료(102), 라미네이트층(104), 및 금속층(108)이 보강층(128)을 형성한다. 보강층(128)은 기판(112)에 대해 보강을 제공한다. 예를 들어, 보강층(128)은 기판(112)을 지지하고 기판을 단단하게 할 수 있다(예컨대, 기판을 보다 강성으로 만듬). 기판(112)을 단단하게 하는 것은 기판의 보다 나은 핸들링을 허용할 수 있으며 기판을 이용하여 제조된 하부 패키지에 보다 많은 강도를 제공할 수 있다.
기판(112)의 형성에 이어 마스크(114)가 기판 상에 형성될 수 있는데, 이는 도 1e에 도시된 바와 같다. 마스크(114)는 기판(112)의 표면 상의 단자(예컨대, 범프 패드 또는 솔더볼)들의 위치를 정의할 수 있다. 마스크(114)는 예를 들어 솔더 마스크이거나 레이저 절제를 이용하여 정의된 다른 재료일 수 있다. 마스크(114)의 형성에 이어, 코어 재료(102)의 하부 표면 및 라미네이트층(104)에서 캐리어(100)가 제거될 수 있으며, 이는 도 1f에 도시된 바와 같다. 라미네이트층(104)과 캐리어(100) 사이의 시드층(103)의 실시예들에서는 시드층 또한 제거될 수 있다. 소정 실시예들에서, 라미네이트층(104)의 일부가 제거되어 비아들(106) 내에서 금속층(108)을 노출시킨다. 보강층(128)의 존재는 캐리어(100)의 부재시에 기판(112)의 보다 나은 핸들링을 위한 강성(rigidity) 및 강도(stiffness)를 제공한다.
캐리어(100)가 제거된 후, 코어 재료(102)를 통한 다이와 기판(112)의 연결을 허용하도록 캐비티 또는 개구가 형성될 수 있다(예컨대, 캐비티나 개구는 패키지에 결합된 다이를 위한 단자(범프) 패드 영역을 제공하도록 형성됨). 도 1g 내지 도 1j는 다이를 위한 단자 패드 영역을 제공하는 캐비티 또는 개구를 형성하기 위한 공정의 일 실시예를 도시한다. 도 1g에 도시된 바와 같이, 코어 재료(102)가 제거되어 개구(116)를 형성할 수 있다. 개구(116)는 도 1c 내지 도 1f에 도시된 점선들에 의해 정의된 영역 내에 형성될 수 있다. 코어 재료(102)는 코어 재료의 레이저 절제 공정에 의해 제거될 수 있다. 소정 실시예들에서, 코어 재료 제거 공정(예컨대, 레이저 절제 공정)은 금속층(108)의 존재에 의해 정지된다.
코어 재료 제거 공정 이후에, 금속층(108)(예컨대, 구리 층)이 제거(예컨대, 식각)될 수 있으며, 이는 도 1h에 도시된 바와 같다. 배리어층(110)은 금속층 제거 공정을 위한 식각 정지 층으로서 이용될 수 있다(예컨대, 배리어층은 금속층(108)의 제거에 이용된 식각 공정에 저항성이 있는 다른 재료로 제조됨). 배리어층(110)의 존재는 금속층 제거 공정 중에 기판(112)의 과다 식각을 억제할 수 있다.
금속층(108)이 제거된 후, 상이한 제거 공정(예컨대, 상이한 식각 공정)을 이용하여 배리어층(110)이 제거될 수 있으며, 이는 도 1i에 도시된 바와 같다. 배리어층(110)의 제거는 개구(116) 내에서 기판(112)의 표면을 노출시킨다. 배리어층(110)의 제거 이후, 하나 이상의 표면 마감이 개구(116) 내의 기판(112)의 표면에 적용될 수 있으며, 이는 도 1j에 도시된 바와 같다. 이용될 수 있는 표면 마감들의 예들에는 유기 솔더 보존제(organic solder preservative, OSP), 무전해 니켈/무전해 팔라듐/금도금(electroless nickel/electroless palladium/immersion gold, ENEPIG), 또는 PoP를 위한 솔더-온-패드(solder on pad, SOP)가 포함되나, 이에 한정되는 것은 아니다. 기판(112)을 표면 마감처리하는 것은 개구(116) 내에서 기판 표면에 다이를 결합하기 위한 단자(범프) 패드(118)를 형성한다.
개구(116)는 재료를 기판(112)의 표면까지 하향 제거하여 표면을 노출시키는 공정을 이용하여 형성되기 때문에, 기판 상의 단자(범프) 패드 패턴은 기판의 표면에서 금속(전도성) 트레이스들에 의해 정의된다. 금속 트레이스들을 이용하여 단자 패드 패턴을 정의하는 것은, 빌드업 공정을 이용하여 패턴을 정의하여 기판의 표면 상에 패드들을 형성하는 경우보다 더욱 미세한 피치를 허용한다. 부가적으로, 코어 재료(102)를 제거하고 개구(116)를 형성하는데에 레이저 절제(또는 유사한 기법)을 이용하는 것은 단자 패드 영역(예컨대, 개구의 폭)이 원하는 만큼 소형화되도록 허용한다. 예를 들어, 개구(116)는 개구 내에 위치된 다이의 폭보다 약간 큰 폭을 가질 수 있다.
단자 패드(118)가 개구(116) 내에 형성된 후, 개구 내의 기판(112)으로 다이가 결합될 수 있으며, 이는 도 1k에 도시된 바와 같다. 다이(120)는 예를 들어, 반도체 칩, 집적 회로 다이, 수동 컴포넌트, 또는 플립 칩 다이일 수 있다. 소정 실시예들에서, 다이(120)는 시스템-온-칩("SoC")이다. 다이(120)는 하나 이상의 단자(122)를 이용하여 기판 단자 패드(118)에 결합될 수 있다. 예를 들어, 단자들(122)은 단자 패드(118) 상의 솔더 패드들에 결합된 솔더볼들일 수 있다. 소정 실시예들에서, 도 1k에 도시된 바와 같이, 다이(120)의 상부는 코어 재료(102) 상의 라미네이트층(104)과 실질적으로 유사한 높이이거나 보다 낮은 높이에 있다.
소정 실시예들에서, 단자들(124)은 (마스크(114)에 의해 정의된) 기판(112)의 하부에 결합되고, 하부 패키지(126)가 형성된다. 단자들(124)은 마더보드나 시스템 인쇄회로기판(PCB)에 기판(112) 및 패키지(126)를 결합하는데 이용될 수 있다.
소정 실시예들에서, 하부 패키지(126) 상의 금속층(108)의 노출 표면들 상이나 노출 표면으로부터 단자들(127)이 형성된다. 단자들(127)은 PoP 패키지 내의 상부 패키지에 하부 패키지(126)를 결합하는데 이용될 수 있다. 단자들(127)은 요구되는 임의의 단자 형상을 가질 수 있다(예컨대, 단자들은 레이저 식각 또는 절제를 이용하여 형상화(생성)될 수 있음). 도 6 및 도 7은 하부 패키지(126) 내에 형성될 수 있는 단자들(127)의 상이한 형상의 실시예들의 예들을 도시한다. 단자들(127)은 또한 요구되는 바에 따라 상이하게 표면 마감처리될 수 있다(예컨대, SOP, ENEPIG, EPIG(무전해 팔라듐/금도금), 등).
도 2a 내지 도 2k는 PoP 패키지의 하부 패키지를 형성하기 위한 공정 흐름의 대안적 실시예에 대한 단면도들을 도시한다. 도 2a는 코어 재료를 관통하여 비아들(106)을 채우는 금속층(108)을 구비한 코어 재료(102)의 실시예의 단면도를 도시한다. 비아들(106)은 코어 재료(102) 내에 예를 들어 레이저 천공에 의해 형성될 수 있다. 금속층(108)은 예를 들어 비아들(106)을 채우는 페이스트 홀(paste hole, PTH)에 의해 형성될 수 있다. 금속층(108)은 구리이거나 다른 적합한 전도성 금속일 수 있다. 금속층(108)은 또한 코어 재료(102)의 표면의 일부들을 덮을 수 있다. 일부 실시예들에서, 코어 재료(102)의 표면 상의 금속층(108)의 일부들이 패터닝되거나, 그렇지 않으면 코어 재료의 표면 상에 금속 피처들을 제공하도록 정의될 수 있다. 소정 실시예들에서, 배리어층(110)은 코어 재료(102) 상에 형성된다.
코어 재료(102)가 패터닝되고 금속층(108)이 형성되고 난 후, 코어 재료(102)는 캐리어(100)(도 2b에 도시)에 결합될 수 있다. 도 2c는 라미네이트층(104)을 이용하여 결합된 코어 재료(102) 및 캐리어(100)를 도시한다. 예를 들어 코어 재료를 캐리어에 본딩 또는 라미네이팅함으로써 라미네이트층(104)을 이용하여 코어 재료를 캐리어에 결합시킴으로써 코어 재료(102)가 캐리어(100)에 결합될 수 있다. 일부 실시예들에서, 시드층(미도시)은 캐리어(100)와 라미네이트층(104) 사이에 이용된다. 소정 실시예들에서, 라미네이트층(104)은 아지노모토 빌드업 막(ABF) 라미네이트 재료 또는 프리프레그(사전-침윤된) 라미네이트 재료와 같은 라미네이트 재료를 포함하나, 이에 한정되는 것은 아니다.
라미네이트층(104)을 이용하여 코어 재료(102)와 캐리어(100)가 결합되고 난 후, 하부 패키지 기판(112)이 코어 재료(102) 상에 형성될 수 있으며, 이는 도 2d에 도시된 바와 같다. 코어 재료(102), 라미네이트층(104), 및 금속층(108)은 보강층(128')을 형성한다. 도 2d에 도시된 보강층(128')은 도 1d에 도시된 보강층(128)과 실질적으로 유사하되, 금속층(108)을 이용하여 코어 재료(102) 내의 비아들(106)을 실질적으로 완전히 채운다는 차이점이 있다(예컨대, 비아들을 페이스트 홀로 채움으로 인해 금속층은 코어 재료 내의 비아들을 실질적으로 채운다). 도 2e 내지 도 2k의 캐리어(100), 코어 재료(102), 라미네이트층(104), 배리어층(110) 및 기판(112)의 추후 공정 역시 도 1e 내지 도 1k에 기재된 공정과 실질적으로 유사하다. 따라서, 도 2k에 도시된 보강층(128')을 구비한 패키지(126')는 도 1k에 도시된 보강층(128)을 구비한 패키지(126)와 실질적으로 유사한 구조를 갖는다.
도 1k 및 도 2k에 도시된 바와 같이, 보강층(보강층(128) 또는 보강층(128'))은 기판(112) 및 하부 패키지(하부 패키지(126) 또는 하부 패키지(126'))에게 최소량의 추가 z-높이(수직 높이)를 제공한다. 전술된 바와 같이, 보강층(128)(또는 보강층(128'))은 다이(120)의 높이와 실질적으로 유사한 높이를 가질 수 있다. 일부 실시예들에서, 보강층의 높이는 다이(120)의 높이를 수용(예컨대, 실질적으로 부합)하도록 조절된다. 보강층의 높이는 하부 패키지의 소정 강도 파라미터들을 제공하기에 필요한 최소 두께로 조절될 수 있다. 부가적으로, 보강층의 이용은 보강층에 의해 제공된 강성으로 인해 최소 두께를 가질 수 있게 된 박형 또는 코어리스 기판들의 이용을 통해 하부 패키지 전체 높이의 감소를 허용한다.
전형적 기판 공정들에는 봉지재나 기타 성형 재료들의 이용 및/또는 몰드-관통 비아(TMV)들의 형성이 포함된다. 이러한 기판 공정들은 봉지재 및/또는 TMV 기법들의 포함에서 부가되는 복잡도로 인해 다소 신뢰도 없는 공정들이 될 수 있다. 도 1a 내지 도 1k 및 도 2a 내지 도 2k에 도시된 기판 공정의 실시예들은 봉지재나 TMV의 이용을 포함하지 않기 때문에, 이러한 기판 공정들이 보다 용이하고 보다 신뢰도 있는 기판 공정들이 될 수 있다. 도 1a 내지 도 1k 또는 도 2a 내지 도 2k에 도시된 바와 같이 기판을 처리하는 것 은 또한 봉지재나 TMV들을 이용하여 처리하는 것에 비해 보다 비용이 낮을 수 있다. 또한 전술된 바와 같이 보강층을 제공하는 것은 보다 나은 기판의 핸들링을 제공하며, 이는 공정 중에 핸들링 에러를 감소시킴으로 인해 기판 수율을 개선할 수 있다.
또한 도 1a 내지 도 1k 및 도 2a 내지 도 2k에 도시된 공정의 실시예들은 기판을 다이(다이(120))로 결합하기 이전에 기판(기판(112))을 처리한다. 전형적으로, 기판 공정은 기판에 이미 결합(예컨대, 기판상에 내장)된 다이를 이용하여 발생한다. 이러한 기판 공정들 이후에 기판이 불량이 된다면, 결합된 다이는 기판과 함께 폐기된다(버려진다). 이러한 기판 공정들을 이용하는 기판 수율(및 따라서 패키지 수율)은 전형적으로 약 90% 가량이다. 그러나 기판을 다이에 결합하기 이전에 기판을 처리하는 것은 양질의(합격 처리된) 기판들만이 양질의 다이에 결합하도록 허용함으로써 보다 고수율 패키지를 제공할 수 있다. 도 1a 내지 도 1k 및/또는 도 2a 내지 도 2k에 도시된 공정들을 이용하여 양질의 다이에 양질의 기판을 결합하는 것 은 패키지 수율을 약 99% 또는 그 이상으로 증가시킬 수 있다.
또한 도 1a 내지 도 1k 및 도 2a 내지 도 2k에 도시된 공정의 실시예들은 일부 실시예들에서는 코어 재료(102)가 캐리어(100)의 양측에 결합될 수 있으며(예컨대, 코어 재료가 캐리어의 상부 및 하부 둘 모두에 결합됨), 추후 공정에서 캐리어의 상부 및 하부 둘 모두 상의 코어 재료를 이용하여 동일한 하부 패키지들(126 또는 126')을 형성할 수 있음을 이해해야 한다. 예를 들어, 캐리어(100) 양측 상의 코어 재료(102)는 캐리어에서 분리되어 개별적으로 추후 처리될 수 있다. 또한, 2 이상의 하부 패키지가 단일층의 코어 재료(102)로부터 캐리어(100)의 양측 상에 형성될 수 있다(예컨대, 코어 재료(102)는 캐리어 양측 상의 다수의 패키지들을 위한 기부 층으로서 이용될 수 있다.
도 3은 하부 패키지(126)의 일 실시예의 평면도를 도시한다. 하부 패키지(126)는 도 1a 내지 도 1k 및/또는 도 2a 내지 도 2k에 도시된 공정들 중 어느 하나를 이용하여 제조될 수 있다. 도 3에 도시된 바와 같이, 다이(120)는 기판(112) 상에 위치되며, 팬 아웃 웨이퍼 레벨 패키지(fan-out wafer level package, FOWLP) 배치로서 보강층(128)과 단자들(130)에 의해 실질적으로 둘러싸여 있다. FOWLP 배치가 도시되었으나, 도 1a 내지 도 1k 및/또는 도 2a 내지 도 2k에 도시된 공정들을 이용한 다른 웨이퍼 패키지 배치들 또한 고려될 수 있음을 이해해야 한다. 단자들(130)은 금속층(108)이 채워진 비아들(106)의 위치에 대응할 수 있다(도 1k 및 도 2k에 도시).
하부 패키지(126)는 상부 패키지(예컨대, 메모리 패키지)에 결합됨으로서 PoP 패키지를 형성할 수 있다. 도 4는 하부 패키지(126)(도 1k에 도시)가 상부 패키지(132)에 결합되어 PoP 패키지(134)를 형성한 일 실시예를 도시한다. 도 5는 하부 패키지(126')(도 2k에 도시)가 상부 패키지(132)에 결합되어 PoP 패키지(134')를 형성한 일 실시예를 도시한다. 상부 패키지(132)는 예를 들어, 메모리 다이 또는 다층 인쇄회로기판(multilayer printed circuit board, MLB)을 포함할 수 있다. 도 4 및 도 5에 도시된 바와 같이, 상부 패키지(132) 상의 단자들(136)을 하부 패키지(126 또는 126') 상의 단자들(130)에 결합함으로써 상부 패키지가 하부 패키지 내의 보강층(128 또는 128')에 결합될 수 있다. 단자들(136)은 예를 들면, 솔더볼들일 수 있다.
MLB는 하부 패키지(126)에 대해 전술된 동일한 처리 방법들을 이용할 수 있다. 따라서, 다른 컴포넌트들이 하부 패키지(126) 내의 개구(116)와 유사한 개구들 내에 위치될 수 있다. 예를 들어, 팬 아웃 웨이퍼 레벨 패키지, RF 모듈, 시스템 인 패키지(SiP), 저항, 커패시터, 또는 SoC가 MLB 내에 이용될 수 있다. 각각의 개구들 내에 컴포넌트들을 위치시키는 것은 표면 실장 기술(surface mount technology, SMT) 이후에 전반적 높이를 감소시킬 수 있다.
일부 실시예들에서, 본 명세서에 기술된 하부 패키지(예컨대, 하부 패키지(126) 또는 하부 패키지(126'))를 플립 오버하고, 보강층이 인쇄회로기판(PCB)에 결합된다(예컨대, 상부 패키지는 PCB이되, 전체 어셈블리가 플립 오버됨으로서 PCB가 하부 패키지 아래에 있게 된다). 그런 다음 메모리 다이는 인쇄회로기판에서 하부 패키지의 대향 측으로 결합될 수 있다. 도 8은 하부 패키지(126)(도 1k에 도시)가 인쇄회로기판(PCB)(140) 및 메모리 다이(142)에 결합된 일 실시예를 도시한다. 도 9는 하부 패키지(126')(도 2k에 도시)가 PCB(140) 및 메모리 다이(142)에 결합된 다른 실시예를 도시한다. PCB(140) 상의 단자들(136)을 하부 패키지(126 또는 126') 상의 단자들(130)에 결합함으로써 PCB가 하부 패키지에 결합될 수 있다. 소정 실시예들에서, 단자들(124)을 이용하여 메모리 다이(142)가 하부 패키지(126 또는 126')의 비(non)-PCB 측(현재 상측에 해당) 상의 기판(112)에 결합된다. 메모리 다이(142)는 예를 들어, 두 개의 메모리 다이가 서로의 상부 상에 적층된 메모리 다이 스택일 수 있다. 일부 실시예들에서, 메모리 다이(142)는 팬 아웃 메모리 다이 스택(fan-out memory die stack)이다.
소정 실시예들에서, 단자들(130) 사이의 피치는 비교적 미세하며, 이는 도 3에 도시된 바와 같다. 비아들(106) 내의 금속층(108)을 이용하여 하부 패키지(126 또는 126') 상의 단자들(130)을 정의하도록 하기 때문에 미세 피치가 가능할 수 있다. 비아들(106) 내의 금속층(108)을 이용하여 단자들(130)을 정의하는 것은 단자들 간에 작은 간격을 가질 수 있는 기둥형(post-like) 구조들로서의 단자들을 제공한다. 따라서, 도 4 및 도 5에 도시된 상부 패키지(132) 상의 단자들(136)은 상부 패키지가 하부 패키지(126 또는 126')에 결합될 때 인접한 솔더볼들 사이에 브릿지를 회피하기 위해 비교적 소형 솔더볼들일 수 있다.
본 발명의 다양한 측면의 추가적 변형 및 대안적 실시예들에 대해서는 본 명세서를 참조하여 당업자들에게 분명할 것이다. 따라서, 본 명세서는 다만 예시를 위한 것으로서 본 발명의 실시의 일반적 방식을 당업자들에게 교시하기 위한 목적이다. 본 명세서에 도시되고 기술된 본 발명의 형태는 현재의 바람직한 실시예들로 이해되어야 할 것이다. 본 명세서에 도시되고 기술된 것들에 대해 구성요소들 및 재료들이 대체될 수 있으며, 부품 및 공정들은 역순일 수 있고, 본 발명의 소정 특징부들은 독립적으로 활용될 수 있고, 이는 모두 본 발명의 설명의 이득을 본 후의 당업자에게 명백해질 것이다. 이하 청구범위에 기술된 본 발명의 개념과 범주를 벗어나지 않는 선에서 본 명세서에 기술된 구성요소들에 변경이 가해질 수 있다.

Claims (20)

  1. 반도체 소자 패키지 어셈블리로서,
    기판 - 상기 기판은 하나 이상의 전도성 트레이스를 내부에 구비한 하나 이상의 유전체 재료 층을 포함함 - ;
    상기 기판의 상부 표면을 적어도 부분적으로 덮는 보강층 - 상기 보강층은 상기 기판에 직접적으로 접촉되고, 상기 보강층은 상기 기판에 결합되고 상기 보강층의 상부 표면에서 노출되는 하나 이상의 단자를 포함하며, 상기 보강층은 상기 기판의 상기 상부 표면의 적어도 일부 상의 단자 패드 패턴을 노출시키는 개구를 포함함 -; 및
    상기 기판의 상기 상부 표면 상의 상기 단자 패드 패턴에 결합된 다이 - 상기 다이는 상기 보강층 내의 상기 개구 내에 위치됨 - 를 포함하며,
    상기 기판의 상기 상부 표면 상의 상기 단자 패드 패턴은 상기 기판의 상기 상부 표면에서 상기 유전체 재료 층 내부의 상기 전도성 트레이스에 의해 정의되고, 상기 상부 표면에서 상기 전도성 트레이스는 상기 보강층 내의 상기 개구가 형성될 때 상기 보강층 내의 상기 개구 내에서 노출되는, 반도체 소자 패키지 어셈블리.
  2. 제1항에 있어서, 상기 기판은 코어리스 기판(coreless substrate)인, 반도체 소자 패키지 어셈블리.
  3. 제1항에 있어서, 상기 유전체 재료는 하나 이상의 폴리머 재료 층을 포함하는, 반도체 소자 패키지 어셈블리.
  4. 제1항에 있어서, 상기 보강층은 코어 재료, 라미네이트층, 및 금속층을 포함하는, 반도체 소자 패키지 어셈블리.
  5. 제1항에 있어서, 상기 보강층 내의 상기 단자들은 적어도 부분적으로 금속으로 채워진 상기 보강층을 관통하는 비아들을 포함하는, 반도체 소자 패키지 어셈블리.
  6. 제1항에 있어서, 상기 기판 위의 상기 보강층의 높이는 상기 기판 위의 상기 다이의 높이와 유사한, 반도체 소자 패키지 어셈블리.
  7. 제1항에 있어서, 상기 다이는 시스템 온 칩("SoC") 다이를 포함하는, 반도체 소자 패키지 어셈블리.
  8. 반도체 소자 패키지 어셈블리의 형성 방법으로서,
    캐리어 상에 보강층을 형성하는 단계;
    상기 보강층 상에 기판을 형성하는 단계 - 상기 기판의 상부 표면은 상기 보강층과 직접적으로 접촉하며, 상기 기판은 하나 이상의 전도성 트레이스를 내부에 구비한 하나 이상의 유전체 재료 층을 포함함 - ;
    상기 보강층 및 상기 기판에서 상기 캐리어를 제거하는 단계;
    상기 보강층의 일부를 제거함으로써 상기 보강층 내에 개구를 형성하는 단계 - 상기 기판의 상기 상부 표면 상의 단자 패드 패턴의 적어도 일부는 상기 개구 내에서 노출되며, 상기 기판의 상기 상부 표면 상의 상기 단자 패드 패턴은 상기 기판의 상기 상부 표면에서 상기 유전체 재료 층 내부의 상기 전도성 트레이스에 의해 정의되고, 상기 상부 표면에서 상기 전도성 트레이스는 상기 보강층 내의 상기 개구가 형성될 때 상기 보강층 내의 상기 개구 내에서 노출됨 - ; 및
    상기 기판의 상기 상부 표면의 노출된 부분 내의 상기 단자 패드 패턴에 다이를 결합하는 단계를 포함하는, 반도체 소자 패키지 어셈블리의 형성 방법.
  9. 제8항에 있어서, 상기 보강층은 코어 재료를 포함하고, 상기 방법은 상기 코어 재료를 관통하는 하나 이상의 비아를 형성하는 단계, 및 상기 비아를 금속으로 적어도 부분적으로 채우는 단계를 추가로 포함하는, 반도체 소자 패키지 어셈블리의 형성 방법.
  10. 제8항에 있어서, 상기 보강층은 코어 재료를 포함하고, 상기 방법은 상기 코어 재료의 레이저 절제(laser ablation)를 이용하여 상기 개구의 적어도 일부를 형성하는 단계를 추가로 포함하는, 반도체 소자 패키지 어셈블리의 형성 방법.
  11. 제8항에 있어서, 상기 보강층은 상기 보강층을 형성하고, 이어서 상기 보강층을 상기 캐리어에 결합하는 것에 의해 상기 캐리어 상에 형성되는, 반도체 소자 패키지 어셈블리의 형성 방법.
  12. 제8항에 있어서, 상기 유전체 재료는 하나 이상의 폴리머 재료 층을 포함하며, 상기 방법은 상기 기판의 상기 표면 상의 상기 전도성 트레이스들 중 적어도 하나를 상기 개구 내에서 노출시키는 단계, 및 상기 노출된 전도성 트레이스들에 상기 다이를 결합하는 단계를 추가로 포함하는, 반도체 소자 패키지 어셈블리의 형성 방법.
  13. 제8항에 있어서, 상기 기판은 상기 보강층 상에 개입되는 재료 없이 직접적으로 접촉되게 형성되는, 반도체 소자 패키지 어셈블리의 형성 방법.
  14. 제8항에 있어서, 상기 보강층에 대향하는 상기 기판의 표면 상에 마스크를 형성하는 단계, 및 상기 마스크에 의해 정의되는 상기 기판의 상기 표면 상에 하나 이상의 단자를 형성하는 단계를 추가로 포함하는, 반도체 소자 패키지 어셈블리의 형성 방법.
  15. 반도체 소자 패키지 어셈블리로서,
    하부 패키지 - 상기 하부 패키지는,
    기판 - 상기 기판은 하나 이상의 전도성 트레이스를 내부에 구비한 하나 이상의 유전체 재료 층을 포함함 - ,
    상기 기판의 상부 표면을 적어도 부분적으로 덮는 보강층 - 상기 보강층은 상기 기판에 직접적으로 접촉되고, 상기 보강층은 상기 기판에 결합되고 상기 보강층의 상부 표면에서 노출되는 하나 이상의 단자를 포함하며, 상기 보강층은 상기 기판의 상기 상부 표면 상의 단자 패드 패턴의 적어도 일부를 노출시키는 개구를 포함함 -, 및
    상기 기판의 상기 상부 표면 상의 상기 단자 패드 패턴에 결합된 다이 - 상기 다이는 상기 보강층 내의 상기 개구 내에 위치됨 - 를 포함하며,
    상기 기판의 상기 상부 표면 상의 상기 단자 패드 패턴은 상기 기판의 상기 상부 표면에서 상기 유전체 재료 층 내부의 상기 전도성 트레이스에 의해 정의되고, 상기 상부 표면에서 상기 전도성 트레이스는 상기 보강층 내의 상기 개구가 형성될 때 상기 보강층 내의 상기 개구 내에서 노출됨 - ; 및
    상부 패키지를 포함하며,
    상기 상부 패키지는 상기 보강층 내의 상기 단자들 중 하나 이상에 결합되는, 반도체 소자 패키지 어셈블리.
  16. 제15항에 있어서, 상기 상부 패키지는 메모리 다이를 포함하는, 반도체 소자 패키지 어셈블리.
  17. 제15항에 있어서, 상기 상부 패키지는 인쇄회로기판을 포함하고, 상기 어셈블리는 상기 기판의 하부 표면에 결합된 메모리 다이를 추가로 포함하는, 반도체 소자 패키지 어셈블리.
  18. 제15항에 있어서, 상기 유전체 재료는 하나 이상의 폴리머 재료 층을 포함하는, 반도체 소자 패키지 어셈블리.
  19. 제15항에 있어서, 상기 보강층 내의 상기 단자들은 상기 보강층을 관통하는 비아들을 포함하며, 상기 비아들은 금속으로 적어도 부분적으로 채워지며 상기 기판의 상기 상부 표면에서 폴리머 재료 층에서의 상기 폴리머 재료로 적어도 부분적으로 채워지고, 상기 비아들 내의 상기 금속은 상기 기판 내의 전도성 트레이스들 중 하나 이상과 접촉하고 상기 보강층의 상부 표면에서 노출되는, 반도체 소자 패키지 어셈블리.
  20. 제15항에 있어서, 상기 기판은 개입되는 재료 없이 상기 보강층과 직접적으로 접촉되도록 상기 보강층 상에 직접적으로 접촉되게 형성되는, 반도체 소자 패키지 어셈블리.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305853B2 (en) 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package
US9659815B2 (en) * 2014-01-23 2017-05-23 Nvidia Corporation System, method, and computer program product for a cavity package-on-package structure
US9941219B2 (en) * 2014-09-19 2018-04-10 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
US9899238B2 (en) 2014-12-18 2018-02-20 Intel Corporation Low cost package warpage solution
KR101681031B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
KR102019351B1 (ko) * 2016-03-14 2019-09-09 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
WO2018004686A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
CN106409688B (zh) * 2016-07-22 2018-08-21 深南电路股份有限公司 一种超薄无芯封装基板的加工方法和结构
CN106340461B (zh) * 2016-07-22 2019-01-01 深南电路股份有限公司 一种超薄无芯封装基板的加工方法和结构
KR102566996B1 (ko) * 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US10923415B2 (en) 2016-09-14 2021-02-16 Intel Corporation Semiconductor package having integrated stiffener region
US10109616B2 (en) * 2016-12-22 2018-10-23 Intel Corporation High bandwidth, low profile multi-die package
KR102397905B1 (ko) 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지
US10636756B2 (en) 2018-07-05 2020-04-28 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protrusion E-bar for 3D SIP
US10869385B2 (en) * 2018-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, circuit board structure and method of fabricating the same
US11545455B2 (en) 2019-05-28 2023-01-03 Apple Inc. Semiconductor packaging substrate fine pitch metal bump and reinforcement structures
US11587918B2 (en) * 2019-12-17 2023-02-21 Micron Technology, Inc. Semiconductor devices, semiconductor device packages, electronic systems including same, and related methods
US20220130741A1 (en) * 2020-10-27 2022-04-28 Qualcomm Incorporated Package structure for passive component to die critical distance reduction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123524A (ja) 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US20070289127A1 (en) * 2006-04-20 2007-12-20 Amitec- Advanced Multilayer Interconnect Technologies Ltd Coreless cavity substrates for chip packaging and their fabrication

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP4057589B2 (ja) 2003-03-25 2008-03-05 富士通株式会社 電子部品搭載基板の製造方法
US20080142964A1 (en) * 2006-12-13 2008-06-19 Haixiao Sun Tubular-shaped bumps for integrated circuit devices and methods of fabrication
TW200906263A (en) 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
KR101660430B1 (ko) * 2009-08-14 2016-09-27 삼성전자 주식회사 반도체 패키지
US20100073894A1 (en) 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
JP5193898B2 (ja) * 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
US20100327419A1 (en) 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
US8987896B2 (en) 2009-12-16 2015-03-24 Intel Corporation High-density inter-package connections for ultra-thin package-on-package structures, and processes of forming same
JP5879030B2 (ja) * 2010-11-16 2016-03-08 新光電気工業株式会社 電子部品パッケージ及びその製造方法
JP5837339B2 (ja) 2011-06-20 2015-12-24 新光電気工業株式会社 半導体装置の製造方法及び半導体装置
US10446530B2 (en) 2011-08-16 2019-10-15 Intel Corporation Offset interposers for large-bottom packages and large-die package-on-package structures
US9305853B2 (en) 2013-08-30 2016-04-05 Apple Inc. Ultra fine pitch PoP coreless package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123524A (ja) 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
US20070289127A1 (en) * 2006-04-20 2007-12-20 Amitec- Advanced Multilayer Interconnect Technologies Ltd Coreless cavity substrates for chip packaging and their fabrication

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Publication number Publication date
US20150061142A1 (en) 2015-03-05
CN105493269A (zh) 2016-04-13
TW201517186A (zh) 2015-05-01
CN105493269B (zh) 2018-10-02
KR20160047536A (ko) 2016-05-02
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US20160172261A1 (en) 2016-06-16
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