JP2016529734A - 超微細ピッチのＰｏＰコアレスパッケージ - Google Patents

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Abstract

薄型又はコアレス基板を支持する補強層を有するＰｏＰ（パッケージオンパッケージ）用の下部パッケージが形成され得る。この補強層は、基板に硬性及び剛性を提供して、下部パッケージの硬性及び剛性を高め、基板を取り扱い易くし得る。補強層は、コア材料、ラミネート層、及び金属層を使用して形成され得る。基板は補強層上に形成され得る。補強層は、ダイを収容するようにサイズ設定された開口を備え得る。ダイは、開口内にある基板の露出面に結合され得る。補強層を貫通する、金属が満たされたビアが、基板を上部パッケージに結合する目的で使用され得る。

Description

本発明は、半導体のパッケージング及び半導体デバイスのパッケージング方法に関する。具体的には、本発明は、能動又は受動部品を収容するＰｏＰ（パッケージ・オン・パッケージ）の下部パッケージに関する。
半導体産業では、コストの削減、性能の向上、集積回路の高密度化及びパッケージの高密度化が現在も求められており、それに伴い、パッケージ・オン・パッケージ（ＰｏＰ）技術が次第に普及している。パッケージを狭小化する取り組みは更に進められ、ダイとパッケージの統合（例えば、プリスタック技術（pre-stacking）又はメモリ技術とシステムオンチップ（system on a chip、「ＳｏＣ」）技術の統合）により、パッケージの薄型化が実現されている。このようなプリスタック技術は、薄型で微細なピッチのＰｏＰパッケージのための、非常に重要な要素となった。
パッケージ（例えば、ＰｏＰパッケージにおける上部パッケージ（メモリパッケージ）又は下部パッケージ（ＳｏＣパッケージ））のサイズを縮小する際の１つの制限事項が、パッケージで使用される基板のサイズである。パッケージの厚みをより望ましい水準へと減らすために、薄型基板及び／又はコアレス基板（例えば、積層基板）が使用されてきた。
しかし、より薄い基板をパッケージにおいて使用することから、材料の熱特性の違いを原因とする反りが生じる確率が高まり得る。薄型又はコアレス基板は、材料間の熱特性の違いがもたらす影響に抗する機械的強度が低いため、反りが生じる確率が高まり得る。
こうして、ＰｏＰパッケージが薄型化してピッチ（例えば、コンタクト間の間隔）が微細化することから、ＰｏＰパッケージの不良或いは性能低下、及び／又はＰｏＰパッケージを利用したデバイスの信頼性に関わる課題における反りの役割が大きくなっている。例えば、ＰｏＰパッケージにおける上部及び下部パッケージ間の反り挙動の違いにより、パッケージを結合するはんだ接合部の歩留まり損失（例えば、反り挙動に応じて、近隣のはんだ接合部間での短絡或いは橋絡、又は対向するはんだ端子の開放或いは切断）が生じ得る。上部及び／又は下部パッケージに課せられた厳格な反り仕様のために、ＰｏＰ構造体が高い割合で廃棄（却下）され得る。ＰｏＰ構造体を却下することは、プレスタック歩留まりの低さ、材料の無駄、及び製造コストの増大につながる。そのため、薄型又はコアレス基板及び微細なボールピッチを有するパッケージを使用してパッケージの反りを抑制するために、数々の進化及び／又はデザイン変更が実施及び考案されてきた。
微細なボールピッチを実現するために用いられてきた１つの方策が、下部パッケージの上面におけるカプセル材又は成形材料の使用である。カプセル材は、はんだリフロー時のはんだ接合部間の短絡を抑制する目的で使用され得る。カプセル材は、ＰｏＰパッケージ使用時に近隣のはんだ接合部間での電気絶縁も提供し得、かつ／又は基板に結合されたダイ（例えばＳＯＣ）に機械的支持を提供し得る。上部パッケージ上の端子（例えば、はんだボール）に接続するための下部パッケージ上の端子を提供するのに、モールド貫通ビア（ＴＭＶ）が使用されるのが典型的である。ただし、ＴＭＶの使用に伴って生じる１つの課題が、ビアの形成（レーザーアブレーションによって行われるのが典型的）時に、ビアが過剰に溶発され得るということである。過剰溶発により、近隣のＴＭＶ間のカプセル材において薄壁が生じ得る。これらの薄壁により、はんだリフロー時に近隣のＴＭＶ間ではんだが流れ、対応する隣接はんだ接合部が橋絡（短絡）する場合がある。また、ＴＭＶの使用は、ＰｏＰパッケージにおけるオープン不良に至ることもある。オープン不良は、上部パッケージ及び／又は下部パッケージのずれ、ＴＭＶ形状の制御不良、並びに／或いははんだボールのサイズを原因とするボールの固着によって生じ得る。ＰｏＰボールのピッチが狭くなるにつれて、橋絡不良又はオープン不良によって生じる問題の頻度及び／又は深刻度が高まり得る。
特定の実施形態においては、ＰｏＰパッケージが、下部パッケージ及び上部パッケージを含む。下部パッケージは、基板に結合されたダイを含み得る。この基板は、薄型又はコアレス基板であり得る。補強層は、基板の上側面に結合され、基板を少なくとも部分的に覆い得る。ダイは、補強層の開口において基板に結合され得る。基板の少なくとも一部が、開口内で露出され得る。特定の実施形態においては、基板内の少なくともいくつかの導電性（金属）配線又はパッドが開口内で露出され、ダイが導電配線又はパッドの少なくともいくつかに結合されている。
補強層は、基板に結合された１つ以上の端子を備え得る。これらの端子は、金属で少なくとも部分的に満たされている、補強層を貫通するビアであり得る。これらの端子は、補強層の上面で露出され得る。これらの端子は、上部パッケージ上で１つ以上の端子に結合することによって下部パッケージを上部パッケージに結合する目的で使用され得る。上部パッケージは、メモリダイを含み得る。いくつかの実施形態において、上部パッケージは、プリント配線基板（ＰＣＢ）であり、メモリダイが下部パッケージの他方（非ＰＣＢ）側に結合されている。
特定の実施形態において、補強層は、コア材料、ラミネート層、及び金属層（例えば、コア材料を貫通するビアを少なくとも部分的に満たす金属）を含む。ラミネート層は、ビルドアップフィルム又はプリプレグ材を含み得る。いくつかの実施形態においては、基板より上の補強層の高さが、基板より上のダイの高さと略同様である。
本発明の方法及び装置の特徴及び利点は、本発明に係る、現時点で好適ではあるが、例示的に過ぎない実施形態に関する、以下の詳細な説明を添付図面と併せて参照することで、より完全に理解されるであろう。
ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。
ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。 ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。
下部パッケージの一実施形態の上面図を示す。
ＰｏＰパッケージを形成するために上部パッケージに結合された（図１Ｋに示す）下部パッケージの一実施形態を示す。
ＰｏＰパッケージを形成するために上部パッケージに結合された（図２Ｋに示す）下部パッケージの別の実施形態を示す。
端子の一実施形態の断面図を示す。
端子の別の実施形態の断面図を示す。
プリント配線基板及びメモリダイに結合された（図１Ｋに示す）下部パッケージの一実施形態を示す。
プリント配線基板及びメモリダイに結合された（図２Ｋに示す）下部パッケージの別の実施形態を示す。
本発明は様々の変更及び代替的な形態を受け入れる余地があるが、その特定の実施形態が図面には例として示されており、本明細書において詳細に説明されることになる。図面は原寸に比例していない場合がある。図面及びそれらに対する詳細な説明は、本発明を、開示されている特定の形態に限定することを意図されているのではなく、逆に、その意図は、添付の請求項によって定義されているとおりの本発明の趣旨及び範囲内に入る全ての変更、均等物及び代替物を範囲に含むことであることを理解されたい。
図１Ａ〜図１Ｋは、ＰｏＰパッケージの下部パッケージを形成するための処理フローの一実施形態の断面図を示す。図１Ａは、キャリア１００の一実施形態の断面図を示す。キャリア１００は、コアレス基板又は同様の薄型基板を支持及び担持するのに適した任意のキャリアであり得る。キャリア１００は、例えば、コアレス基板又は他の薄型基板の仮基板であり得る。
図１Ｂは、キャリア１００に結合されたコア材料１０２の一実施形態の断面図を示す。コア材料１０２は、集積回路パッケージでコア材料として使用するための、当該技術において既知の任意の適切な材料であり得る。例えば、コア材料１０２は、セラミック又は樹脂材料などの誘電材料であり得るが、これらに限定されない。
コア材料１０２は、例えば、コア材料をキャリアに接着又は貼合することによってキャリア１００に結合され得る。特定の実施形態において、コア材料１０２は、ラミネート層１０４を使用してキャリア１００に結合されている。いくつかの実施形態においては、シード層１０３が、キャリア１００とラミネート層１０４との間で使用される。シード層１０３は、例えば、銅シード層であり得る。特定の実施形態において、ラミネート層１０４は、ＡＢＦ（味の素ビルドアップフィルム）ラミネート材料又はプリプレグ（事前含浸）ラミネート材料などのラミネート材料を含むが、これらに限定されない。ＡＢＦラミネートは、例えば、真空積層を使用して施され得る。プリプレグラミネートは、例えば、熱圧積層を使用して施され得る。いくつかの実施形態においては、金属層１０８がコア材料１０２上に形成される。金属層１０８は、銅又は別の好適な導電性金属であり得る。
特定の実施形態においては、図１Ｃに示すとおり、コア材料１０２をキャリア１００に結合した後に、コア材料においてビア１０６（例えば、貫通孔）が形成され、金属層１０８で少なくとも部分的に満たされる。ビア１０６は、コア材料１０２において、例えばレーザー穿孔によって形成され得る。ビア１０６が形成された後、このビアにおいて追加金属層１０８（例えば銅）が堆積され得る。いくつかの実施形態においては、金属層１０８がビア１０６を部分的にのみ満たす。いくつかの実施形態においては、コア材料１０２の表面上の金属層１０８の複数部分がパターニング又は他の方法で画定され、コア材料の表面に金属の特徴部を提供する。
特定の実施形態においては、図１Ｃに示すとおり、コア材料１０２上にバリア層１１０が形成される。バリア層１１０は、例えば、メッキ処理によって形成されたニッケル又はニッケル銅バリア層であり得る。バリア層１１０は、後にパッケージに結合されたダイ用の端子（バンプ）パッドエリアとして使用される（図１Ｃにおいて点線によって画定された）エリアにおいて、コア材料１０２の上に形成され得る。
コア材料１０２がパターニングされ、ビア１０６が金属層１０８で満たされた後、図１Ｄに示すとおり、下部パッケージ基板１１２がコア材料１０２上に形成され得る。特定の実施形態において、基板１１２は、コアレス基板（例えば、誘電ポリマー１１２Ａ及び導電性（銅などの金属）配線１１２Ｂのみで作られた基板）である。ただし、基板１１２は別の比較的薄い基板（例えば、厚さ約４００μｍ未満の基板）であり得る。特定の実施形態において、基板１１２は、ラミネート層１０４と略同様のポリマーで作られたコアレス基板である。例えば、基板１１２は、導電配線を包囲するポリマーとして、ＡＢＦ材又はプリプレグ材を含み得る。特定の実施形態において、基板１１２は、１層以上のポリマー材料及び導電配線で作られている。
図１Ｄに示すとおり、コア材料１０２、ラミネート層１０４、及び金属層１０８が補強層１２８を形成する。補強層１２８は、基板１１２を補強する。例えば、補強層１２８は、基板１１２を支持し、基板を硬化し（例えば、基板の剛性を高め）得る。基板１１２を硬化することにより、基板が取り扱い易くなり、その基板を使用して作られた下部パッケージの剛性が高まり得る。
基板１１２の形成に続いて、図１Ｅに示すとおり、マスク１１４が基板上に形成され得る。マスク１１４は、基板１１２の表面上で端子の箇所（例えば、バンプパッド又ははんだボール）を画定し得る。マスク１１４は、例えば、レーザーアブレーションを用いて画定されたはんだマスク又は別の材料であり得る。マスク１１４の形成に続いて、図１Ｆに示すとおり、キャリア１００がコア材料１０２の底面及びラミネート層１０４から除去され得る。ラミネート層１０４とキャリア１００との間にシード層１０３を有する実施形態においては、シード層も除去され得る。特定の実施形態においては、ラミネート層１０４の複数部分が除去されて、ビア１０６において金属層１０８を露出させる。補強層１２８の存在は、キャリア１００が存在しない場合に基板１１２を扱い易くするための剛性及び硬性を提供する。
キャリア１００が除去された後、コア材料１０２を貫通してダイを基板１１２に接続できるようにするための空洞又は開口が形成され得る（例えば、この空洞又は開口は、パッケージに結合されたダイ用の端子（バンプ）パッドエリアを提供する目的で形成される）。図１Ｇ〜図１Ｊは、ダイ用の端子パッドエリアを提供する空洞又は開口を形成するための処理の一実施形態を示す。図１Ｇに示すとおり、コア材料１０２は、開口１１６を形成するために除去され得る。開口１１６は、図１Ｃ〜図１Ｆに示された点線によって画定されたエリアに形成され得る。コア材料１０２は、例えば、コア材料のレーザーアブレーションによって除去され得る。特定の実施形態において、コア材料除去処理（例えば、レーザーアブレーション処理）は、金属層１０８の存在によって停止される。
コア材料除去処理の後は、図１Ｈに示すとおり、金属層１０８（例えば、銅層）が削除され（例えば、エッチングされ）得る。バリア層１１０は、金属層除去処理のエッチング停止層として使用され得る（例えば、バリア層は、金属層１０８を除去する目的で用いられるエッチング処理に対して耐性のある別の材料で作られている）。バリア層１１０の存在は、金属層除去処理中に基板１１２が過剰にエッチングされるのを抑制し得る。
金属層１０８が除去された後、バリア層１１０は、図１Ｉに示すとおり、異なる除去処理（例えば、異なるエッチング処理）を用いて除去され得る。バリア層１１０の除去により、開口１１６において基板１１２の表面が露出する。バリア層１１０を除去した後は、図１Ｊに示すとおり、開口１１６において１つ以上の表面仕上げが基板１１２の表面に施され得る。用いられ得る表面仕上げの例としては、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ Ｐｒｅｓｅｒｖａｔｉｖｅ）、ＥＮＥＰＩＧ（無電解ニッケル／無電解パラジウム／無電解金）、又はＰｏＰ用ＳＯＰ（Ｓｏｌｄｅｒ Ｏｎ Ｐａｄ）が挙げられるが、これらに限定されない。基板１１２の表面を仕上げることにより、開口１１６においてダイを基板表面に結合するための端子（バンプ）パッド１１８が形成される。
開口１１６は、基板１１２の表面まで材料を除去して表面を露出させる処理を用いて形成されることから、基板上の端子（バンプ）パッドパターンは、基板の表面で金属（導電性）配線によって画定される。金属配線を用いて端子パッドパターンを画定することにより、基板の表面上にパッドを形成するのにビルドアップ処理を用いてパターンが画定される場合よりも、端子パッドパターンにおいてピッチを微細にすることができる。加えて、レーザーアブレーション（又は同様の技法）を用いてコア材料１０２を除去し、開口１１６を形成することにより、端子パッドエリア（例えば、開口の幅）を所望の水準まで狭めることができる。例えば、開口１１６は、開口に配置されたダイの幅よりもわずかに広い幅を有し得る。
開口１１６において端子パッド１１８が形成された後、ダイ１２０は、図１Ｋに示すとおり、その開口内で基板１１２に結合され得る。ダイ１２０は、例えば、半導体チップ、集積回路ダイ、受動部品、又はフリップチップダイであり得る。特定の実施形態において、ダイ１２０はシステムオンチップ（「ＳｏＣ」）である。ダイ１２０は、１つ以上の端子１２２を使用して基板端子パッド１１８に結合され得る。例えば、端子１２２は、端子パッド１１８上ではんだパッドに結合されたはんだボールであり得る。特定の実施形態においては、図１Ｋに示すとおり、ダイ１２０の最上部が、コア材料１０２の上にあるラミネート層１０４の最上部と略同じ高さか、又はそれよりも低い高さにある。
特定の実施形態において、端子１２４は、（マスク１１４によって画定された）基板１１２の底部に結合され、下部パッケージ１２６が形成される。端子１２４は、基板１１２及びパッケージ１２６をマザーボード又はシステムプリント配線基板（ＰＣＢ）に結合する目的で使用され得る。
特定の実施形態において、端子１２７は、下部パッケージ１２６の上にある金属層１０８の露出面上に、又はその露出面から形成される。端子１２７は、ＰｏＰパッケージにおいて下部パッケージ１２６を上部パッケージに結合する目的で使用され得る。端子１２７は、所望される任意の端子形状を有し得る（例えば、これらの端子は、レーザーエッチング又はアブレーションを用いて成形（作成）され得る）。図６及び図７は、下部パッケージ１２６において形成され得る端子１２７の様々な形状の実施形態の例を示す。端子１２７は、所望される様々な表面仕上げ（例えば、ＳＯＰ、ＥＮＥＰＩＧ、ＥＰＩＧ（無電解パラジウム／置換金）など）も有し得る。
図２Ａ〜図２Ｋは、ＰｏＰパッケージの下部パッケージを形成するための処理フローの代替実施形態の断面図を示す。図２Ａは、コア材料１０２の一実施形態の断面図を示しており、金属層１０８が、コア材料を貫通するビア１０６を満たしている。ビア１０６は、コア材料１０２において、例えばレーザー穿孔によって形成され得る。金属層１０８は、例えば、ビア１０６のペースト孔（ＰＴＨ）充填によって形成され得る。金属層１０８は、銅又は別の好適な導電性金属であり得る。金属層１０８はまた、コア材料１０２の表面の複数部分を覆い得る。いくつかの実施形態においては、コア材料１０２の表面上の金属層１０８の複数部分がパターニング又は他の方法で画定され、コア材料の表面に金属の特徴部を提供する。特定の実施形態においては、バリア層１１０がコア材料１０２上に形成される。
コア材料１０２がパターニングされ、金属層１０８が形成された後、コア材料１０２は、キャリア１００に結合され得る（図２Ｂに記載）。図２Ｃは、ラミネート層１０４を使用して結合されたコア材料１０２及びキャリア１００を示す。コア材料１０２は、例えば、ラミネート層１０４を使用してコア材料をキャリアに接着又は貼合することによってキャリア１００に結合され得る。いくつかの実施形態においては、シード層（非図示）がキャリア１００とラミネート層１０４との間で使用される。特定の実施形態において、ラミネート層１０４は、ＡＢＦ（味の素ビルドアップフィルム）ラミネート材料又はプリプレグ（事前含浸）ラミネート材料などのラミネート材料を含むが、これらに限定されない。
ラミネート層１０４を使用してコア材料１０２及びキャリア１００が結合された後、図２Ｄに示すとおり、下部パッケージ基板１１２がコア材料１０２上に形成され得る。コア材料１０２、ラミネート層１０４、及び金属層１０８は、補強層１２８’を形成する。図２Ｄに示す補強層１２８’は、図１Ｄに示す補強層１２８と略同様であり、コア材料１０２内のビア１０６を金属層１０８で略完全に満たしている（例えば、金属層は、ビアのペースト孔充填により、コア材料内のビアを略満たしている）のが違いである。図２Ｅ〜図２Ｋにおけるキャリア１００、コア材料１０２、ラミネート層１０４、バリア層１１０、及び基板１１２のその後の処理も、図１Ｅ〜図１Ｋにおける処理と略同様である。そのため、図２Ｋに示す、補強層１２８’を備えたパッケージ１２６’は、図１Ｋに示す、補強層１２８を伴うパッケージ１２６と略同様の構造を有する。
図１Ｋ及び図２Ｋに示すとおり、補強層（補強層１２８又は補強層１２８’）は、最小限の追加ｚ高さ（垂直高さ）で以って、基板１１２及び下部パッケージ（下部パッケージ１２６又は下部パッケージ１２６’）を補強する。上述のとおり、補強層１２８（又は補強層１２８’）は、ダイ１２０の高さと略同様の高さを有し得る。いくつかの実施形態において、補強層の高さは、ダイ１２０の高さを収容する（例えば、略一致する）ように調節される。補強層の高さは、下部パッケージに特定の硬性パラメータを提供するのに必要な最小限の厚さに調節され得る。加えて、補強層を使用することにより、補強層によって提供される剛性ゆえに最小限の厚さを有し得る薄型又はコアレス基板の使用を通じて下部パッケージの全高を減らすことができる。
典型的な基板処理としては、カプセル材或いは他の成形材料の使用、及び／又はモールド貫通ビア（ＴＭＶ））の形成が挙げられる。かかる基板処理は、カプセル材技法及び／又はＴＭＶ技法の組み込み時に煩雑性が増すことから、やや信頼性に欠ける処理であり得る。図１Ａ〜図１Ｋ及び図２Ａ〜図２Ｋに示す基板処理の実施形態は、カプセル材又はＴＭＶの使用を含まないことから、かかる基板処理の方が容易で信頼性の高い基板処理であり得る。図１Ａ〜図１Ｋ又は図２Ａ〜図２Ｋに表すように基板を処理することは、カプセル材又はＴＭＶを使用して基板を処理することより低コストでもあり得る。また、上述のように補強層を提供することにより、基板が取り扱い易くなり、処理時の取り扱いミスが減少することで基板の歩留まりが向上し得る。
加えて、図１Ａ〜図１Ｋ及び図２Ａ〜図２Ｋに示す処理実施形態は、その基板をダイ（ダイ１２０）に結合する前に基板（基板１１２）を処理する。基板処理は、ダイがその基板に既に結合された（例えば、埋め込まれた）状態で行われるのが典型的である。かかる基板処理の後、基板が不良であれば、結合されたダイは、その基板と共に処分（廃棄）される。かかる基板処理を用いた基板の歩留まり（ひいてはパッケージの歩留まり）は、約９０％程度というのが典型的である。ただし、基板を処理してからその基板をダイに結合すると、良好な（合格した）基板だけを良好なダイに結合できるようになり、それによってパッケージの歩留まりが高まる。図１Ａ〜図１Ｋ及び／又は図２Ａ〜図２Ｋに示す処理を用いて良好な基板を良好なダイに結合することにより、パッケージの歩留まりが約９９％又はそれ以上へと向上し得る。
なお、図１Ａ〜図１Ｋ及び図２Ａ〜図２Ｋに示す処理実施形態においては、いくつかの実施形態において、コア材料１０２がキャリア１００の両側に結合されても良く（例えば、コア材料がキャリアの頂部と底部の両方に結合される）、以降の処理において、キャリアの頂部と底部の両方でコア材料を使用して同一の下部パッケージ（１２６又は１２６’）を形成し得るということを理解すべきである。例えば、キャリア１００のどちら側のコア材料１０２も、キャリアから取り外され、その後個別に処理され得る。加えて、コア材料１０２の単一層から、１つより多くの下部パッケージがキャリア１００のどちら側でも形成され得る（例えば、コア材料１０２は、複数のパッケージの基層としてキャリアのどちら側でも使用され得る）。
図３は、下部パッケージ１２６の一実施形態の上面図を示す。下部パッケージ１２６は、図１Ａ〜図１Ｋ及び／又は図２Ａ〜図２Ｋに示す処理のどちらを用いても作られ得る。図３に示すとおり、ダイ１２０は基板１１２上にあり、補強層１２８及び端子１３０によってファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）配置で略包囲されている。ＦＯＷＬＰ配置が示されているが、図１Ａ〜図１Ｋ及び／又は図２Ａ〜図２Ｋに示す処理を用いた他のウエハパッケージ配置も想定され得ることを理解すべきである。端子１３０は、金属層１０８が満たされたビア１０６（図１Ｋ及び図２Ｋに記載）の箇所に対応し得る。
下部パッケージ１２６は、ＰｏＰパッケージを形成するために上部パッケージ（例えば、メモリパッケージ）に結合され得る。図４は、ＰｏＰパッケージ１３４を形成するために上部パッケージ１３２に結合された（図１Ｋに示す）下部パッケージ１２６の一実施形態を示す。図５は、ＰｏＰパッケージ１３４’を形成するために上部パッケージ１３２に結合された（図２Ｋに示す）下部パッケージ１２６’の一実施形態を示す。上部パッケージ１３２は、例えば、メモリダイ又は多層プリント配線基板（ＭＬＢ）を含み得る。図４及び図５に示すとおり、上部パッケージ１３２は、上部パッケージ上の端子１３６を下部パッケージ上の端子１３０に結合することにより、下部パッケージ１２６（又は１２６’）において補強層１２８（又は１２８’）に結合され得る。端子１３６は、例えば、はんだボールであり得る。
ＭＬＢは、上述した下部パッケージ１２６の場合と同じ処理方法を用い得る。そのため、他の構成要素は、下部パッケージ１２６内の開口１１６と同様の開口内に所在し得る。例えば、ファンアウトウエハレベルパッケージ、ＲＦモジュール、ＳｉＰ（システムインパッケージ）、レジスタ、コンデンサ、又はＳｏＣがＭＬＢにおいて使用され得る。構成要素をそれぞれの開口内に配置することにより、ＳＭＴ（表面実装技術）後に全高が低減し得る。
いくつかの実施形態においては、本明細書に記載の下部パッケージ（例えば、下部パッケージ１２６又は下部パッケージ１２６’）が反転され、補強層がプリント配線基板（ＰＣＢ）に結合されている（例えば、上部パッケージはＰＣＢだが、ＰＣＢが下部パッケージの下になるように組立体が反転されている）。メモリダイはその後、プリント配線基板から下部パッケージの反対側に結合され得る。図８は、プリント配線基板（ＰＣＢ）１４０及びメモリダイ１４２に結合された（図１Ｋに示す）下部パッケージ１２６の一実施形態を示す。図９は、ＰＣＢ１４０及びメモリダイ１４２に結合された（図２Ｋに示す）下部パッケージ１２６’の別の実施形態を示す。ＰＣＢ１４０は、ＰＣＢ上の端子１３６を下部パッケージ上の端子１３０に結合することにより、下部パッケージ１２６（又は１２６’）に結合され得る。特定の実施形態において、メモリダイ１４２は、端子１２４を使用して、下部パッケージ１２６（又は１２６’）の非ＰＣＢ側（つまり上側）の基板１１２に結合されている。メモリダイ１４２は、例えば、２つのメモリダイが互いの上に積み重ねられたメモリダイスタックであり得る。いくつかの実施形態において、メモリダイ１４２は、ファンアウトメモリダイスタックである。
特定の実施形態においては、図３に示すとおり、端子１３０間のピッチが比較的微細である。この微細なピッチは、下部パッケージ１２６又は１２６’上で端子１３０を画定するのにビア１０６で金属層１０８を使用しているがゆえに可能であり得る。ビア１０６において金属層１０８を使用して端子１３０を画定することにより、端子が、端子間で狭い間隔を有し得るポスト状の構造体として提供される。そのため、図４及び図５に示す、上部パッケージ１３２上の端子１３６は、上部パッケージが下部パッケージ１２６又は１２６’に結合される際に隣接するはんだボール間で橋絡するのを避けるために、比較的小さなはんだボールであり得る。
本発明の種々の態様の更なる変更及び代替実施形態は、この説明を参照することにより、当業者には明らかになるであろう。したがって、この説明は単なる例示とみなすべきであり、その目的は、本発明の一般的な実施方法を当業者に教示することである。本明細書に図示及び説明されている本発明の形態は、現時点で好適な実施形態として解釈すべきであることを理解されたい。本明細書に例示及び説明されている要素及び材料は、他のものに置き換えることができ、部品及び工程は相互に入れ替えることができ、本発明の一部の特徴は単独で利用することができる。これら全てのことは、本発明のこの説明から利益を得た当業者には明らかになるであろう。本明細書で説明されている要素は、以下の請求項で説明されている本発明の趣旨及び範囲から逸脱することなく変更することができる。

Claims (14)

  1. 半導体デバイスパッケージ組立体であって、
    基板と、
    前記基板の上面を少なくとも部分的に覆う補強層であって、前記基板に結合され、前記補強層の上面で露出した１つ以上の端子を含み、前記基板の前記上面の少なくとも一部を露出させる開口を含む補強層と、
    前記第１の基板の前記上面に結合されたダイであって、前記補強層の前記開口内に位置しているダイと、
    を備える、組立体。
  2. 前記基板がコアレス基板である、請求項１に記載の組立体。
  3. 前記基板が１つ以上の導電配線を含む、請求項１に記載の組立体。
  4. 前記補強層が、コア材料、ラミネート層、及び金属層、を含む、請求項１に記載の組立体。
  5. 前記補強層内の前記端子が、金属で少なくとも部分的に満たされた、前記補強層を貫通するビアを含む、請求項１に記載の組立体。
  6. 前記基板より上の前記補強層の高さが、前記基板より上の前記ダイの高さと略同様である、請求項１に記載の組立体。
  7. 半導体デバイスパッケージ組立体を形成する方法であって、
    キャリア上で補強層を形成することと、
    前記補強層上で基板を形成することと、
    前記キャリアを前記補強層及び基板から除去することと、
    前記基板の表面の少なくとも一部が露出する開口を前記補強層に形成することと、
    前記基板の前記露出した面にダイを結合することと、
    を含む、方法。
  8. 前記補強層がコア材料を含み、前記方法は、前記コア材料を貫通する１つ以上のビアを形成することと、前記ビアを金属で少なくとも部分的に満たすことと、を更に含む、請求項７に記載の方法。
  9. 前記補強層がコア材料を含み、前記方法は、前記コア材料のレーザーアブレーションを用いて前記開口の少なくとも一部を形成することを更に含む、請求項７に記載の方法。
  10. 前記補強層を形成し、その後前記補強層を前記キャリアに結合することによって前記補強層が前記キャリア上に形成される、請求項７に記載の方法。
  11. 前記基板が１つ以上の導電配線を含み、前記方法は、前記開口内の前記基板の前記表面上で前記導電配線のうちの少なくとも１つを露出させることと、前記ダイを前記露出した導電配線に結合することと、を更に含む、請求項７に記載の方法。
  12. 下部パッケージであって、
    基板、
    前記基板の上面を少なくとも部分的に覆う補強層であって、前記基板に結合され、前記補強層の上面で露出した１つ以上の端子を含み、前記基板の前記上面の少なくとも一部を露出させる開口を含む補強層、及び
    前記基板の前記上面に結合されたダイであって、前記補強層の前記開口内に位置しているダイ、
    を含む下部パッケージと、
    前記補強層内の前記端子のうちの１つ以上に結合されている上部パッケージと、
    を備える半導体デバイスパッケージ組立体。
  13. 前記上部パッケージがメモリダイを含む、請求項１２に記載の組立体。
  14. 前記上部パッケージがプリント配線基板を含み、前記組立体は前記基板の底面に結合されたメモリダイを更に備える、請求項１２に記載の組立体。
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