KR20140086531A - 패키지 기판 및 그 제조방법, 그리고 패키지 온 패키지 기판 - Google Patents

패키지 기판 및 그 제조방법, 그리고 패키지 온 패키지 기판 Download PDF

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KR20140086531A
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최철호
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Abstract

본 발명은 패키지 기판 및 그 제조방법, 그리고 패키지 온 패키지 기판에 관한 것이다. 본 발명의 하나의 실시예에 따라, 내부 절연층; 내부 절연층 상에 형성된 회로패턴층; 내부 절연층 상에 형성되어 회로패턴층을 보호하고, 회로패턴층의 외측 및 내측 패턴들의 각 일부를 노출시키는 외곽 절연층; 외곽 절연층에 의해 노출된 내측 패턴들의 일부 상에 형성된 포스트 범프들 및 외곽 절연층에 의해 노출된 외측 패턴들의 일부 상에 형성된 최외층 패턴들로 이루어지는 혼합패턴층; 및 외곽 절연층 상에 형성되며, 혼합패턴층 중 최외층 패턴들을 보호하고, 오픈영역에 의해 최외층 패턴들을 노출시키는 레지스트층;을 포함하여 이루어지는 패키지 기판이 제안된다. 또한, 그 제조방법 및 패키지 온 패키지 기판이 제안된다.

Description

패키지 기판 및 그 제조방법, 그리고 패키지 온 패키지 기판{PACKAGE STRUCTURE AND MANUFACTURING METHOD THEREOF, AND PACKAGE ON PACKAGE SUBSTRATE}
본 발명은 패키지 기판 및 그 제조방법, 그리고 패키지 온 패키지 기판에 관한 것이다.
인쇄회로기판(PCB) 제작시, Cu 포스트는 범프의 한 종류로서 열변형이 쉬운 기존 Sn-Ag-Pb 베이스의 범프 대비 견고함으로 특징으로 하므로 미세피치 구현에 유리한 것으로 알려져 있다. 하지만, Cu 포스트의 구현에 있어서 제조공법상 문제점이 많으므로, 그에 대한 양산화가 어려운 실정이다. 그 예로서 솔더레지스트(SR)에 화학동을 증착해야 하는데, 그 밀착력이 기준에 미치지 못하는 것이 대표적인 예 중 하나이다. 이를 해결하기 위해 화학동을 화학 Ni/Cu 등을 이용하기도 하고, SR 표면에 플라즈마 처리를 하기도 하는데, Ni 제거 공정이 필요하다거나, SR 표면 특성이 달라져 패키징에 문제를 일으킬 수 있으므로, 그 사용범위가 매우 제한적이다.
Cu 포스트가 미세피치 구현에 유리하므로, 패키지 기판에서도 칩소자가 실장되는 부분에 Cu 포스트를 형성한 제품들이 많이 나타나고 있다. 예컨대, 패키지 온 패키지(POP) 기판 제조시 중앙의 소위 C4 영역의 포스트보다 외곽의 소위 POP 영역의 포스트를 높게 제작하고 있다.
이러한 Cu 포스트를 갖는 종래의 패키지 기판 제조방법을 도 6a 내지 6f를 참조하여 살펴본다. 먼저, 내부 절연층(10) 상에 형성된 회로패턴층(20) 상부에 솔더레지스터층(60')을 도포하고(도 6a 참조), Cu 포스트(51, 53)가 안착될 회로패턴층의 외측 및 내측 패턴들(21, 23)을 오픈한다(도 6b 참조). 이때, 도 6 c 내지 6e를 참조하면, 드라이필름레지스터(40)에 패턴을 형성시켜 내측 C4 패턴 영역에 낮은 높이를 갖는 C4 영역 포스트(53)를 먼저 형성하고 이후 다시 드라이필름레지스터(140)를 도포하고 외측 POP 영역 패턴을 형성하여 높은 높이를 갖는 POP 포스트(51)를 형성한다. 그후 Cu 포스트(51, 53)의 표면에 도전층(70)을 형성한다.
일반적으로 도금을 통해 Cu 포스트(51, 53)를 형성하는데, 포스트를 도금으로 형성하기 위해 솔더레지스트(60) 상에 사전 공정으로 시드층(60s)을 도포하고 시드층 상에 도금을 통해 Cu 포스트를 형성하는 것이 일반적이다.
이때, 시드층을 형성하는 화학동이 솔더레지스트층에 증착시 접착력이 문제된다. 즉, 솔더레지스트 상에 포스트 형성 시 도금과정에서 밀착력의 문제가 생긴다. 이를 해결하기 위해, 화학동으로 Ni/Cu를 이용하거나 솔더레지스트 표면을 플라즈마 처리하기도 하는데, 화학동으로 Ni/Cu를 이용하는 경우 Ni 제거 공정이 필요하고, 플라즈마 처리의 경우 솔더레지스트의 표면특성이 변하여 패키징에 문제를 일으킬 수도 있다.
미국 공개특허공보 US 2011/0129960 (2011년 6월 2일 공개)
전술한 문제를 해결하고자, 패키지 기판의 포스트 형성 시 솔더레지스트층 상에 도금하지 않고, 빌드-업 절연층에 포스트를 형성하는 기술을 제안하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 내부 절연층; 내부 절연층 상에 형성된 회로패턴층; 내부 절연층 상에 형성되어 회로패턴층을 보호하고, 회로패턴층의 외측 및 내측 패턴들의 각 일부를 노출시키는 외곽 절연층; 외곽 절연층에 의해 노출된 내측 패턴들의 일부 상에 형성된 포스트 범프들 및 외곽 절연층에 의해 노출된 외측 패턴들의 일부 상에 형성된 최외층 패턴들로 이루어지는 혼합패턴층; 및 외곽 절연층 상에 형성되며, 혼합패턴층 중 최외층 패턴들을 보호하고, 오픈영역에 의해 최외층 패턴들을 노출시키는 레지스트층;을 포함하여 이루어지는 패키지 기판이 제안된다.
이때, 하나의 예에서, 레지스트층은 최외층 패턴들을 보호하는 제1 레지스트 영역 및 포스트 범프들 사이에 드러난 외곽 절연층을 커버하고 포스트 범프와 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하여 이루어질 수 있다.
또한, 하나의 예에서, 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고, 레지스트층은 솔더레지스트 및 광경화수지 중 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성될 수 있다.
또한, 이때, 외곽 절연층은 내부 절연층과 동일 재질로 형성될 수 있다.
또 하나의 예에 따르면, 혼합패턴층은 Cu 재질로 이루어지고, 포스트 범프들은 플립 칩이 접속될 패드이고, 상부 패키지 기판과 접속될 솔더 범프 또는 메탈포스트가 레지스트층의 오픈영역을 통해 최외층 패턴들 상에 안착될 수 있다.
이때, 하나의 예에서, 솔더 범프 또는 메탈포스트가 안착되는 최외층 패턴들의 표면 및 포스트 범프들의 표면에 도금층이 형성될 수 있다.
또한, 하나의 예에서, 외측 및 내측 패턴들의 표면과 혼합패턴층 사이 및 외곽 절연층의 표면과 혼합패턴층 사이에 시드층이 형성될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 플립 칩, 상부 패키지 기판 및 하부 패키지 기판을 포함하는 패키지 온 패키지 기판에 있어서, 하부 패키지 기판은: 내부 절연층; 내부 절연층 상에 형성된 회로패턴층; 내부 절연층 상에 형성되어 회로패턴층을 보호하고, 회로패턴층의 외측 및 내측 패턴들의 각 일부를 노출시키는 외곽 절연층; 외곽 절연층에 의해 노출된 내측 패턴들의 일부 상에 형성되며 플립 칩과 접속되는 포스트 범프들, 및 외곽 절연층에 의해 노출된 외측 패턴들의 일부 상에 형성된 최외층 패턴들로 이루어지는 혼합패턴층; 및 외곽 절연층 상에 형성되며, 혼합패턴층 중 최외층 패턴들을 보호하고, 오픈영역에 의해 최외층 패턴들을 노출시키는 레지스트층;을 포함하고, 상부 패키지 기판은 레지스트층의 오픈영역을 통해 최외층 패턴들 상에 안착되는 접속부재에 의해 하부 패키지 기판과 접속되는 것을 특징으로 하는 패키지 온 패키지 기판이 제안된다.
이때, 하나의 예에서, 레지스트층은 최외층 패턴들을 보호하는 제1 레지스트 영역 및 포스트 범프들 사이에 드러난 외곽 절연층을 커버하고 포스트 범프와 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하여 이루어질 수 있다.
또한, 하나의 예에서, 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고, 레지스트층은 솔더레지스트 및 광경화수지 중 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성될 수 있다.
또한, 하나의 예에서, 혼합패턴층은 Cu 재질로 이루어지고, 접속부재는 솔더범프 또는 메탈포스트이고, 플립 칩과 접속하는 포스트 범프들의 표면 및 접속부재가 안착되는 최외층 패턴들의 표면에 도금층이 형성될 수 있다.
또 하나의 예에서, 외측 및 내측 패턴들의 표면과 혼합패턴층 사이 및 외곽 절연층의 표면과 혼합패턴층 사이에 시드층이 형성될 수 있다.
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 상부에 회로패턴층이 형성된 내부 절연층 상에 회로패턴층을 보호하는 외곽 절연층을 적층하는 단계; 회로패턴층의 외측 및 내측 패턴들의 각 일부가 노출되도록 외곽 절연층을 가공하는 단계; 외곽 절연층의 가공에 따라 노출된 내측 패턴들의 일부 상에 포스트 범프들을 형성하고, 동시에 외곽 절연층의 가공에 따라 노출된 외측 패턴들의 일부 상에 최외층 패턴들을 형성하는 단계; 및 외곽 절연층 상에 레지스트층을 형성하여 최외층 패턴들을 보호하고, 오픈영역에 의해 최외층 패턴들의 일부를 노출시키는 단계;를 포함하여 이루어지는 패키지 기판 제조방법이 제안된다.
이때, 하나의 예에서, 레지스트층을 형성하는 단계에서, 최외층 패턴들을 보호하고 최외층 패턴들의 일부를 노출시키는 제1 레지스트 영역, 및 포스트 범프들 사이에 드러난 외곽 절연층을 커버하고 포스트 범프와 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하는 레지스트층을 형성할 수 있다.
또한, 이때, 레지스트층을 형성하는 단계에서, 외곽 절연층 상에 도포된 레지스트에 대한 현상 세기를 달리하여, 제1 레지스트 영역은 최외층 패턴들의 일부를 노출시키고 제2 레지스트 영역은 포스트 범프 높이보다 낮게 형성시킬 수 있다.
또한, 하나의 예에서, 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고, 레지스트층은 솔더레지스트 및 광경화수지 중 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성될 수 있다.
또한, 하나의 예에서, 포스트 범프들 및 최외층 패턴들은 Cu 재질로 형성될 수 있다. 또한, 패키지 기판 제조방법은 레지스트층의 오픈영역을 통해 노출된 상기 최외층 패턴들 상에 메탈포스트 또는 솔더 범프를 안착시키는 단계를 더 포함할 수 있다.
또 하나의 예에서, 포스트 범프들 및 최외층 패턴들을 형성하기 전에, 외곽 절연층의 가공에 따라 노출된 외측 및 내측 패턴들의 표면 및 외곽 절연층의 표면에 무전해 도금으로 시드층을 형성하는 단계; 및 레지스트층을 형성하기 전에, 포스트 범프들 및 최외층 패턴들 사이의 시드층을 플래시 에칭하여 제거하는 단계;를 더 포함할 수 있다.
또한, 이때, 포스트 범프들 및 최외층 패턴들을 형성하는 단계는: 시드층 상에 드라이필름 레지스트를 적층하고 레지스트 패턴을 형성하는 단계; 및 레지스트 패턴을 따라 포스트 범프들 및 최외층 패턴들을 형성하기 위한 전해 도금을 수행하고 드라이필름 레지스트를 제거하는 단계;를 포함할 수 있다.
또한, 하나의 예에서, 시드층을 형성하는 단계에서, 무전해 도금을 수행하기 전에 외곽 절연층의 가공에 따라 노출된 외측 및 내측 패턴들의 표면 및 외곽 절연층의 표면에 디스미어 처리를 수행한 후 무전해 동도금으로 시드층을 형성할 수 있다.
본 발명의 실시예에 따라, 패키지 기판의 포스트 형성 시 솔더레지스트층 상에 도금하지 않고, 빌드-업 절연층에 포스트를 형성함으로써, 포스트 도금과정의 문제를 해결할 수 있다.
하나의 예에서, 시드층을 형성하는 화학동 공정이 외곽 빌드업 절연층에만 적용되고, 솔더레지스트층에는 적용되지 않는다. 예컨대, 외곽 빌드업 절연층에 포스트 범프들, 예컨대 Cu 포스트들을 형성함으로써 종래의 솔더레지스트 상에 화학동 시드층을 형성하는 경우 생기는 밀착력이 약화 문제를 회피할 수 있다.
또한, 하나의 예에 따르면, POP 영역을 자연스럽게 레지스터층으로 C4 영역보다 높게 만들 수 있어, POP 영역에 Cu 포스트가 필요없는 패키지 기판 구조를 얻을 수 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 패키지 기판을 개략적으로 나타낸 도면이다.
도 2는 본 발명의 또 하나의 실시예에 따른 패키지 기판을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 하나의 실시예에 따른 패키지 온 패키지 기판을 개략적으로 나타낸 도면이다.
도 4a 내지 4e는 본 발명의 다른 하나의 실시예에 따른 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
도 5a 내지 5b는 도 4d에 따른 단계 후의 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
도 6a 내지 6f는 종래의 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
패키지 기판
우선, 본 발명의 제1 실시예에 따른 패키지 기판을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 패키지 기판을 개략적으로 나타낸 도면이고, 도 2는 본 발명의 또 하나의 실시예에 따른 패키지 기판을 개략적으로 나타낸 도면이다. 또한, 도 5a 내지 5b는 도 4d에 따른 단계 후의 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 것으로 하나의 예에 따른 패키지 기판을 개략적으로 나타내고 있다.
도 1, 2, 5a 및/또는 5b를 참조하여 살펴보면, 하나의 예에 따른 패키지 기판(100, 100')은 내부 절연층(10), 회로패턴층(20), 외곽 절연층(30), 혼합패턴층(50) 및 레지스트층(60)을 포함하여 이루어질 수 있다.
내부 절연층(10)은 통상의 적층기판에서 빌드-업 레이어를 형성하는 절연층이다. 따라서, 내부 절연층(10)은 통상의 절연기판 재료를 사용할 수 있다. 예컨대, 프리프레그(PPG), 아지노모토 빌드업 필름(ABF : Ajinomoto build up film) 등과 같은 열경화성 수지, 광경화성 수지, 광·열 경화성 수지 등이 사용될 수 있다. 도시되지 않았으나, 내부 절연층(10)에는 상부에 형성된 회로패턴층(20) 외에 내부와 도통하거나 관통하는 비아들이 형성될 수 있다.
회로패턴층(20)은 내부 절연층(10) 상에 형성된다. 통상적인 패키지 기판(100, 100')의 경우, 솔더레지스트층(도 6b 내지 6f의 도면부호 60 참조)을 이용하여 내부 절연층(10)에 형성된 회로패턴층(20)을 보호하고 있으나, 본 발명에서는 외곽 절연층(30)을 사용하여 회로패턴층(20)을 보호하고 있다.
다음으로, 도 1, 2, 5a 및/또는 5b를 참조하면, 외곽 절연층(30)은 내부 절연층(10) 상에 형성되어 회로패턴층(20)을 보호하고 있다. 즉, 회로패턴층(20)이 형성된 내부 절연층(10) 상에 적층되어 있다. 이때, 외곽 절연층(30)은 회로패턴층(20)이 외부와 연결될 수 있도록 오픈 가공된다. 이에 따라, 외곽 절연층(30)은 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 각 일부를 외곽 절연층(30)의 외부로 노출시킨다. 이때, 외곽 절연층(30)은 드릴링, 레이저 가공, 포토리소그래피 가공 등의 방식으로 천공될 수 있다. 예컨대, 외곽 절연층(30)이 열경화성 수지 재질인 경우 레이저 드릴링 등에 의해 오픈될 수 있고, 광경화성 수지 재질인 경우 포토리소그래피 공법 또는 레이저 드릴링 등에 의해 오픈될 수 있다. 예컨대, 비아 형성 방식과 동일하게 천공할 수 있다.
예컨대, 하나의 예에서, 외곽 절연층(30)은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어질 수 있다. 예컨대, 열경화수지의 경우 PPG, ABF 등이 사용될 수 있다. 예컨대, 외곽 절연층(30)은 내부 절연층(10)과 동일 재질일 수 있다.
예컨대, 외곽 절연층(30)에 포스트 범프들(53), 예컨대 Cu 포스트들을 형성함으로써 종래의 솔더레지스트(도 6c 내지 6f의 도면부호 60 참조)상에 화학동 시드층(60s)을 형성하는 경우 밀착력이 약해지는 문제를 회피할 수 있다.
다음으로, 도 1, 2, 5a 및/또는 5b를 참조하면, 혼합패턴층(50)은 포스트 범프들(53)과 최외층 패턴들(51)로 이루어진다. 이때, 포스트 범프들(53)은 패키지 기판(100, 100')의 내측 영역에 형성되고, 최외층 패턴들(51)은 패키지 기판(100, 100')의 외측 영역에 형성된다. 포스트 범프들(53)은 외곽 절연층(30)에 의해 노출된 내측 패턴들(23)의 일부 상에 형성된다. 이때, 내측 패턴들(23)은 회로패턴층(20)의 패턴들 중 패키지 기판(100, 100')의 내측 구간에 형성된 패턴들을 의미한다. 내측 패턴들(23)의 일부는 포스트 범프들(53)을 통해 외부 소자, 예컨대 플립 칩(도 3의 도면부호 200 참조)과 전기적으로 연결될 수 있다. 또한, 최외층 패턴들(51)은 외곽 절연층(30)에 의해 노출된 외측 패턴들(21)의 일부 상에 형성된다. 이때, 외측 패턴들(21)의 일부는 최외층 패턴들(51)을 통해 외부 패키지, 예컨대 패키지 온 패키지(POP) 기판 구성 시 상부 패키지 기판(도 3의 도면부호 300 참조)과 전기적으로 연결될 수 있다.
이에 따라, 포스트 범프들(53)은 예컨대 플립 칩(200)과 연결되는 소위 C4 (controlled collapse chip connection) 패턴 영역을 형성하고, 최외층 패턴들(51)은 예컨대 POP 기판의 상부 패키지 기판(300)과 연결되는 소위 POP 패턴 영역을 형성할 수 있다. 예컨대, 포스트 범프들(53)은 플립 칩(200)이 접속될 패드일 수 있다. POP 기판 구성 시 포스트 범프들(53) 상에 플립 칩(200)이 실장될 수 있다.
포스트 범프들(53)과 최외층 패턴들(51)은 도전성 금속재질, 예컨대 Cu 재질로 이루어질 수 있고, 예컨대, 통상적으로 사용되는 동(Cu)으로 도금하여 형성될 수 있다. 이때, 전해도금이나 무전해도금, 스퍼터링, 증착 도금 방식 등이 사용될 수 있다.
계속하여, 도 1, 2, 5a 및/또는 5b를 참조하면, 패키지 기판(100, 100')의 레지스트층(60)은 외곽 절연층(30) 상에 형성된다. 도 1, 2, 5a 및/또는 5b에서, 레지스트층(60)은 종래의 도 6b 내지 6f와 동일 도면부호를 사용하고 있다. 즉, 레지스트층(60)은 솔더레지스트층(60)일 수 있다. 또한, 레지스트층(60)은 동일 도면부호에도 불구하고 종래의 도 6b 내지 6f에서의 솔더레지스트층과 다른 절연재료일 수도 있다.
이때, 레지스트층(60)은 외곽 절연층(30) 상에서 혼합패턴층(50) 중 최외층 패턴들(51)을 보호한다. 즉, 솔더레지스트와 같은 역할을 수행한다. 예컨대, 도 1 및 2에 도시된 바와 같이, 레지스트층(60)은 혼합패턴층(50) 중 포스트 범프들(53)을 제외한 최외층 패턴들(51)을 보호하도록 형성될 수 있다. 이때, 레지스트층(60)은 오픈영역에 의해 최외층 패턴들(51)을 노출시킨다.
또는, 도 5a 및 5b를 참조하면, 하나의 예에서, 레지스트층(60)은 제1 레지스트 영역(61) 및 제2 레지스트 영역(63)을 포함하여 이루어질 수 있다. 이때, 제1 레지스트 영역(61)은 최외층 패턴들(51)을 보호하고 오픈영역에 의해 최외층 패턴들(51)의 일부 표면을 노출시킨다. 또한, 제2 레지스트 영역(63)은 포스트 범프들(53) 사이에 드러난 외곽 절연층(30)을 커버한다. 물론, 제1 레지스트 영역(61)과 포스트 범프들(53) 사이에서 노출된 외곽 절연층(30)도 커버한다. 이때, 제2 레지스트 영역(63)은 포스트 범프(53)와 외곽 절연층(30) 사이의 높이로 형성될 수 있다. 예컨대, 외곽 절연층(30) 상에 도포된 레지스트 재료에 대한 현상의 세기를 조절하여 제1 레지스트 영역(61)의 오픈영역과 제2 레지스트 영역의 높이를 형성할 수 있다.
예컨대, 하나의 예에서, 레지스트층(60)은 솔더레지스트 및 광경화수지 중 외곽 절연층(30)의 재질과 다르게 선택된 어느 하나로 형성될 수 있다. 즉, 레지스트층(60)은 외곽 절연층(30)과 이종재질로 이루어질 수 있다. 레지스트층(60)이 솔더레지스트로 형성되는 경우 최외층 패턴들(51)을 외부로부터 보호하고 예기치 못한 납땜 등에 의한 최외층 패턴들(51)과의 접속을 차단할 수 있다. 예컨대, 레지스트층(60)의 오픈영역을 통해 최외층 패턴들(51) 상에 접속부재로서 솔더 범프(80)가 형성되는 경우에, 레지스트층(60)으로 솔더레지스트를 사용할 수 있다. 또한, 레지스트층(60)으로 광경화수지를 사용하는 경우 재료 특성상 디스미어시 백화현상 불량이 없고, 시드층(21s, 23s, 30s)을 형성하기 위한 화학동과의 밀착력도 우수하다.
또한, 도 1, 2, 5a 및/또는 5b를 참조하면, 레지스트층(60)은 오픈영역에 의해 최외층 패턴들(51)을 노출시킨다. 예컨대, 도 5a 및/또는 5b를 참조하면, 레지스트층(60)의 제1 레지스트 영역(61)이 오픈영역에 의해 최외층 패턴들(51)을 노출시킨다. 이때, 레지스트층(60) 또는 제1 레지스트 영역(61)의 오픈 영역을 통해 예컨대 POP 기판 구성 시 상부 패키지 기판(300)과 접속되는 접속부재, 예컨대 솔더 범프(80) 또는 메탈포스트 등이 최외층 패턴들(51) 상에 안착될 수 있다. 이때, 최외층 패턴들(51)이 형성된 소위 POP 패턴 영역이 포스트 범프들(53)이 형성된 소위 C4 패턴 영역보다 높게 형성되어 있어, 도 3에 도시된 바와 같이 솔더 범프(80) 만으로도 예컨대 POP 기판 구성 시 상부 패키지 기판(300)과 솔더 범프(80)를 통해 연결될 수 있으므로, 최외층 패턴들(51) 상에 별도의 메탈포스트를 형성시키지 않아도 된다. 종래의 경우 소위 C4 패턴 영역과 소위 POP 패턴 영역의 높이가 같으므로, POP 피치가 짧을 때에는 일반 볼 범프를 사용하면 브리징(Bridging) 불량이 발생한다. 반면, 본 실시예에서는 도 1 및 2의 레지스트층(60) 또는 도 5a 및 5b의 제1 레지스트 영역(61)에 의해 포스트 범프들(53)에 의해 형성된 소위 C4 패턴 영역과 단차를 가지게 되고, 포스트 범프, 예컨대 Cu 포스트들보다 도 1 및 2의 레지스트층(60) 또는 도 5a 및 5b의 제1 레지스트 영역(61)에 의해 단차 형성된 소위 POP 패턴 영역이 높기 때문에 일반 볼 범프를 사용하더라도 브리징 불량이 생기지 않거나 감소될 수 있다.
또한, 도 2를 참조하면, 하나의 예에서, 접속부재인 솔더 범프(80) 또는 메탈포스트가 안착되는 최외층 패턴들(51)의 표면 및 포스트 범프들(53)의 표면에 도금층(70)이 형성될 수 있다. 이때, 도금층(70)은 주석(Tin), 금(Au), 은(Ag), 타이타늄(Ti), 니켈(Ni) 등의 금속재료를 이용하여 형성될 수 있다.
또한, 도 1, 2, 5a 및/또는 5b를 참조하면, 하나의 예에서, 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 표면과 혼합패턴층(50) 사이 및 외곽 절연층(30)의 표면과 혼합패턴층(50) 사이에 시드층(21s, 23s, 30s)이 형성될 수 있다. 예컨대, 혼합패턴층(50)의 도금에 앞서 도전 시드층(21s, 23s, 30s)이 혼합패턴층(50)의 접합부위에 해당하는 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 표면과 외곽 절연층(30)의 표면에 형성될 수 있다. 이때, 시드층(21s, 23s, 30s)을 형성하는 화학동 공정이 외곽 절연층(30)에만 적용되고, 레지스트층(60)에는 적용되지 않는다.
예컨대, 시드층(21s, 23s, 30s)은 동(Cu)를 사용하여 무전해 도금으로 형성될 수 있다. 종래에는 솔더레지스트층(도 6c 내지 6f의 도면부호 60 참조)상에 시드층(도 6c 내지 6f의 도면부호 60s 참조)을 형성하였는데. 이때, 시드층(60s)을 형성하는 화학동, 예컨대 무전해 동도금층이 솔더레지스트층(도 6c 내지 6f의 도면부호 60 참조)과의 밀착력이 낮다. 반면에, 본 실시예에서는 외곽 절연층(30) 상에 시드층(30s)이 형성되기 때문에 밀착력이 종래의 구조보다 높아진다.
예컨대, 시드층(21s, 23s, 30s)을 형성하기 전에 외곽 절연층(30)과 천공 부위에서 디스미어 처리를 수행하여, 시드층(30s)과 결합되는 외곽 절연층(30)의 조도(Roughness)를 향상시킬 수 있다. 이에 따라, 시드층(30s)과 외곽 절연층(30) 사이의 결합력이 높아지게 된다.
패키지 기판 제조방법
다음으로, 본 발명의 제3 실시예에 따른 패키지 기판 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 패키지 기판 및 도 1 및 2가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 4a 내지 4e는 본 발명의 다른 하나의 실시예에 따른 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
도 5a 내지 5b는 도 4d에 따른 단계 후의 패키지 기판 제조방법의 각 단계를 개략적으로 나타낸 도면이다.
도 4a 내지 4e를 참조하면, 하나의 예에 따른 패키지 기판 제조방법은 외곽 절연층 적층 단계(도 4a 참조), 외곽 절연층 가공 단계(도 4b 참조), 혼합패턴층 형성 단계(도 4c 및 4d 참조) 및 레지스트층 형성 단계(도 4e 참조)를 포함하여 이루어질 수 있다. 또한, 도 2의 구조를 참조하면, 접속부재 안착 단계를 더 포함할 수 있다.
먼저, 도 4a를 참조하면, 외곽 절연층 적층 단계에서는, 상부에 회로패턴층(20)이 형성된 내부 절연층(10)을 준비하고, 내부 절연층(10) 상에 회로패턴층(20)을 보호하는 외곽 절연층(30)을 적층한다. 내부 절연층(10) 상에 형성된 회로패턴층(20)은 이후에 형성되는 포스트 범프들(53) 및 최외층 패턴층들의 형성 위치에 따라 내측 패턴들(23)과 외측 패턴들(21)로 구분될 수 있다. 회로패턴층(20)의 내측 패턴들(23)은 회로패턴층(20)의 패턴들 중 패키지 기판(100, 100')의 내측 구간에 형성된 패턴들을 의미하고, 외측 패턴들(21)은 패키지 기판(100, 100')의 외측 구간에 형성된 패턴들을 의미한다. 회로패턴층(20)의 내측 패턴들(23)의 일부는 포스트 범프들(53)을 통해 외부 소자, 예컨대 플립 칩(200)과 전기적으로 연결될 수 있다. 또한, 회로패턴층(20)의 외측 패턴들(21)의 일부는 최외층 패턴들(51)을 통해 외부 패키지, 예컨대 POP 기판 구성 시 상부 패키지 기판(300)과 전기적으로 연결될 수 있다.
도 4a에서 도면부호 30'은 내부 절연층(10) 재료가 적층되어 경화되기 전을 나타낸 것이고, 도면부호 30'이 경화되면 도면부호 30과 동일해진다. 내부 절연층(10)은 통상의 적층기판에서 빌드-업 레이어를 형성하는 절연층이므로, 통상의 절연기판 재료를 사용할 수 있다. 외곽 절연층 또한 통상의 빌드-업 절연재료를 사용할 수 있다.
예컨대, 하나의 예에서, 외곽 절연층(30)은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어질 수 있다. 예컨대, 열경화수지 재질로는 PPG, ABF 등이 사용될 수 있다.
또한, 하나의 예에서, 외곽 절연층(30)은 내부 절연층(10)과 동일한 절연재를 사용할 수 있다.
다음으로, 도 4b를 참조하면, 외곽 절연층 가공 단계에서는, 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 각 일부가 노출되도록 외곽 절연층(30)이 가공된다. 외곽 절연층(30)은 통상의 기판용 절연재가 사용되므로, 기판의 절연층 가공 방식인 비아 가공과 유사 또는 동일하게 가공된다. 예컨대, 외곽 절연층(30)이 열경화수지 재질의 경우에는 CO2 레이저, Yag 레이저 등의 레이저 가공 등에 의해 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 각 일부가 노출되도록 할 수 있다. 또한, 외곽 절연층(30)이 광경화수지 재질인 경우 포토리소그래피 공법이나, CO2 레이저, Yag 레이저 등의 레이저 가공 등에 의해 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 각 일부가 노출되도록 할 수 있다.
도 4b에서, 도면부호 31a는 최외층 패턴들(51)이 안착될 영역인 회로패턴층(20)의 외측 패턴들(21)의 일부를 노출시키는 영역을 나타내고, 도면부호 33a는 포스트 범프들(53)이 안착될 회로패턴층(20)의 내측 패턴들(23)의 일부를 노출시키는 영역을 나타낸다.
이때, 외곽 절연층 가공에 의해 생긴 스미어(smear)를 제거하기 위해 디스미어(desmear) 처리가 수행될 수 있다. 외곽 절연층 표면에 대해서 디스미어 처리를 수행하여 외곽 절연층(30)의 표면 조도(roughness)를 개선시킬 수 있다.
하나의 예에서, 도 4b와 도 4c를 참조하면, 외곽 절연층 가공 단계와 혼합패턴층 형성 단계 사이에 시드층 형성 단계를 더 포함할 수 있다. 시드층(21s, 23s, 30s)은 혼합패턴층(50)의 도금 시, 혼합패턴층(50)의 성장을 위해 미리 형성된 층이다. 이때, 시드층 형성 단계에서는, 포스트 범프들(53) 및 최외층 패턴들(51)을 형성하기 전에, 외곽 절연층(30)의 가공에 따라 노출된 외측 및 내측 패턴들(21, 23)의 표면 및 외곽 절연층(30)의 표면에 무전해 도금으로 시드층(21s, 23s, 30s)을 형성할 수 있다. 도 6c 내지 5e를 참조하면, 종래에는 솔더레지스트층(도 6c 내지 5e의 도면부호 60) 상에 시드층(도 6c 내지 5e의 도면부호 60s)이 형성되므로, 시드층(도 6c 내지 5e의 도면부호 60s)의 밀착력이 낮았으나, 도 4c 및 4d를 참조하면, 본 실시예에서는 외곽 절연층(30) 상에 시드층(30s)이 형성되므로 무전해 도금에 의한 화학동의 밀착력이 높아진다. 예컨대, 시드층(21s, 23s, 30s)은 무전해 동도금을 수행하여 형성될 수 있다. 혼합패턴층 형성 후에, 혼합패턴층(50)이 형성되지 않은 영역에 남은 시드층은 예컨대 플래시 에칭에 의해 제거될 수 있다.
또한, 직접 도시되지 않았으나, 하나의 예에서, 시드층 형성 단계에서, 무전해 도금을 수행하기 전에 외곽 절연층(30)의 가공에 따라 노출된 외측 및 내측 패턴들(21, 23)의 표면 및 외곽 절연층(30)의 표면에 디스미어 처리를 수행한 후 무전해 동도금으로 시드층(21s, 23s, 30s)을 형성할 수 있다. 예컨대, 디스미어 처리를 수행하여, 시드층(30s)과 결합되는 외곽 절연층(30)의 조도(Roughness)를 향상시킬 수 있고, 그에 따라, 시드층(30s)과 외곽 절연층(30) 사이의 결합력이 높아지게 된다.
다음으로, 도 4c 및 4d를 참조하여, 혼합패턴층 형성 단계를 살펴본다. 이때, 혼합패턴층(50)은 포스트 범프들(53)과 최외층 패턴들(51)로 이루어진다. 혼합패턴층 형성 단계에서는 포스트 범프들(53)과 최외층 패턴들(51)이 동시에 형성된다. 이때, 포스트 범프들(53)은 외곽 절연층(30)의 가공에 따라 노출된 회로패턴층(20)의 내측 패턴들(23)의 일부 상에 형성된다. 동시에, 최외층 패턴들(51)은 외곽 절연층(30)의 가공에 따라 노출된 회로패턴층(20)의 외측 패턴들(21)의 일부 상에 형성된다. 이때, 포스트 범프들(53)은 패키지 기판 완성 후 외부 소자, 예컨대 플립 칩(200)과 전기적으로 연결될 수 있다. 또한, 최외층 패턴들(51)은 패키지 기판 완성 후 예컨대 POP 기판 구성 시 상부 패키지 기판(300)과 전기적으로 연결될 수 있다. 즉, 포스트 범프들(53)은 예컨대 플립 칩(200)과 연결되는 소위 C4 (controlled collapse chip connection) 패턴 영역을 형성하고, 최외층 패턴들(51)은 예컨대 POP 기판의 상부 패키지 기판(300)과 연결되는 소위 POP 패턴 영역을 형성할 수 있다. 예컨대, 포스트 범프들(53)은 플립 칩(200)이 접속될 패드일 수 있다. 패키지 기판(100, 100') 제조 후, 예컨대 POP 기판 구성 시 포스트 범프들(53) 상에 플립 칩(200)이 실장될 수 있다.
포스트 범프들(53)과 최외층 패턴들(51)은 도전성 금속재질, 예컨대 Cu 재질로 이루어질 수 있고, 예컨대, 통상적으로 사용되는 동(Cu)으로 도금하여 형성될 수 있다. 이때, 전해도금이나 무전해도금, 스퍼터링, 증착 도금 방식 등이 사용될 수 있다. 예컨대, 포스트 범프들(53) 및 최외층 패턴들(51)을 도금 형성 시, 사전에 시드층(21s, 23s, 30s)이 형성될 수 있고, 시드층(21s, 23s, 30s) 상에 포스트 범프들(53)과 최외층 패턴들(51)을 형성하는 경우 예컨대 전해 도금 방식으로 도금될 수 있다.
도 4c 및 4d를 참조하여, 구체적으로 혼합패턴층 형성 단계를 살펴본다. 하나의 예에서, 혼합패턴층 형성 단계는 드라이필름 레지스트 적층 단계(도 4c 참조), 및 전해도금 및 레지스트 제거 단계(도 4d 참조)를 포함할 수 있다. 이때, 혼합패턴층 형성 단계 이전에 전술한 시드층 형성 단계가 미리 수행될 수 있다.
도 4c를 참조하면, 드라이필름 레지스트 적층 단계에서는 시드층(21s, 23s, 30s) 상에 드라이필름 레지스트(DFR)(40)를 적층하고 레지스트 패턴을 형성한다. 레지스트 패턴은 이후 도금을 통해 포스트 범프들(53) 및 최외층 패턴들(51)을 형성하기 위한 패턴이다.
다음으로, 도 4d를 참조하면, 전해도금 및 레지스트 제거 단계에서는, 레지스트 패턴을 따라 포스트 범프들(53) 및 최외층 패턴들(51)을 형성하기 위한 전해 도금이 수행된다. 또한, 전해도금 및 레지스트 제거 단계에서는, 전해도금 수행 후 드라이필름 레지스트(40)가 제거된다. 드라이필름 레지스트(40)가 제거되면, 포스트 범프들(53)과 최외층 패턴들(51)이 남게 된다. 예컨대, 이때, 드라이필름 레지스트(40)를 제거하기 전에 포스트 범프들(53)과 최외층 패턴들(51)의 표면을 다듬질하는 래핑(lapping) 공정이 수행될 수 있다.
또한, 도 4d와 도 4e를 비교 참조하면, 드라이필름 레지스트(40) 제거 후에 잔여 시드층을 제거하는 단계를 더 포함할 수 있다. 즉, 드라이필름 레지스트(40) 제거 후 레지스트층(60)을 형성하기 전에, 플래시 에칭을 통하여, 포스트 범프들(53) 및 최외층 패턴들(51) 사이의 잔여 시드층을 제거할 수 있다.
다음으로, 도 4e 및/또는 5a를 참조하여, 레지스트층 형성 단계를 살펴본다. 도 4e 및 5a는 각각 레지스트층 형성 단계를 나타내고 있는데, 실시예에 따라, 서로 선택적일 수 있다. 도 4e 및 5a를 참조하면, 레지스트층 형성 단계에서는, 외곽 절연층(30) 상에 레지스트층(60)을 형성한다. 이때, 레지스트층(60)은 최외층 패턴들(51)을 보호하고, 오픈영역에 의해 최외층 패턴들(51)의 일부를 노출시킨다. 예컨대, 레지스트층(60)은 종래의 솔더레지스트층과 동일한 역할을 수행할 수 있다.
예컨대, 하나의 예에서, 도 4e에 도시된 바와 같이, 레지스트층(60)은 혼합패턴층(50) 중 포스트 범프들(53)을 제외한 최외층 패턴들(51)을 보호하도록 형성될 수 있다. 이때, 레지스트층(60)은 오픈영역에 의해 최외층 패턴들(51)을 노출시킨다.
또는, 다른 예에서, 도 5a를 참조하면, 제1 레지스트 영역(61) 및 제2 레지스트 영역(63)을 포함하는 레지스트층(60)을 외곽 절연층(30) 상에 형성시킬 수 있다. 이때, 제1 레지스트 영역(61)은 최외층 패턴들(51)을 보호하고 오픈영역에 의해 최외층 패턴들(51)의 일부 표면을 노출시킨다.
또한, 제2 레지스트 영역(63)은 포스트 범프들(53) 사이에 드러난 외곽 절연층(30)을 커버한다. 이때, 제2 레지스트 영역(63)은 포스트 범프(53)와 외곽 절연층(30) 사이의 높이로 형성될 수 있다.
예컨대, 하나의 예에서, 외곽 절연층(30) 상에 도포된 레지스트 재료에 대한 현상의 세기를 조절하여 제1 레지스트 영역(61)의 오픈영역과 제2 레지스트 영역의 높이를 형성할 수 있다. 즉, 외곽 절연층(30) 상에 도포된 레지스트에 대한 현상 세기를 달리하여, 제1 레지스트 영역(61)은 최외층 패턴들(51)의 일부를 노출시키고 제2 레지스트 영역(63)은 포스트 범프(53) 높이보다 낮게 형성시킬 수 있다.
도 4e 및 5a를 참조하면, 레지스트층 형성에 따라, 포스트 범프들(53)이 형성된 소위 C4 패턴 영역보다 최외층 패턴들(51)이 형성된 소위 POP 패턴 영역이 높게 형성된다. 최외층 패턴들(51)이 형성된 소위 POP 패턴 영역이 포스트 범프들(53)이 형성된 소위 C4 패턴 영역보다 높게 형성되므로 최외층 패턴들(51) 상에 별도의 포스트를 형성시키지 않아도 된다. 도 2 또는 5b, 그리고 도 3을 참조하면, 도 2의 레지스트층(60) 또는 도 5b의 제1 레지스트 영역(61)의 오픈영역에 의해 노출된 최외층 패턴들(51) 상에 메탈포스트가 아닌 솔더 범프(80)가 형성된 것이 도시되고 있다. 도시되지 않았으나, 실시예에 따라, 최외각 패턴들 상에 메탈포스트를 추가할 수도 있다.
예컨대, 이때, 도 4e 및/또는 5a를 참조하면, 레지스트층(60)은 솔더레지스트 및 광경화수지 중 외곽 절연층(30)의 재질과 다르게 선택된 어느 하나로 형성될 수 있다. 예컨대, 레지스트층(60)의 오픈영역을 통해 최외층 패턴들(51) 상에 접속부재로서 솔더 범프(80)가 형성될 경우에는, 레지스트층(60)으로 솔더레지스트를 사용할 수 있고, 이에 한정되지 않는다. 또한, 레지스트층(60)으로 광경화수지를 사용하는 경우 재료 특성상 디스미어시 백화현상 불량이 없고, 시드층을 형성하기 위한 화학동과의 밀착력도 우수하다.
또한, 도 2 및 5b를 참조하여, 또 하나의 예를 살펴본다. 이때, 패키지 기판 제조 방법은 접속부재 안착 단계를 더 포함할 수 있다. 예컨대, 도 2의 레지스트층(60) 또는 도 5b의 제1 레지스트 영역(61)의 오픈영역을 통해 노출된 최외층 패턴들(51) 상에 접속부재로, 메탈포스트 또는 솔더 범프(80)를 안착시킬 수 있다. 도 2 및 5b는 최외층 패턴들(51) 상에 솔더 범프(80)가 안착된 것이 도시되고 있다.
패키지 온 패키지 기판
다음으로, 본 발명의 제2 실시예에 따른 패키지 온 패키지 기판을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 패키지 기판 및 도 1, 2, 5a 및 5b가 참조될 것이고, 이에 따라 중복되는 설명들은 생략될 수 있다.
도 3은 본 발명의 하나의 실시예에 따른 패키지 온 패키지 기판을 개략적으로 나타낸 도면이다.
도 3을 참조하면, 하나의 예에 따른 패키지 온 패키지(POP : Package On Package) 기판은 플립 칩(200), 상부 패키지 기판(300) 및 하부 패키지 기판(도 1 및 2의 도면부호 100, 100' 참조)을 포함하고 있다. 하부 패키지 기판(100, 100') 상에 내측 영역에는 플립 칩(200)이 실장되고, 하부 패키지 기판(100, 100')의 외측 영역은 접속부재를 통해 상부 패키지 기판(300)과 연결될 수 있다. 도 3에서 도면부호 250은 플립 칩(200)의 하부에 형성된 솔더볼로 하부 패키지 기판(100, 100')의 포스트 범프들(53)에 부착되어 있다. 도 3에서 도면부호 310은 상부 패키지 기판(300)의 기판 적층체를 나타내고, 도면부호 330은 접속부재, 예컨대 솔더 범프(80)와 접속하는 범프 패드를 나타낸다.
도 1, 2, 5a 및 5b는 하부 패키지 기판을 예시하고 있다. 하부 패키지 기판(100, 100')에 대한 설명은 전술한 제1 및 제3 실시예를 참조할 것이다.
도 1, 2, 3, 5a 및 5b를 참조하면, 하부 패키지 기판(100, 100')은 내부 절연층(10), 회로패턴층(20), 외곽 절연층(30), 혼합패턴층(50) 및 레지스트층(60)을 포함하여 이루어질 수 있다.
내부 절연층(10)은 통상의 기판절연재로 이루어진다. 예컨대, 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어질 수 있다.
내부 절연층(10) 상에 회로패턴층(20)이 형성되어 있다.
도 1, 2, 3, 5a 및 5b를 참조하면, 외곽 절연층(30)은 내부 절연층(10) 상에 형성되어 회로패턴층(20)을 보호한다. 또한, 외곽 절연층(30)은 혼합패턴층(50)이 안착될 수 있도록 회로패턴층(20)의 외측 및 내측 패턴들(21, 23)의 각 일부를 노출시킨다.
예컨대, 하나의 예에서, 외곽 절연층(30)은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어질 수 있다. 예컨대, 열경화수지의 경우 PPG, ABF 등이 사용될 수 있다. 예컨대, 외곽 절연층(30)은 내부 절연층(10)과 동일 재질일 수 있다.
다음으로, 혼합패턴층(50)은 포스트 범프들(53)과 최외층 패턴들(51)로 이루어진다. 포스트 범프들(53)은 외곽 절연층(30)에 의해 노출된 회로패턴층(20)의 내측 패턴들(23)의 일부 상에 형성된다. 이때, 포스트 범프들(53)은 플립 칩(200)과 접속된다. 최외층 패턴들(51)은 외곽 절연층(30)에 의해 노출된 호로패턴층의 외측 패턴들(21)의 일부 상에 형성된다.
포스트 범프들(53)과 최외층 패턴들(51)은 도전성 금속재질, 예컨대 Cu 재질로 이루어질 수 있고, 예컨대, 통상적으로 사용되는 동(Cu)으로 도금하여 형성될 수 있다. 이때, 전해도금이나 무전해도금, 스퍼터링, 증착 도금 방식 등이 사용될 수 있다.
또한, 도 2, 3 및 5b를 참조하면, 하나의 예에서, 외측 및 내측 패턴들(21, 23)의 표면과 혼합패턴층(50) 사이 및 외곽 절연층(30)의 표면과 혼합패턴층(50) 사이에 시드층(21s, 23s, 30s)이 형성될 수 있다. 예컨대, 시드층(21s, 23s, 30s)은 동(Cu)를 사용하여 무전해 도금으로 형성될 수 있다.
또한, 도 2, 3 및 5b를 참조하면, 하나의 예에서, 플립 칩(200)과 접속하는 포스트 범프들(53)의 표면 및 접속부재가 안착되는 최외층 패턴들(51)의 표면에 도금층(70)이 형성될 수 있다. 이때, 도금층(70)은 주석(Tin), 금(Au), 은(Ag), 타이타늄(Ti), 니켈(Ni) 등의 금속재료를 이용하여 형성될 수 있다.
다음으로, 도 1, 2, 3, 5a 및 5b를 참조하면, 레지스트층(60)이 외곽 절연층(30) 상에 형성되고 혼합패턴층(50) 중 포스트 범프들(53)을 제외한 최외층 패턴들(51)을 보호한다. 즉, 솔더레지스트와 같은 역할을 수행한다.
예컨대, 도 1 및 2에 도시된 바와 같이, 레지스트층(60)은 혼합패턴층(50) 중 포스트 범프들(53)을 제외한 최외층 패턴들(51)을 보호하도록 형성될 수 있다. 이때, 레지스트층(60)은 오픈영역에 의해 최외층 패턴들(51)을 노출시킨다.
또는, 도 5a 및 5b를 참조하면, 하나의 예에서, 레지스트층(60)은 제1 레지스트 영역(61) 및 제2 레지스트 영역(63)을 포함하여 이루어질 수 있다. 이때, 제1 레지스트 영역(61)은 최외층 패턴들(51)을 보호하고 오픈영역에 의해 최외층 패턴들(51)의 일부 표면을 노출시킨다. 또한, 제2 레지스트 영역(63)은 포스트 범프들(53) 사이에 드러난 외곽 절연층(30)을 커버한다. 이때, 제2 레지스트 영역(63)은 포스트 범프(53)와 외곽 절연층(30) 사이의 높이로 형성될 수 있다. 예컨대, 외곽 절연층(30) 상에 도포된 레지스트 재료에 대한 현상의 세기를 조절하여 제1 레지스트 영역(61)의 오픈영역과 제2 레지스트 영역의 높이를 형성할 수 있다.
이때, 도 3을 참조하면, 상부 패키지 기판(300)은 레지스트층(60)의 오픈영역을 통해 최외층 패턴들(51) 상에 안착되는 접속부재에 의해 하부 패키지 기판(100, 100')과 접속된다.
예컨대, 하나의 예에서, 레지스트층(60)은 솔더레지스트 및 광경화수지 중 외곽 절연층(30)의 재질과 다르게 선택된 어느 하나로 형성될 수 있다. 즉, 레지스트층(60)은 외곽 절연층(30)과 이종재질로 이루어질 수 있다.
또한, 하나의 예에서, 접속부재는 솔더범프 또는 메탈포스트일 수 있다. 도 2, 3 및 4e를 참조하면, 최외층 패턴들(51)이 형성된 소위 POP 패턴 영역이 포스트 범프들(53)이 형성된 소위 C4 패턴 영역보다 높게 형성되므로, 최외층 패턴들(51) 상에 별도의 포스트를 형성시키지 않고, 솔더 범프(80) 만으로 상부 패키지 기판(300)과 연결되도록 할 수 있다. 도 3을 참조하면, 상부 패키지 기판(300)의 범프 패드(330)가 하부 패키지 기판(100, 100')의 최외층 패턴들(51) 상에 형성된 솔더 범프(80)에 접촉되고 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 내부 절연층 20 : 회로패턴층
21 : 외측 패턴 23 : 내측 패턴
30 : 외곽 절연층 40, 140 : 드라이필름 레지스트
50 : 혼합패턴층 51 : 최외층 패턴
53 : 포스트 범프 60 : 레지스트층 또는 솔더레지스트층
70 : 도금층 80 : 솔더 범프
100, 100' : 패키지 기판 또는 하부 패키지 기판
200 : 플립 칩 250 : 솔더볼
300 : 상부 패키지 기판 310 : 기판 적층체
330 : 범프 패드

Claims (20)

  1. 내부 절연층;
    상기 내부 절연층 상에 형성된 회로패턴층;
    상기 내부 절연층 상에 형성되어 상기 회로패턴층을 보호하고, 상기 회로패턴층의 외측 및 내측 패턴들의 각 일부를 노출시키는 외곽 절연층;
    상기 외곽 절연층에 의해 노출된 상기 내측 패턴들의 일부 상에 형성된 포스트 범프들 및 상기 외곽 절연층에 의해 노출된 상기 외측 패턴들의 일부 상에 형성된 최외층 패턴들로 이루어지는 혼합패턴층; 및
    상기 외곽 절연층 상에 형성되며, 상기 혼합패턴층 중 상기 최외층 패턴들을 보호하고, 오픈영역에 의해 상기 최외층 패턴들을 노출시키는 레지스트층;을 포함하여 이루어지는 패키지 기판.
  2. 청구항 1에 있어서,
    상기 레지스트층은 상기 최외층 패턴들을 보호하는 제1 레지스트 영역, 및 상기 포스트 범프들 사이에 드러난 상기 외곽 절연층을 커버하고 상기 포스트 범프와 상기 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하여 이루어지는 것을 특징으로 하는 패키지 기판.
  3. 청구항 1 또는 2에 있어서,
    상기 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고,
    상기 레지스트층은 솔더레지스트 및 광경화수지 중 상기 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성된 것을 특징으로 하는 패키지 기판.
  4. 청구항 3에 있어서,
    상기 외곽 절연층은 상기 내부 절연층과 동일 재질로 형성된 패키지 기판.
  5. 청구항 3에 있어서,
    상기 혼합패턴층은 Cu 재질로 이루어지고,
    상기 포스트 범프들은 플립 칩이 접속될 패드이고,
    상부 패키지 기판과 접속될 솔더 범프 또는 메탈포스트가 상기 레지스트층의 오픈영역을 통해 상기 최외층 패턴들 상에 안착된 것을 특징으로 하는 패키지 기판.
  6. 청구항 5에 있어서,
    상기 솔더 범프 또는 메탈포스트가 안착되는 상기 최외층 패턴들의 표면 및 상기 포스트 범프들의 표면에 도금층이 형성된 것을 특징으로 하는 패키지 기판.
  7. 청구항 3에 있어서,
    상기 외측 및 내측 패턴들의 표면과 상기 혼합패턴층 사이, 및 상기 외곽 절연층의 표면과 상기 혼합패턴층 사이에 시드층이 형성된 것을 특징으로 하는 패키지 기판.
  8. 플립 칩, 상부 패키지 기판 및 하부 패키지 기판을 포함하는 패키지 온 패키지 기판에 있어서,
    상기 하부 패키지 기판은:
    내부 절연층;
    상기 내부 절연층 상에 형성된 회로패턴층;
    상기 내부 절연층 상에 형성되어 상기 회로패턴층을 보호하고, 상기 회로패턴층의 외측 및 내측 패턴들의 각 일부를 노출시키는 외곽 절연층;
    상기 외곽 절연층에 의해 노출된 상기 내측 패턴들의 일부 상에 형성되며 상기 플립 칩과 접속되는 포스트 범프들, 및 상기 외곽 절연층에 의해 노출된 상기 외측 패턴들의 일부 상에 형성된 최외층 패턴들로 이루어지는 혼합패턴층; 및
    상기 외곽 절연층 상에 형성되며, 상기 혼합패턴층 중 상기 최외층 패턴들을 보호하고, 오픈영역에 의해 상기 최외층 패턴들을 노출시키는 레지스트층;을 포함하고,
    상기 상부 패키지 기판은 상기 레지스트층의 오픈영역을 통해 상기 최외층 패턴들 상에 안착되는 접속부재에 의해 상기 하부 패키지 기판과 접속되는 것을 특징으로 하는 패키지 온 패키지 기판.
  9. 청구항 8에 있어서,
    상기 레지스트층은 상기 최외층 패턴들을 보호하는 제1 레지스트 영역, 및 상기 포스트 범프들 사이에 드러난 상기 외곽 절연층을 커버하고 상기 포스트 범프와 상기 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하여 이루어지는 것을 특징으로 하는 패키지 온 패키지 기판.
  10. 청구항 8 또는 9에 있어서,
    상기 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고,
    상기 레지스트층은 솔더레지스트 및 광경화수지 중 상기 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성된 것을 특징으로 하는 패키지 온 패키지 기판.
  11. 청구항 10에 있어서,
    상기 혼합패턴층은 Cu 재질로 이루어지고,
    상기 접속부재는 솔더범프 또는 메탈포스트이고,
    상기 플립 칩과 접속하는 상기 포스트 범프들의 표면 및 상기 접속부재가 안착되는 상기 최외층 패턴들의 표면에 도금층이 형성된 것을 특징으로 하는 패키지 온 패키지 기판.
  12. 청구항 10에 있어서,
    상기 외측 및 내측 패턴들의 표면과 상기 혼합패턴층 사이 및 상기 외곽 절연층의 표면과 상기 혼합패턴층 사이에 시드층이 형성된 것을 특징으로 하는 패키지 온 패키지 기판.
  13. 상부에 회로패턴층이 형성된 내부 절연층 상에 상기 회로패턴층을 보호하는 외곽 절연층을 적층하는 단계;
    상기 회로패턴층의 외측 및 내측 패턴들의 각 일부가 노출되도록 상기 외곽 절연층을 가공하는 단계;
    상기 외곽 절연층의 가공에 따라 노출된 상기 내측 패턴들의 일부 상에 포스트 범프들을 형성하고, 동시에 상기 외곽 절연층의 가공에 따라 노출된 상기 외측 패턴들의 일부 상에 최외층 패턴들을 형성하는 단계; 및
    상기 외곽 절연층 상에 레지스트층을 형성하여 상기 최외층 패턴들을 보호하고, 오픈영역에 의해 상기 최외층 패턴들의 일부를 노출시키는 단계;를 포함하여 이루어지는 패키지 기판 제조방법.
  14. 청구항 13에 있어서,
    상기 레지스트층을 형성하는 단계에서, 상기 최외층 패턴들을 보호하고 상기 최외층 패턴들의 일부를 노출시키는 제1 레지스트 영역, 및 상기 포스트 범프들 사이에 드러난 상기 외곽 절연층을 커버하고 상기 포스트 범프와 상기 외곽 절연층 사이의 높이로 형성된 제2 레지스트 영역을 포함하는 상기 레지스트층을 형성하는 것을 특징으로 하는 패키지 기판 제조방법.
  15. 청구항 14에 있어서,
    상기 레지스트층을 형성하는 단계에서, 상기 외곽 절연층 상에 도포된 레지스트에 대한 현상 세기를 달리하여, 상기 제1 레지스트 영역은 상기 최외층 패턴들의 일부를 노출시키고 상기 제2 레지스트 영역은 상기 포스트 범프 높이보다 낮게 형성시키는 것을 특징으로 하는 패키지 기판 제조방법.
  16. 청구항 13 내지 15 중 어느 하나에 있어서,
    상기 외곽 절연층은 열경화수지, 광경화수지, 광·열경화성 수지 중 어느 하나의 재질로 이루어지고,
    상기 레지스트층은 솔더레지스트 및 광경화수지 중 상기 외곽 절연층의 재질과 다르게 선택된 어느 하나로 형성되는 것을 특징으로 하는 패키지 기판 제조방법.
  17. 청구항 16에 있어서,
    상기 포스트 범프들 및 최외층 패턴들은 Cu 재질로 형성되고,
    상기 패키지 기판 제조방법은 상기 레지스트층의 오픈영역을 통해 노출된 상기 최외층 패턴들 상에 메탈포스트 또는 솔더 범프를 안착시키는 단계를 더 포함하는 패키지 기판 제조방법.
  18. 청구항 16에 있어서,
    상기 포스트 범프들 및 최외층 패턴들을 형성하기 전에, 상기 외곽 절연층의 가공에 따라 노출된 상기 외측 및 내측 패턴들의 표면 및 상기 외곽 절연층의 표면에 무전해 도금으로 시드층을 형성하는 단계; 및
    상기 레지스트층을 형성하기 전에, 상기 포스트 범프들 및 최외층 패턴들 사이의 상기 시드층을 플래시 에칭하여 제거하는 단계;를 더 포함하는 패키지 기판 제조방법.
  19. 청구항 18에 있어서,
    상기 포스트 범프들 및 최외층 패턴들을 형성하는 단계는:
    상기 시드층 상에 드라이필름 레지스트를 적층하고 레지스트 패턴을 형성하는 단계; 및
    상기 레지스트 패턴을 따라 상기 포스트 범프들 및 최외층 패턴들을 형성하기 위한 전해 도금을 수행하고 상기 드라이필름 레지스트를 제거하는 단계;를 포함하는 것을 특징으로 하는 패키지 기판 제조방법.
  20. 청구항 18에 있어서,
    상기 시드층을 형성하는 단계에서, 상기 무전해 도금을 수행하기 전에 상기 외곽 절연층의 가공에 따라 노출된 상기 외측 및 내측 패턴들의 표면 및 상기 외곽 절연층의 표면에 디스미어 처리를 수행한 후 무전해 동도금으로 상기 시드층을 형성하는 것을 특징으로 하는 패키지 기판 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6584939B2 (ja) * 2015-12-10 2019-10-02 新光電気工業株式会社 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
JP2021052104A (ja) * 2019-09-25 2021-04-01 イビデン株式会社 プリント配線板およびその製造方法
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Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307776B1 (ko) * 1995-06-06 2001-11-22 엔도 마사루 프린트배선판
US6853060B1 (en) * 2003-04-22 2005-02-08 Amkor Technology, Inc. Semiconductor package using a printed circuit board and a method of manufacturing the same
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
US7633144B1 (en) * 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
TWI320680B (en) * 2007-03-07 2010-02-11 Phoenix Prec Technology Corp Circuit board structure and fabrication method thereof
KR100876899B1 (ko) * 2007-10-10 2009-01-07 주식회사 하이닉스반도체 반도체 패키지
JP5071084B2 (ja) * 2007-12-10 2012-11-14 パナソニック株式会社 配線用基板とそれを用いた積層用半導体装置および積層型半導体モジュール
US8704350B2 (en) * 2008-11-13 2014-04-22 Samsung Electro-Mechanics Co., Ltd. Stacked wafer level package and method of manufacturing the same
JP2010141055A (ja) * 2008-12-10 2010-06-24 Sanyo Electric Co Ltd 半導体モジュール、半導体モジュールの製造方法および携帯機器
KR20110064471A (ko) * 2009-12-08 2011-06-15 삼성전기주식회사 패키지 기판 및 그의 제조방법
JP5077448B2 (ja) * 2010-04-02 2012-11-21 株式会社デンソー 半導体チップ内蔵配線基板及びその製造方法
US8692129B2 (en) * 2011-03-31 2014-04-08 Ibiden Co., Ltd. Package-substrate-mounting printed wiring board and method for manufacturing the same
US9123763B2 (en) * 2011-10-12 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package (PoP) structure having at least one package comprising one die being disposed in a core material between first and second surfaces of the core material
US9105552B2 (en) * 2011-10-31 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8823180B2 (en) * 2011-12-28 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8642384B2 (en) * 2012-03-09 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
US9768105B2 (en) * 2012-04-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rigid interconnect structures in package-on-package assemblies
US9171790B2 (en) * 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US8803323B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9362197B2 (en) * 2012-11-02 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Molded underfilling for package on package devices
US9263377B2 (en) * 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same

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