JP2016018858A - 配線基板、半導体パッケージ - Google Patents

配線基板、半導体パッケージ Download PDF

Info

Publication number
JP2016018858A
JP2016018858A JP2014139957A JP2014139957A JP2016018858A JP 2016018858 A JP2016018858 A JP 2016018858A JP 2014139957 A JP2014139957 A JP 2014139957A JP 2014139957 A JP2014139957 A JP 2014139957A JP 2016018858 A JP2016018858 A JP 2016018858A
Authority
JP
Japan
Prior art keywords
layer
wiring
insulating layer
insulating
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014139957A
Other languages
English (en)
Other versions
JP6375159B2 (ja
Inventor
清水 規良
Noriyoshi Shimizu
規良 清水
雄資 郷津
Yusuke Gozu
雄資 郷津
六川 昭雄
Akio Mutsukawa
昭雄 六川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014139957A priority Critical patent/JP6375159B2/ja
Priority to US14/790,131 priority patent/US10028393B2/en
Publication of JP2016018858A publication Critical patent/JP2016018858A/ja
Application granted granted Critical
Publication of JP6375159B2 publication Critical patent/JP6375159B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/118Printed elements for providing electric connections to or between printed circuits specially for flexible printed circuits, e.g. using folded portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09545Plated through-holes or blind vias without lands
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09563Metal filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09854Hole or via having special cross-section, e.g. elliptical
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025Abrading, e.g. grinding or sand blasting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1572Processing both sides of a PCB by the same process; Providing a similar arrangement of components on both sides; Making interlayer connections from two sides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0038Etching of the substrate by chemical or physical means by laser ablation of organic insulating material combined with laser drilling through a metal layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452Solder masks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】高密度化を実現可能な配線基板を提供する。
【解決手段】コア層11と、第1配線層12と、非感光性樹脂からなる第1絶縁層13と、第1絶縁層に埋設された第1ビア配線14と、第1絶縁層の上面に第1ビア配線と接合された第2配線層31と、第2配線層を被覆するように第1絶縁層の上面に形成された感光性樹脂からなる第2絶縁層32と、第2絶縁層に埋設され第2配線層と接続する第2ビア配線と、コア層の他方の面に形成された第3配線層22と、コア層の他方の面側に形成された非感光性樹脂からなる第3絶縁層23と、第3絶縁層に埋設され前記第3配線層と接続する第3ビア配線と、コア層を貫通し、第1配線層と前記第3配線層とを接続する貫通配線と、を有し、第1絶縁層の上面は、第3絶縁層の下面よりも平坦であり、第2配線層は第1配線層よりも配線密度が高く、貫通配線のコア層の一方面側の上端面の面積が、コア層の他方面側よりも小さい。
【選択図】図1

Description

本発明は、配線基板、半導体パッケージに関する。
従来、半導体チップを搭載する半導体パッケージ用の配線基板として、例えば、コア層の上下面に絶縁層と配線層を積層したビルドアップ基板が用いられている。
又、近年、半導体パッケージが搭載される電子機器の小型化が進んでいる。これに伴い、半導体パッケージ用の配線基板に対し、更なる小型化、配線層の高密度化等が要求されている。
特開2003−023252号公報
しかしながら、配線基板の表面の平坦性や、レーザ加工によるビア小径化の限界から、配線の微細化にも限界があるため、配線層の高密度化に対する要求に対応できていないのが現状である。
本発明は、上記の点に鑑みてなされたものであり、配線層の高密度化を実現可能な配線基板等を提供することを課題とする。
本配線基板は、コア層と、前記コア層の一方の面に形成された第1配線層と、前記コア層の一方の面側に形成された非感光性樹脂からなる第1絶縁層と、前記第1絶縁層に埋設され、一方の端面が前記第1絶縁層の上面から露出する、ビアホールに金属が充填された第1ビア配線と、前記第1絶縁層の上面及び第1ビア配線の一方の端面に形成され、前記第1ビア配線の一方の端面と直接接合された第2配線層と、前記第2配線層を被覆するように前記第1絶縁層の上面に形成された、感光性樹脂からなる第2絶縁層と、前記第2絶縁層に埋設され前記第2配線層と電気的に接続する第2ビア配線と、前記コア層の他方の面に形成された第3配線層と、前記コア層の他方の面側に形成された非感光性樹脂からなる第3絶縁層と、前記第3絶縁層に埋設され前記第3配線層と電気的に接続する第3ビア配線と、前記コア層を一方の面から他方の面に貫通し、前記第1配線層と前記第3配線層とを電気的に接続する貫通配線と、を有し、前記第1絶縁層の上面は、前記第3絶縁層の下面よりも平坦であり、前記第2配線層は前記第1配線層よりも配線密度が高く形成されており、前記貫通配線の前記コア層の一方の面側の端面である上端面の面積が、前記コア層の他方の面側の端面である下端面の面積よりも小さいことを要件とする。
開示の技術によれば、配線層の高密度化を実現可能な配線基板等を提供できる。
第1の実施の形態に係る配線基板を例示する断面図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第1の実施の形態の変形例に係る配線基板を例示する断面図である。 第1の実施の形態の変形例に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態の変形例に係る配線基板の製造工程を例示する図(その2)である。 第2の実施の形態に係る配線基板を例示する図である。 第3の実施の形態に係る配線基板を例示する断面図である。 第1の実施の形態の応用例1に係る半導体パッケージを例示する断面図である。 第1の実施の形態の応用例2に係る半導体パッケージを例示する断面図である。 第1の実施の形態の応用例3に係る半導体パッケージを例示する断面図(その1)である。 第1の実施の形態の応用例3に係る半導体パッケージを例示する断面図(その2)である。 貫通配線の突出量に関するシミュレーションについて説明する図(その1)である。 貫通配線の突出量に関するシミュレーションについて説明する図(その2)である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る配線基板の構造]
まず、第1の実施の形態に係る配線基板の構造について説明する。図1は、第1の実施の形態に係る配線基板を例示する断面図である。なお、図1(b)は図1(a)のA部の拡大図である。
図1を参照するに、第1の実施の形態に係る配線基板1は、第1の配線部材10と、第1の配線部材10の一方の側に積層された第2の配線部材30と、第1の配線部材10の他方の側に積層されたソルダーレジスト層40とを有する。配線基板1の平面形状は、例えば、矩形状とすることができる。但し、これには限定されず、配線基板1は任意の平面形状とすることができる。
なお、本実施の形態では、便宜上、配線基板1の配線層37側を上側又は一方の側、ソルダーレジスト層40側を下側又は他方の側とする。又、各部位の配線層37側の面を一方の面又は上面、ソルダーレジスト層40側の面を他方の面又は下面とする。但し、配線基板1は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物をコア層11の一方の面11aの法線方向から視ることを指し、平面形状とは対象物をコア層11の一方の面11aの法線方向から視た形状を指すものとする。又、コア層11の一方の面11aに平行な断面を横断面、コア層11の一方の面11aに垂直な断面を縦断面と称する場合がある。
以下、第1の配線部材10、第2の配線部材30、及びソルダーレジスト層40について詳説する。まず、第1の配線部材10について説明する。第1の配線部材10は、第2の配線部材30よりも配線密度の低い配線層が形成された低密度配線層である。第1の配線部材10の略中心部には、コア層11が設けられている。コア層11としては、例えば、ガラスクロスにエポキシ系樹脂等の熱硬化性の絶縁性樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。絶縁性樹脂として、ポリイミド系樹脂やシアネート系樹脂等を用いてもよい。又、コア層11として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等の熱硬化性の絶縁性樹脂を含浸させた基板等を用いてもよい。コア層11の厚さは、例えば、80〜400μm程度とすることができる。なお、各図において、ガラスクロス等の図示は省略されている。
コア層11には、複数の貫通孔11xが形成されている。貫通孔11xは、コア層11の一方の面11a側に開口している上側開口部の面積が、コア層11の他方の面11b側に開口している下側開口部の面積よりも小さな孔とされている。貫通孔11xは、コア層11の一方の面11a側に開口している上側開口部から、コア層11の他方の面11b側に開口している下側開口部に向かうに従って横断面積が大きくなるテーパ形状である。
貫通孔11xの上側開口部及び下側開口部の平面形状は、例えば、円形とすることができる。この場合は、貫通孔11xは円錐台形状の孔となる。但し、貫通孔11xの内壁面の縦断面形状は直線状でなく曲線状であってもよい。貫通孔11xの内壁面の縦断面形状が曲線状であると、応力が特定の部分に集中せずに応力を緩和できる点で好適である。
貫通孔11x内には、貫通配線19が充填されている。貫通配線19の材料としては、例えば、銅(Cu)等を用いることができる。貫通配線19は、コア層11の一方の面11a側の端面である上端面(一方の面11aと面一である端面)から、コア層11の他方の面11b側の端面である下端面(他方の面11bと面一である端面)に向かうに従って横断面積が大きくなるテーパ形状となる。以降、貫通配線19が円錐台形状の孔である場合を例にして説明するが、貫通配線19の上端面及び下端面の平面形状は円形には限定されず、楕円形等の他の形状であってもよい。
貫通配線19は、上端面の径φが下端面の径φよりも小さな円錐台形状とされている。貫通配線19の上端面の径φは、例えば、100〜120μm程度とすることができる。又、貫通配線19の下端面の径φは、例えば、130〜150μm程度とすることができる。貫通配線19のピッチは、例えば、200〜400μm程度とすることができる。
ところで、コア層11と貫通配線19とでは熱膨張係数が異なる。例えば、コア層11が所謂ガラスエポキシ基板である場合、熱膨張係数は約25ppm/℃程度となる。一方、貫通配線19が銅である場合、熱膨張係数は約18ppm/℃程度となる。このような、コア層11と貫通配線19との熱膨張係数の相違により、配線基板1が製造工程中や実使用時に加熱された際に、貫通配線19にコア層11から突出しようとする力が生じる。
仮に、加熱による熱履歴により貫通配線19の上端面がコア層11の一方の面11aから絶縁層13側に突出した場合、配線層12の上面、配線層14の端面、及び絶縁層13の上面13aも、貫通配線19の上端面にならって突出する。これにより、絶縁層13の上面13aに凹凸が生じるため、絶縁層13の上面13aに微細配線層(後述の配線層31)を形成することが困難となる。又、微細配線層(後述の配線層31)を形成後に貫通配線19がコア層11の一方の面11aから絶縁層13側に突出した場合、微細配線層(後述の配線層31)が倒れる等の不具合が生じる。
そこで、配線基板1では、貫通配線19を、上端面の径φが下端面の径φよりも小さな円錐台形状としている。貫通配線19を円錐台形状とすることにより、加熱時に貫通配線19にはコア層11の他方の面11b側に突出する力が働くため、貫通配線19がコア層11の一方の面11a側に突出することを防止できる。なお、コア層11の他方の面11b側には高密度配線層を形成しないため、貫通配線19の下端面がコア層11の他方の面11bから多少突出し、絶縁層23の下面に多少の凹凸が生じても支障はない。
図1の説明に戻り、コア層11の一方の面11aには、配線層12と、絶縁層13と、配線層14とが順次積層されている。コア層11の他方の面11bには、配線層22と、絶縁層23と、配線層24とが順次積層されている。なお、配線層12は、本発明に係る第1配線層の代表的な一例である。又、配線層14は、本発明に係る第1ビア配線の代表的な一例である。又、絶縁層13は、本発明に係る第1絶縁層の代表的な一例である。又、配線層22は、本発明に係る第3配線層の代表的な一例である。又、絶縁層23は、本発明に係る第3絶縁層の代表的な一例である。
配線層12は、コア層11の一方の面11aに形成されているパッドや配線パターンである。配線層22は、コア層11の他方の面11bに形成されているパッドや配線パターンである。配線層12は、コア層11を貫通する貫通配線19を介して、配線層22と電気的に接続されている。貫通配線19の上端面及び下端面の径に対応させて、配線層12のパッドとして機能する部分を配線層22のパッドとして機能する部分よりも小径とすることができる。配線層12及び22の材料としては、例えば、銅(Cu)等を用いることができる。配線層12及び22の厚さは、例えば、10〜20μm程度とすることができる。配線層12及び22のライン/スペースは、例えば、20μm/20μm程度とすることができる。
なお、ライン/スペースにおけるラインとは配線幅を表し、スペースとは隣り合う配線同士の間隔(配線間隔)を表す。例えば、ライン/スペースが20μm/20μmと記載されていた場合、配線幅が20μmで隣り合う配線同士の間隔が20μmであることを表す。
絶縁層13は、コア層11の一方の面11a側に形成されている。具体的には、絶縁層13は、コア層11の一方の面11aに、配線層12を被覆するように形成されている。絶縁層13の材料としては、例えば、エポキシ系樹脂等を主成分とする非感光性の絶縁性樹脂(例えば、熱硬化性)を用いることができる。ポリイミド系樹脂等を主成分とする非感光性の絶縁性樹脂等の他の非感光性の絶縁性樹脂を用いてもよい。絶縁層13の厚さは、例えば40〜75μm程度とすることができる。絶縁層13は、シリカ(SiO)等のフィラーを含有しても構わない。
なお、絶縁層13として感光性の絶縁性樹脂を用いることは好ましくない。感光性の絶縁性樹脂は、一般的に液状樹脂の塗布で形成されるため、厚く形成することが困難である。そのため、絶縁層13として感光性の絶縁性樹脂を用いると、15〜35μm程度の厚さの配線層12とコア層11の一方の面11aとで形成される凹凸に沿った形状となり、絶縁層13の上面13aを平坦にすることができないからである。
配線層14は、絶縁層13に埋設されたビア配線である。より詳しくは、配線層14は、絶縁層13を貫通し配線層12の一方の面を露出するビアホール13x内に充填されたビア配線であり、配線層12と電気的に接続されている。ビアホール13xは、第2の配線部材30側に開口されている開口部の面積が配線層12の上面によって形成された開口部の底面の面積よりも大となる凹部とされている。例えば、ビアホール13xの両側の開口部が円形であれば、ビアホール13xは、逆円錐台状の凹部となる。この場合、ビアホール13xの第2の配線部材30側に開口されている開口部の径は、例えば50〜70μm程度とすることができる。
このようなビアホール13xの形状により、配線層14の一方の端面(第2の配線部材30側の端面)は、他方の端面(コア層11側の端面)よりも面積が大きくなる。配線層14の一方の端面は、例えば、絶縁層13の上面13aと面一とすることができる。配線層14の一方の端面は、絶縁層13の上面13aから露出し、第2の配線部材30を構成する配線層31と直接接合されている。又、配線層14の他方の端面は、絶縁層13内で配線層12の上面と直接接合されている。配線層14の材料は、例えば、配線層12と同様とすることができる。
なお、絶縁層13の上面13aは平坦度を向上するために研磨された面であり、例えば、Ra15〜40nm程度とされている。これは、研磨前の1/10程度の粗度である。絶縁層13の上面13aの粗度を低減して平坦度を向上することにより、絶縁層13の上面13aに微細配線(高密度の配線パターン)である配線層31の形成が可能となる。絶縁層13の上面13aを研磨する際に、配線層14の一方の端面も研磨されるため、配線層14の一方の端面も研磨された面となる。
このように、本実施の形態では、第2の配線部材30側の配線層14は、絶縁層13のビアホール13xに形成されたビア配線のみからなる。言い換えれば、配線層14には、絶縁層13の上面13aに一体的に形成される配線パターンはない。配線層14と配線層31は、電気的には接続されているが、一体的ではない。このような構造とすることにより、絶縁層13の上面13a及び配線層14の一方の端面を平坦な面にできるため、絶縁層13及び配線層14の一方の端面上に配線層31として高密度の配線パターンを形成することが可能となる。具体的には、高密度の配線パターンとして、ライン/スペースが5μm/5μm以下のものを形成することが可能であり、例えば、ライン/スペースが2μm/2μm程度のものを形成することができる。
なお、後述する製造方法において、配線層31をセミアディティブ法で形成した場合には、配線層31は、シード層上に電解めっき層を積層した構造となる。そして、ビア配線である配線層14の一方の端面は、配線層31を構成するシード層(例えば、チタン(Ti)層と銅(Cu)層との積層体等)と直接接合される。
絶縁層23は、コア層11の他方の面11b側に形成されている。具体的には、絶縁層23は、コア層11の他方の面11bに、配線層22を被覆するように形成されている。絶縁層23の材料は、例えば、絶縁層13と同様とすることができる。絶縁層23は、シリカ(SiO)等のフィラーを含有しても構わない。
絶縁層23の厚さは、絶縁層13よりも3〜5μm程度厚くなる。これは、絶縁層13の上面13aが研磨された面であるのに対して、絶縁層23の下面が研磨されていない面であることに起因する。言い換えれば、研磨前は絶縁層13と絶縁層23とは同程度の厚さであるが、絶縁層13の上面13aのみが研磨されたことにより、絶縁層13の厚さは絶縁層23の厚さよりも3〜5μm程度薄くなる。なお、絶縁層23の下面は研磨されていない面であるため、研磨された面である絶縁層13の上面13aよりも平坦度が低い。研磨されていない絶縁層23の下面は、例えば、Ra300〜400nm程度であり、研磨された絶縁層13の上面13aは、例えば、Ra15〜40nm程度とすることができる。
配線層24は、絶縁層23の他方の側に形成されており、配線層22と電気的に接続されている。配線層24は、絶縁層23を貫通し配線層22の他方の面を露出するビアホール23x内に充填されたビア配線、及び絶縁層23の下面に形成された配線パターンを含んで構成されている。ビアホール23xは、ソルダーレジスト層40側に開口されている開口部の径が配線層22の下面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール23xの開口部の径は、例えば50〜70μm程度とすることができる。
配線層24の材料や配線層24を構成する配線パターンの厚さは、例えば、配線層12と同様とすることができる。配線層24を構成する配線パターンのライン/スペースは、例えば、20μm/20μm程度とすることができる。
このように、第1の配線部材10において、コア層11の両面には同一層数の絶縁層及び配線層が積層されている。つまり、コア層11を中心として絶縁層及び配線層が上下対称の層構造をしている。そのため、第1の配線部材10は、反りに強い構造となる。特に、各絶縁層を略同一層厚とすることにより、上下のバランスが向上するため、反りに強い構造となる。
次に、第2の配線部材30について説明する。第2の配線部材30は、第1の配線部材10よりも配線密度の高い配線層が形成された高密度配線層である。第2の配線部材30は、第1の配線部材10上に順次積層された配線層31と、絶縁層32と、配線層33と、絶縁層34と、配線層37とを有する。なお、配線層31は、本発明に係る第2配線層の代表的な一例である。又、絶縁層32は、本発明に係る第2絶縁層の代表的な一例である。
第2の配線部材30の厚さ(絶縁層32及び34、並びに配線層31及び33を含む部分の厚さ)は、例えば、20〜40μm程度とすることができる。なお、本願において『第2の配線部材30の厚さ』は、配線層37の突出部を含まない、絶縁層のみが積層された部分の厚さを指すものとする。
配線層31は、第1の配線部材10の絶縁層13の上面13a及び配線層14の一方の端面に形成されている配線パターンである。配線層31の下面の一部は、第1の配線部材10のビア配線である配線層14の一方の端面と接しており、両者は電気的に接続されている。配線層31の材料としては、例えば、銅(Cu)等を用いることができる。配線層31は、例えば、銅層と他の金属層との積層構造としてもよい。配線層31の厚さは、例えば、1〜3μm程度とすることができる。配線層31のライン/スペースは、例えば、2μm/2μm程度とすることができる。
絶縁層32は、第1の配線部材10の絶縁層13の上面13aに、配線層31を被覆するように形成された、絶縁層13よりも薄い絶縁層である。絶縁層32の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂を用いることができる。絶縁層32の厚さは、例えば5〜10μm程度とすることができる。
絶縁層32は、絶縁層13よりも少ない量のフィラー(粒径1μm程度)を含有しているか、又は、フィラーを全く含有していないことが好ましい。フィラーの含有量が多くなると、絶縁層32の上面にフィラーによる凹凸が形成されやすく、絶縁層32の上面に形成する配線層33の高密度化に不利となるためである。又、フィラーの含有量が多くなると、フォトリソグラフィ工程において露光が不可能となるためである。
配線層33は、絶縁層32の一方の側に形成されており、配線層31と電気的に接続されている。配線層33は、絶縁層32を貫通し配線層31の一方の面を露出するビアホール32x内に充填されたビア配線、及び絶縁層32の一方の面に形成された配線パターンを含んで構成されている。ビアホール32xは、絶縁層34側に開口されている開口部の径が配線層31の上面によって形成された開口部の底面の径よりも大となる逆円錐台状の凹部とされている。ビアホール32xの開口部の径は、例えば10〜20μm程度とすることができる。
配線層33の材料、配線層33を構成する配線パターンの厚さやライン/スペースは、例えば、配線層31と同様とすることができる。なお、配線層31は1〜3μm程度の厚さであり、15〜35μm程度の厚さの配線層12より薄い。そのため、絶縁層32として、第1の配線部材10を構成する非感光性の絶縁性樹脂(厚さ40〜75μm程度)と比較して厚くすることが難しい感光性の絶縁性樹脂(厚さ5〜10μm程度)を用いても、絶縁層32の上面を平坦とすることができる。その結果、絶縁層32の上面にも配線層31と同程度の高密度の配線層33を形成することが可能となる。
又、第2の配線部材30を構成する各絶縁層として感光性の絶縁性樹脂を用いることにより、フォトリソグラフィ法によりビアホールを形成できるので、ビアホールの平面形状を小さくできる。ビアホールの平面形状が小さくなれば、ビアホールを介して上下に接続されるパッドの平面形状も小さくできる。その結果、各絶縁層に隣接する配線層の高密度化に有利となる。
又、感光性の絶縁性樹脂はフィラー(粒径1μm程度)を全く含有していないか、又はフィラーの含有量が少ないので、第2の配線部材30を構成する各絶縁層の表面にフィラーによる凹凸が形成されにくい。その結果、各絶縁層上に形成する配線層の高密度化に有利となる。
絶縁層34は、絶縁層32の一方の面に、配線層33を覆うように形成されている。絶縁層34の材料や厚さは、例えば、絶縁層32と同様とすることができる。絶縁層34は、絶縁層32と同様の理由により、絶縁層13よりも少ない量のフィラーを含有しているか、又は、フィラーを全く含有していないことが好ましい。
配線層37は、絶縁層34の一方の側に形成されている。配線層37は、絶縁層34を貫通し配線層33の一方の面を露出するビアホール34x内に充填されたビア配線、及び絶縁層34の一方の面から突出するパッドを含んで構成されている。ビアホール34xは、パッド側に開口されている開口部の径が配線層33の上面によって形成された開口部の底面の径よりも大となる逆円錐台状の凹部とされている。ビアホール34xの開口部の径は、例えば10〜20μm程度とすることができる。
配線層37の材料は、例えば、配線層31と同様とすることができる。配線層37の厚さ(絶縁層34の一方の面から突出するパッド部分も含む)は、例えば、10μm程度とすることができる。配線層37を構成するパッドの平面形状は、例えば、直径が20〜30μm程度の円形とすることができる。配線層37を構成するパッドのピッチは、例えば、40〜50μm程度とすることができる。なお、配線層37を構成するパッドは、半導体チップ等の電子部品と電気的に接続するための電子部品搭載用のパッドとして機能する。
配線層37を構成するパッドの表面(上面のみ、又は上面及び側面)に表面処理層(図示せず)を形成してもよい。表面処理層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。又、配線層37を構成するパッドの表面(上面のみ、又は上面及び側面)に、OSP(Organic Solderability Preservative)処理等の酸化防止処理を施して表面処理層を形成してもよい。
次に、ソルダーレジスト層40について説明する。ソルダーレジスト層40は、第1の配線部材10の絶縁層23の下面に、第1の配線部材10の配線層24を選択的に露出するように形成された最外絶縁層である。ソルダーレジスト層40の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂(例えば、熱硬化性)を用いることができる。ソルダーレジスト層40は、シリカ(SiO)等のフィラーを含有しても構わない。
ソルダーレジスト層40は、開口部40xを有し、開口部40xの底部には第1の配線部材10の配線層24の一部が露出している。開口部40xの底部に露出する配線層24は、例えば、マザーボード等の実装基板と電気的に接続されるパッドとして機能する。なお、開口部40xの底部に露出する配線層24の下面に、前述の表面処理層を形成してもよい。
なお、第2の配線部材30を構成する絶縁層の厚さ(絶縁層32と絶縁層34の合計の厚さ)に対するソルダーレジスト層40の厚さを調整して上下のバランスを向上させることにより、配線基板1は反りに強い構造となる。例えば、ソルダーレジスト層40の厚さは、第2の配線部材30を構成する絶縁層の厚さ(絶縁層32と絶縁層34の合計の厚さ)と同等以上とすることができる。具体的には、ソルダーレジスト層40の厚さに対する第2の配線部材30の厚さの比率を0.75〜1程度にすると、反り抑制の観点から好ましい。
配線基板1において、コア層11の弾性率(せん断弾性係数=横弾性係数)は約30GPa程度とし、熱膨張係数は約10〜30ppm/℃程度とすることが好ましい。又、非感光性の絶縁性樹脂を主成分とする絶縁層13及び23の弾性率は約5〜15GPa程度とし、熱膨張係数は約10〜40ppm/℃程度とすることが好ましい。又、感光性の絶縁性樹脂を主成分とする絶縁層32及び34の弾性率は約5GPa程度とし、熱膨張係数は約50〜70ppm/℃程度とすることが好ましい。又、感光性の絶縁性樹脂を主成分とするソルダーレジスト層40の弾性率は約2〜4GPa程度とし、熱膨張係数は約40〜50ppm/℃程度とすることが好ましい。
なお、各絶縁層の熱膨張係数は、例えば、フィラーの含有量により所定値に調整できる。但し、感光性の絶縁性樹脂を主成分とする絶縁層では、フィラーの含有量が多くなると露光が不可能となるため、含有可能なフィラーの量には制限(上限)がある。従って、感光性の絶縁性樹脂を主成分とする絶縁層の熱膨張係数は、非感光性の絶縁性樹脂を主成分とする絶縁層の熱膨張係数よりも大きくなる傾向がある。フィラーとしては、前述のシリカ(SiO)以外に、例えば、カオリン(AlSi(OH))、タルク(MgSi10(OH))、アルミナ(Al)等を用いてもよい。又、これらを混在させてもよい。
このような物性値(弾性率及び熱膨張係数)とすることにより、配線基板1は、コア層11を中心として外層に行くにつれて徐々に軟らかくなる構造となる。そのため、上記のソルダーレジスト層40と第2の配線部材30の厚さの関係との相乗効果により、配線基板1の反りが抑制される。
[第1の実施の形態に係る配線基板の製造方法]
次に、第1の実施の形態に係る配線基板の製造方法について説明する。図2〜図7は、第1の実施の形態に係る配線基板の製造工程を例示する図である。なお、本実施の形態では、配線基板となる複数の部分を作製後、個片化して各配線基板とする工程の例を示すが、単品の配線基板を作製する工程としてもよい。
図2(a)〜図4(a)に示す工程は、第1の配線部材10を作製する工程である。まず、図2(a)に示す工程では、コア層11の一方の面11aに平板状の金属箔120が積層され、他方の面11bに平板状の金属箔220が積層された基材を準備し、この基材に複数の貫通孔11xを形成する。コア層11としては、例えば、ガラスクロスにエポキシ系樹脂等の絶縁性樹脂を含浸させた所謂ガラスエポキシ基板等を用いることができる。
コア層11として、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布にエポキシ系樹脂等の絶縁性樹脂を含浸させた基板等を用いてもよい。コア層11の厚さは、例えば、80〜400μm程度とすることができる。金属箔120及び220としては、例えば、厚さが15〜35μm程度の銅箔等を用いることができる。
コア層11の他方の面11b側から金属箔220を介してレーザ光(COレーザ等)を照射することにより、金属箔120の下面を露出する貫通孔11xが形成される。但し、レーザ光の径や出力によっては金属箔120を一部貫通することがある。貫通孔11xは、金属箔120の下面を露出している上側開口部の面積が、コア層11の他方の面11b側に開口している下側開口部の面積よりも小さな円錐台形状の孔とすることができる。なお、ドリル加工法を用いると円柱状の貫通孔が形成されるが、レーザ加工法を用いることにより、円錐台形状の貫通孔を形成することができる。
次に、図2(b)に示す工程では、各貫通孔11x内に貫通配線19を形成すると共に、コア層11の一方の面11a全面に配線層12を形成し、他方の面11b全面に配線層22を形成する。具体的には、まず、エッチングにより金属箔120及び220を除去する。そして、例えば、無電解めっき法等により、コア層11の一方の面11a、貫通孔11xの内壁面、及びコア層11の他方の面11bを連続的に被覆する銅等からなるシード層を形成する。そして、シード層を給電層とする電解めっき法により、貫通孔11x内を銅等で充填すると共に、コア層11の一方の面11a及び他方の面11bに電解めっき層を形成する。これにより、貫通孔11x内に貫通配線19が形成され、コア層11の一方の面11a全面に配線層12が形成され、他方の面11b全面に配線層22が形成される。
次に、図2(c)に示す工程では、例えば、サブトラクティブ法により、コア層11の一方の面11aの配線層12、及びコア層11の他方の面11bの配線層22を所定の平面形状にパターニングする。配線層12と配線層22とは、貫通配線19を介して、電気的に接続される。
次に、図3(a)に示す工程では、配線層12を覆うようにコア層11の一方の面11aに絶縁層13を形成する。又、配線層22を覆うようにコア層11の他方の面11bに絶縁層23を形成する。絶縁層13及び23の材料としては、例えば、フィルム状のエポキシ系樹脂等を主成分とする非感光性の絶縁性樹脂(熱硬化性)を用いることができる。絶縁層13及び23の厚さは、例えば40〜75μm程度とすることができる。絶縁層13及び23は、シリカ(SiO)等のフィラーを含有しても構わない。
具体的には、配線層12を覆うようにコア層11の一方の面11aにフィルム状の未硬化状態の絶縁性樹脂をラミネートする。又、配線層22を覆うようにコア層11の他方の面11bにフィルム状の未硬化状態の絶縁性樹脂をラミネートする。そして、ラミネートした絶縁性樹脂を押圧しつつ、絶縁性樹脂を硬化温度以上に加熱して硬化させ、絶縁層13及び23を形成する。なお、絶縁性樹脂を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
なお、絶縁層13及び23を形成する前に、配線層12の上面及び配線層22の下面を粗化しておくと、配線層12及び22と絶縁層13及び23との密着性が向上し好適である。配線層12の上面及び配線層22の下面の粗化は、例えば、蟻酸を用いたウェットエッチングにより行うことができる。
次に、図3(b)に示す工程では、絶縁層13に、絶縁層13を貫通し配線層12の上面を露出するビアホール13xを形成する。又、絶縁層23に、絶縁層23を貫通し配線層22の下面を露出するビアホール23xを形成する。ビアホール13x及び23xは、例えばCOレーザ等を用いたレーザ加工法等により形成できる。ビアホール13x及び23xをレーザ加工法により形成した場合には、デスミア処理を行い、ビアホール13x及び23xの底部に露出する配線層12の上面及び配線層22の下面に付着した樹脂残渣を除去することが好ましい。なお、デスミア処理を行った場合には、ビアホール13x及び23xの内壁面と絶縁層13及び23の上面が粗化面となる。
次に、図3(c)に示す工程では、絶縁層13の一方の側に金属層140を形成し、絶縁層23の他方の側に配線層24を形成する。金属層140は、図4(a)に示す工程で配線層14となる層であり、ビアホール13x内を充填すると共に絶縁層13の上面13aに延在するように形成される。金属層140は、例えば、絶縁層13の上面13aの全面に形成することができる。但し、金属層140において、絶縁層13の上面13aに形成された部分は後工程で研磨により除去されてしまうので、ビアホール13x内を充填すると共に絶縁層13の上面13aのビアホール13x近傍のみに延在するように金属層140を形成してもよい。
金属層140は、ビアホール13xの底部に露出した配線層12と電気的に接続される。配線層24は、絶縁層23を貫通し配線層22の他方の面を露出するビアホール23x内に充填されたビア配線、及び絶縁層23の他方の面に形成された配線パターンを含んで構成される。配線層24は、ビアホール23xの底部に露出した配線層22と電気的に接続される。
金属層140及び配線層24の材料としては、例えば、銅(Cu)等を用いることができる。金属層140及び配線層24は、例えば、セミアディティブ法を用いて形成できる。具体的には、以下に示す通りである。
まず、金属層140を形成するには、無電解めっき法又はスパッタ法により、ビアホール13xの底部に露出した配線層12の上面及びビアホール13xの内壁面を含む絶縁層13の上面13a全面に銅(Cu)等からなるシード層(図示せず)を形成する。更に、シード層を給電層に利用した電解めっき法により、シード層上に銅(Cu)等からなる電解めっき層を形成する。これにより、シード層上に電解めっき層が積層された金属層140が形成される。なお、この場合には、絶縁層13の上面13a全面に金属層140が形成される。絶縁層13の上面13aに選択的に金属層140を形成する場合には、以下に示す配線層24の形成方法と同様にすればよい。
配線層24を形成するには、まず、無電解めっき法又はスパッタ法により、ビアホール23xの底部に露出した配線層22の下面及びビアホール23xの内壁面を含む絶縁層23の下面全面に銅(Cu)等からなるシード層(図示せず)を形成する。更に、シード層上に配線層24に対応する開口部を備えたレジスト層(図示せず)を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅(Cu)等からなる電解めっき層(図示せず)を形成する。
続いて、レジスト層を除去した後に、電解めっき層をマスクにして、電解めっき層に覆われていない部分のシード層をエッチングにより除去する。これにより、シード層上に電解めっき層が積層された配線層24が形成される。
なお、この場合、金属層140及び配線層24は、シード層上に電解めっき層が積層された構造となるが、各図において、シード層の図示は省略されている(他の配線層についても同様)。
次に、図4(a)に示す工程では、金属層140を研磨して絶縁層13の上面13a及びビアホール13x内を充填する金属層140の上面を露出させ、ビアホール13x内に充填されたビア配線である配線層14を形成する。配線層14の上面は、例えば、絶縁層13の上面13aと面一とすることができる。
配線層14は、例えば、図3(c)に示す金属層140のビアホール13x内に充填された部分を除きCMP法(chemical mechanical polishing法)等を用いて研磨して除去することにより形成できる。この際、絶縁層13の上面13aの一部を同時に除去してもよい。絶縁層13の上面13aは、例えば、3〜5μm程度除去することができる。研磨前の絶縁層13及び23の厚さは通常は同程度とするため、研磨後には、絶縁層13の厚さは絶縁層23の厚さよりも3〜5μm程度薄くなる。
なお、金属層140と共に絶縁層13の上面13aを研磨し、絶縁層13の上面13aの一部を除去することにより、絶縁層13の上面13aの粗度を研磨前より小さくできる。つまり、絶縁層13の上面13aの平坦度を向上できる。絶縁層13の上面13aの粗度はCMP法を実行する前(研磨前)は、例えば、Ra300〜400nm程度であり、CMP法を実行することによりRa15〜40nm程度とすることができる。このように、絶縁層13の上面13aの粗度を低減して平坦度を向上することにより、後工程において、微細配線(高密度の配線パターン)の形成が可能となる。以上の工程により、第1の配線部材10が完成する。
なお、各絶縁層に形成されたビア配線に使われる銅の量は、貫通配線19に使われる銅の量に比べて非常に少ないため、ビア配線の突出により高密度配線の形成が妨げられることはない。
図4(b)〜図7(a)に示す工程は、第2の配線部材30を作製する工程である。まず、図4(b)〜図5(b)に示す工程では、第1の配線部材10の絶縁層13の上面13aに、所定の平面形状にパターニングされた配線層31を形成する。配線層31は、第1の配線部材10の配線層14と電気的に接続される。配線層31は、例えば、セミアディティブ法等を用いて形成できる。
具体的には、まず、図4(b)に示すように、例えば、スパッタ法により、絶縁層13の上面13a及び配線層14の上面により形成される平坦面にチタン(Ti)層と銅(Cu)層を積層してシード層31aを形成する。チタン(Ti)層の厚さは、例えば、20〜50nm程度とすることができ、銅(Cu)層の厚さは、例えば、100〜300nm程度とすることができる。
シード層31aの下層にチタン(Ti)層を形成することにより、絶縁層13と配線層31との密着性を向上できる。チタン(Ti)に代えて、窒化チタン(TiN)等を用いても構わない。チタン(Ti)や窒化チタン(TiN)は、銅よりも耐腐食性の高い金属である。なお、シード層31aの形成に無電解めっき法を用いてもよいが、スパッタ法を用いる方が薄い膜を形成できるので、配線層の高密度化に対してはスパッタ法を用いた方が有利である。
次に、図4(c)に示すように、シード層31a上に配線層31に対応する開口部310xを備えたレジスト層310を形成する。そして、シード層31aを給電層に利用した電解めっき法により、レジスト層310の開口部310xに銅(Cu)等からなる電解めっき層31bを形成する。
次に、図5(a)に示すように、図4(c)に示すレジスト層310を除去した後に、電解めっき層31bをマスクにして、電解めっき層31bに覆われていない部分のシード層31aをエッチングにより除去する。これにより、シード層31a上に電解めっき層31bが積層された配線層31が形成される。配線層14の上面は、配線層31のシード層31aを介して、配線層31の電解めっき層31bと接合される。配線層31の厚さ(シード層31a及び電解めっき層31bの合計の厚さ)は、例えば、1〜3μm程度とすることができる。配線層31のライン/スペースは、例えば、2μm/2μm程度とすることができる。なお、図5(b)は、図5(a)のA部の拡大図である。
シード層31aを形成する前に、絶縁層13の上面13aに、Oプラズマアッシング等のプラズマ処理を施してもよい。プラズマ処理を施すことにより、絶縁層13の上面13aを粗化できる。絶縁層13の上面13aを粗化することにより、シード層31aとの密着性を高めることができる。但し、前述のように、絶縁層13の上面13aの粗度を低減して平坦度を向上することにより微細配線の形成が可能となるため、後工程での微細配線の形成に支障がない程度に絶縁層13の上面13aを粗化する。
次に、図5(c)に示す工程では、配線層31上に、絶縁層32、配線層33及び絶縁層34を積層する。なお、図5(c)〜図7(b)において、便宜上、配線層31において、シード層31a及び電解めっき層31bが積層された構造の図示は省略する。
具体的には、まず、配線層31を覆うように第1の配線部材10の絶縁層13の上面13aに絶縁層32を形成する。そして、絶縁層32に、絶縁層32を貫通し配線層31の上面を露出するビアホール32xを形成する。絶縁層32の材料としては、例えば、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂を用いることができる。絶縁層32の厚さは、例えば5〜10μm程度とすることができる。
絶縁層32は、例えば、配線層31を覆うように絶縁層13の上面13aに液状又はペースト状の絶縁性樹脂を塗布することで形成できる。液状又はペースト状の絶縁性樹脂は、例えば、スピンコート法等により塗布できる。ビアホール32xは、例えば、フォトリソグラフィ法により形成できる。すなわち、感光性の絶縁性樹脂を主成分とする絶縁層32を露光及び現像し、その後硬化させてビアホール32xを形成できる。
次に、絶縁層32上に、セミアディティブ法等により配線層33を形成し、更に上記と同様にして絶縁層34を積層し、更に、絶縁層34を貫通し配線層33の上面を露出するビアホール34xを形成する。各層の材料や厚さ、直径等は、配線基板1の構造で説明した通りである。
なお、セミアディティブ法により配線層33を形成する場合には、シード層31aの形成と同様の方法により、まず、ビアホール32xの内壁面、ビアホール32xの底部に露出した配線層31の上面、及び絶縁層32の上面を覆うシード層を形成する。そして、シード層上に配線層33に対応する開口部を有するレジスト層を形成し、次いで、シード層を給電層とする電解めっき法により、レジスト層の開口部から露出するシード層上に電解めっき層を形成する。そして、レジスト層と電解めっき層から露出するシード層を除去し、配線層33を形成する。
次に、図6(a)に示す工程では、例えば、無電解めっき法又はスパッタ法により、ビアホール34xの底部に露出した配線層33の上面、ビアホール34xの内壁面、及び絶縁層34の上面を連続的に被覆するシード層37aを形成する。シード層37aの材料や層構成、厚さ等は、例えば、シード層31aと同様とすることができる。
次に、図6(b)に示す工程では、絶縁層34の上面に形成されたシード層37a上に配線層37に対応する開口部320xを備えたレジスト層320を形成する。次に、図6(c)に示す工程では、シード層37aを給電層に利用した電解めっき法により、レジスト層320の開口部320xに銅(Cu)等からなる電解めっき層37bを形成する。
次に、図7(a)に示す工程では、図6(c)に示すレジスト層320を除去した後に、電解めっき層37bをマスクにして、電解めっき層37bに覆われていない部分のシード層37aをエッチングにより除去する。これにより、シード層37a上に電解めっき層37bが積層された配線層37が形成される。配線層37を構成するパッドの平面形状は、例えば、直径が20〜30μm程度の円形とすることができる。その後、配線層37を構成するパッドの表面(上面のみ、又は上面及び側面)に、前述の表面処理層を形成してもよい。以上の工程により、第2の配線部材30が完成する。
次に、図7(b)に示す工程では、第1の配線部材10の絶縁層23の他方の面に、第1の配線部材10の配線層24を覆うように最外絶縁層であるソルダーレジスト層40を形成する。ソルダーレジスト層40は、例えば、図5(c)に示す絶縁層32や絶縁層34と同様の方法により形成できる。
その後、例えば、図5(c)に示すビアホール34xと同様の方法により開口部40xを形成する。開口部40xの底部には第1の配線部材10の配線層24の一部が露出する。開口部40xの底部に露出する配線層24は、例えば、マザーボード等の実装基板と電気的に接続されるパッドとして機能する。開口部40xの底部に露出する配線層24の下面に、前述の表面処理層を形成してもよい。なお、ソルダーレジスト層40は、図3(c)に示す工程よりも後であれば、どのタイミングで形成してもよい。
図7(b)に示す工程の後、図7(b)に示す構造体を、スライサー等を用いて切断位置Cで切断することにより、個片化された複数の配線基板1(図1参照)が完成する。
このように、配線基板1では、第1の配線部材10を構成する絶縁層13は非感光性樹脂(非感光性の熱硬化性樹脂)を主成分としているため、感光性樹脂を主成分とする場合に比べて層厚を厚くできる。そのため、コア層11の一方の面11aの凹凸を吸収し、絶縁層13の上面13aを平坦にすることが容易となる。
更に、絶縁層13の上面13aを研磨することにより、例えば、Ra15〜40nm程度に絶縁層13の上面13aの粗度を低減して平坦度を向上している。これにより、絶縁層13の上面13aに、例えば、ライン/スペースが2μm/2μm程度の高密度の配線層31(配線パターン)を形成することができる。つまり、配線層の高密度化を実現できる。
又、貫通配線19を、高密度の配線層31を形成するコア層11の一方の面11a側の端面(上端面)の面積が他方の面11b側の端面(下端面)の面積よりも小さい形状(円錐台形状等)としている。これにより、コア層11と貫通配線19との熱膨張係数の差に起因して加熱時に貫通配線19に生じる力が、貫通配線19がコア層11の他方の面11b側に突出する方向に働く(逃げる)ようにし、コア層11の一方の面11a側に突出する力を抑制できる。その結果、加熱による熱履歴により、貫通配線19の上端面がコア層11の一方の面11a側に突出することを防止することが可能となり、絶縁層13の上面13aの平坦度を確保できる。
〈第1の実施の形態の変形例〉
第1の実施の形態の変形例では、コア層を貫通する貫通孔及び貫通配線の形状が第1の実施の形態とは異なる例を示す。なお、第1の実施の形態の変形例において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図8は、第1の実施の形態の変形例に係る配線基板を例示する断面図である。なお、図8(b)は図8(a)のD部の拡大図である。図8を参照するに、第1の実施の形態の変形例に係る配線基板1Aは、貫通孔11x及び貫通配線19が貫通孔11y及び貫通配線19Aに置換された点が、配線基板1(図1参照)と相違する。
貫通孔11yは、貫通孔11xと同様に、コア層11の一方の面11a側に開口している上側開口部の面積が、コア層11の他方の面11b側に開口している下側開口部の面積よりも小さな孔とされている。但し、貫通孔11yは、貫通孔11xとは異なり、コア層11の内部に、上側開口部の面積及び下側開口部の面積よりも横断面積が小さい括れ部Eを有する形状に形成されている。
貫通孔11yの上側開口部、括れ部E、及び下側開口部の平面形状は、例えば、円形とすることができる。この場合、貫通孔11yは、上側開口部から括れ部Eにかけて径が徐々に小さくなる逆円錐台状の孔11yと、下側開口部から括れ部Eにかけて径が徐々に小さくなる円錐台状の孔11yとが連通した鼓状の孔となる。但し、逆円錐台状の孔11y及び円錐台状の孔11yの内壁面の縦断面形状は直線状でなく曲線状であってもよい。逆円錐台状の孔11y及び円錐台状の孔11yの内壁面の縦断面形状が曲線状であると、応力が特定の部分に集中せずに応力を緩和できる点で好適である。
なお、括れ部Eは、コア層11の厚さ方向において、貫通孔11yの下側開口部よりも上側開口部に近い側に形成される。すなわち、図8(b)において、括れ部Eは、L<Lとなる位置に形成される。括れ部Eは、例えば、L=1/3L程度となる位置に形成することができるが、加熱時に貫通配線19Aに生じる力が、コア層11の他方の面11b側に突出する方向により多く働くようにできる点では、Lが小さいほど(ゼロに近いほど)好ましい。
貫通孔11y内には、貫通配線19Aが充填されている。貫通配線19Aの材料としては、例えば、銅(Cu)等を用いることができる。貫通配線19Aは、貫通孔11yに対応する形状となる。すなわち、貫通配線19Aは、上端面の面積が下端面の面積よりも小さい。そして、貫通配線19Aは、上端面の面積及び下端面の面積よりも横断面積が小さい括れ部Eを有し、括れ部Eは、コア層11の厚さ方向において、下端面よりも上端面に近い側に形成されている。
貫通配線19Aの上端面、下端面、及び括れ部Eの平面形状は、例えば、円形である。この場合、貫通配線19Aの上端面の径φは、例えば、100〜120μm程度とすることができる。又、貫通配線19Aの下端面の径φは、例えば、130〜150μm程度とすることができる。又、貫通配線19Aの括れ部Eの径は、例えば、80〜100μm程度とすることができる。貫通配線19Aのピッチは、例えば、200〜400μm程度とすることができる。
次に、第1の実施の形態の変形例に係る配線基板の製造方法について説明する。図9は、第1の実施の形態の変形例に係る配線基板の製造工程を例示する図である。なお、本実施の形態では、配線基板となる複数の部分を作製後、個片化して各配線基板とする工程の例を示すが、単品の配線基板を作製する工程としてもよい。
図9に示す工程では、コア層11の一方の面11aに平板状の金属箔120が積層され、他方の面11bに平板状の金属箔220が積層された基材を準備し、この基材に複数の貫通孔11yを形成する。貫通孔11yは、図2(a)と同様に、コア層11の他方の面11b側から金属箔220を介してレーザ光(COレーザ等)を照射することにより形成する。これにより、金属箔120の下面を露出する貫通孔11yが形成される。
但し、レーザ光の照射条件を調整することにより(例えば、照射するレーザ光のパワーを上げることにより)、図2(a)とは異なり、図9に示す形状の貫通孔11yが形成される。これは、照射するレーザ光のパワーを上げた状態では、照射されたレーザ光が金属箔120を加熱し、加熱された金属箔120により、コア層11を構成する樹脂において金属箔120に近い部分に位置する樹脂ほど加熱されて、より多く溶融するためである。
以降、第1の実施の形態の図2(b)〜図7(b)と同様の工程を実施することにより、図8に示す配線基板1Aが形成される。
図9に示す工程に代えて、図10(a)及び図10(b)に示す工程のようにして、貫通孔11yを形成してもよい。
まず、図10(a)に示す工程では、コア層11の一方の面11aに平板状の金属箔120が積層され、他方の面11bに平板状の金属箔220が積層された基材を準備し、この基材に複数の孔11yを形成する。孔11yは、図2(a)と同様に、コア層11の他方の面11b側から金属箔220を介してレーザ光(COレーザ等)を照射することにより形成する。なお、図10(b)に示す工程で括れ部Eを形成したい部分よりもコア層11の一方の面11a側に孔11yの上端が位置していれば、孔11yはコア層11を貫通していなくてもよい。
次に、図10(b)に示す工程では、コア層11の一方の面11a側から金属箔120を介してレーザ光(COレーザ等)を照射することにより、複数の孔11yを形成する。各孔11yは孔11yと連通して括れ部Eを備えた貫通孔11yとなる。
コア層11の一方の面11a側及び他方の面11b側から照射するレーザ光のパワーや照射時間を調整することで、貫通孔11yの上側開口部の面積を下側開口部の面積よりも小さくでき、かつ、括れ部Eを下側開口部よりも上側開口部に近い側に形成できる。括れ部Eが、図8に示すL=1/3L程度となる位置に形成されるように、コア層11の一方の面11a側及び他方の面11b側から照射するレーザ光のパワーや照射時間を調整することが好ましい。
図10に示した方法は、特に、コア層11の厚さが厚く、一方向からのレーザ光の照射では貫通孔を形成し難い場合に有効である。具体的には、例えば、コア層11の厚さが200μm以上程度の場合に有効である。
このように、第1の実施の形態の変形例では、貫通配線19Aを、上端面(高密度配線側)の面積が下端面の面積よりも小さく、かつ、上端面の面積及び下端面の面積よりも横断面積が小さい括れ部Eを有する形状(鼓状)としている。そして、括れ部Eを、貫通配線19Aの下端面よりも上端面に近い側に形成している。
これにより、貫通配線19Aにおいて、括れ部Eよりも下端面側の部分の体積が、括れ部Eよりも上端面側の部分の体積よりも大きくなる。そのため、コア層11と貫通配線19Aとの熱膨張係数の差に起因して加熱時に生じる力が、貫通配線19Aがコア層11の他方の面11b側に突出する方向に多く働き、コア層11の一方の面11a側に突出する方向に少なく働くようにできる。その結果、貫通配線19Aの上端面がコア層11の一方の面11a側に突出することを防止することが可能となり、絶縁層13の上面13aの平坦度を確保できる。その他の効果については、第1の実施の形態と同様である。
なお、括れ部Eの位置が、貫通配線19Aの下端面よりも上端面により近い側に形成されるほど、括れ部Eよりも下端面側の部分の体積が、括れ部Eよりも上端面側の部分の体積よりも大きくなる。そのため、加熱時に貫通配線19Aに生じる力が、コア層11の他方の面11b側に突出する方向により多く働くようにできる。但し、括れ部Eの位置が、貫通配線19Aの下端面よりも上端面に近い側にあれば(コア層11の厚さの1/2の位置よりも上端面に近い側にあれば)、貫通配線19Aの上端面のコア層11の一方の面11a側への突出防止に関して一定の効果を奏する。
〈第2の実施の形態〉
第2の実施の形態では、コア層の一方の面及び他方の面に形成された配線層がプレーン層を有する例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図11は、第2の実施の形態に係る配線基板を例示する図であり、図11(b)は平面図、図11(a)は図11(b)のA−A線に沿う断面図である。但し、図11(b)では、配線層12より上層は図示されていない。なお、便宜上、図11(b)の平面図において、図11(a)の断面図に対応するハッチングを施している。
配線基板1Bにおいて、配線層12は、コア層11の一方の面11aに形成されており、パッド12aと、プレーン層12bとを有する。パッド12aの周囲には、所定の間隔(例えば、20μm程度)を空けてプレーン層12bが設けられている。パッド12aとプレーン層12bとは導通していない。配線層22は、コア層11の他方の面11bに形成されており、パッド22aと、プレーン層22bとを有する。パッド22aの周囲には、所定の間隔(例えば、20μm程度)を空けてプレーン層22bが設けられている。パッド22aとプレーン層22bとは導通していない。
パッド12aとパッド22aとは、コア層11を貫通する貫通配線19を介して、電気的に接続されている。貫通配線19の上端面及び下端面の径に対応させて、パッド12aをパッド22aよりも小径とすることができる。パッド12aとパッド22aとは、例えば、平面視で重複する位置に形成することができる。プレーン層12bとプレーン層22bとは、例えば、平面視で重複する位置に形成することができる。配線層12及び22の材料としては、例えば、銅(Cu)等を用いることができる。配線層12及び22の厚さは、例えば、15〜35μm程度とすることができる。
ここで、プレーン層とは、所定の面において、信号配線(例えば、パッド12a)が設けられた信号配線領域を除く略全面に設けられた層をいう。所定の面の面積に対する信号配線領域の面積の割合は配線基板の種類により異なるため、所定の面の面積に対するプレーン層が設けられた面積の割合も配線基板の種類により異なる。所定の面の面積に対するプレーン層が設けられた面積の割合は、特に限定されないが、例えば、20〜60%程度とすることができる。
本実施の形態では、配線層12上に形成する絶縁層13の上面13aを平坦に形成することを容易にするために、プレーン層12bを設けている。そのため、コア層11の一方の面11aの面積に対するプレーン層12bの面積の割合の大小は問題とならないが、コア層11の一方の面11aの面積に対するパッド12a及びプレーン層12bの合計の面積の割合は大きい方が好ましい。コア層11の一方の面11aの面積に対するパッド12a及びプレーン層12bの合計の面積の割合(配線層12の材料が銅である場合は残銅率)は、70〜90%程度が好ましく、好適には80%以上とすることができる。なお、プレーン層12b及び22bは、互いに独立した複数の領域に分割されてもよい。
このように、配線基板1Bでは、コア層11の一方の面11aにおいて、パッド12aの周囲に面積の広いプレーン層12bを形成し、コア層11の一方の面11aの面積に対するパッド12a及びプレーン層12bの合計の面積の割合を大きくしている。これにより、絶縁層13を形成する部分には、配線層12とコア層11の一方の面11aとで形成される凹凸が少なくなる。そのため、コア層11の一方の面11aにパッドや配線パターンのみが形成されて、絶縁層13を形成する部分に凹凸が多い場合に比べて、絶縁層13の上面13aを平坦にすることが容易となる。
更に、絶縁層13の上面13aを研磨することにより、例えば、Ra15〜40nm程度に絶縁層13の上面13aの粗度を低減して平坦度を向上している。これにより、絶縁層13の上面13aに、例えば、ライン/スペースが2μm/2μm程度の高密度の配線パターンを形成することができる。つまり、配線層の高密度化を実現できる。
なお、パッド12aや22aの一部がプレーン層12bや22bと導通してもよい。この場合、プレーン層12bや22bがグランド(GND)や電源の電位であれば、パッド12aや22aの一部もグランド(GND)や電源の電位に固定される。これにより、信号配線となるパッド12a及び22aに対する外部からのノイズをシールド(遮蔽)する効果を奏する。
又、プレーン層12bと絶縁層13との密着性を向上したい場合、プレーン層12bをメッシュ状にしたり、プレーン層12bに貫通孔を形成したりしてもよい。同様に、プレーン層22bと絶縁層23との密着性を向上したい場合、プレーン層22bをメッシュ状にしたり、プレーン層22bに貫通孔を形成したりしてもよい。但し、絶縁層13の上面13aの平坦性に影響を及ぼさない程度の微細なメッシュや貫通孔を形成する必要がある。
又、高密度配線層を形成しないコア層11の他方の面11b側には、必ずしもプレーン層を形成しなくてもよい。
〈第3の実施の形態〉
第3の実施の形態では、第1の配線部材を構成する絶縁層及び配線層がコア層の一方の面及び他方の面に夫々複数層形成された例を示す。なお、第3の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図12は、第3の実施の形態に係る配線基板を例示する断面図である。図12を参照するに、第3の実施の形態に係る配線基板1Cは、第1の配線部材10が第1の配線部材10Cに置換された点が、配線基板1(図1参照)と相違する。
第1の配線部材10Cは、コア層11の一方の面11aと絶縁層13との間に、絶縁層15、配線層16、絶縁層17、配線層18の積層体が追加された点が、第1の配線部材10と相違する。又、第1の配線部材10Cは、コア層11の他方の面11bと絶縁層23との間に、絶縁層25、配線層26、絶縁層27、配線層28の積層体が追加された点が、第1の配線部材10と相違する。
すなわち、第1の配線部材10Cでは、コア層11の一方の面11aに、複数の配線層(配線層12、16、18、14)と非感光性樹脂からなる複数の絶縁層(絶縁層15、17、13)とが交互に積層されている。これらを第1積層体と称する場合がある。コア層11の一方の面11a側において、配線層12は第1積層体を構成する配線層のうちの最下層であり、絶縁層13は第1積層体を構成する絶縁層のうちの最上層である。
又、第1の配線部材10Cでは、コア層11の他方の面11bに、複数の配線層(配線層22、26、28、24)と非感光性樹脂からなる複数の絶縁層(絶縁層25、27、23)とが交互に積層されている。これらを第2積層体と称する場合がある。コア層11の他方の面11b側において、配線層22は第2積層体を構成する配線層のうちの最下層であり、絶縁層23は第2積層体を構成する絶縁層のうちの最上層である。
なお、本実施の形態では、第1積層体及び第2積層体において、コア層11に近い側を下層、コア層11から遠い側を上層と称している。以下に、より詳しく説明する。
絶縁層15は、コア層11の一方の面11aに、配線層12を被覆するように形成されている。絶縁層15の材料としては、絶縁層13と同様に、例えば、エポキシ系樹脂等を主成分とする非感光性の絶縁性樹脂(例えば、熱硬化性)を用いることができる。絶縁層15の厚さは、例えば40〜75μm程度とすることができる。絶縁層15は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層16は、絶縁層15の一方の側に形成されており、配線層12と電気的に接続されている。配線層16は、絶縁層15を貫通し配線層12の一方の面を露出するビアホール15x内に充填されたビア配線、及び絶縁層15の一方の面に形成された配線パターンを含んで構成されている。ビアホール15xは、絶縁層17側に開口されている開口部の径が配線層12の上面によって形成された開口部の底面の径よりも大となる逆円錐台状の凹部とされている。ビアホール15xの開口部の径は、例えば50〜70μm程度とすることができる。配線層16の材料、配線層16を構成する配線パターンの厚さやライン/スペースは、例えば、配線層12と同様とすることができる。
絶縁層17は、絶縁層15の一方の面に、配線層16を被覆するように形成されている。絶縁層17の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層17は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層18は、絶縁層17の一方の側に形成されており、配線層16と電気的に接続されている。配線層18は、絶縁層17を貫通し配線層16の一方の面を露出するビアホール17x内に充填されたビア配線、及び絶縁層17の一方の面に形成された配線パターンを含んで構成されている。ビアホール17xは、絶縁層13側に開口されている開口部の径が配線層16の上面によって形成された開口部の底面の径よりも大となる逆円錐台状の凹部とされている。ビアホール17xの開口部の径は、例えば50〜70μm程度とすることができる。配線層18の材料、配線層18を構成する配線パターンの厚さやライン/スペースは、例えば、配線層12と同様とすることができる。
絶縁層13は、絶縁層17の一方の面に、配線層18を被覆するように形成されている。配線層14は、絶縁層13を貫通し配線層18の一方の面を露出するビアホール13x内に充填されたビア配線であり、配線層18と電気的に接続されている。絶縁層13及び配線層14の詳細については、第1の実施の形態で説明した通りである。
絶縁層25は、コア層11の他方の面11bに、配線層22を被覆するように形成されている。絶縁層25の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層25は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層26は、絶縁層25の他方の側に形成されており、配線層22と電気的に接続されている。配線層26は、絶縁層25を貫通し配線層22の他方の面を露出するビアホール25x内に充填されたビア配線、及び絶縁層25の他方の面に形成された配線パターンを含んで構成されている。ビアホール25xは、絶縁層27側に開口されている開口部の径が配線層22の下面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール25xの開口部の径は、例えば50〜70μm程度とすることができる。配線層26の材料、配線層26を構成する配線パターンの厚さやライン/スペースは、例えば、配線層12と同様とすることができる。
絶縁層27は、絶縁層25の他方の面に、配線層26を被覆するように形成されている。絶縁層27の材料や厚さは、例えば、絶縁層15と同様とすることができる。絶縁層27は、シリカ(SiO)等のフィラーを含有しても構わない。
配線層28は、絶縁層27の他方の側に形成されており、配線層26と電気的に接続されている。配線層28は、絶縁層27を貫通し配線層26の他方の面を露出するビアホール27x内に充填されたビア配線、及び絶縁層27の他方の面に形成された配線パターンを含んで構成されている。ビアホール27xは、絶縁層23側に開口されている開口部の径が配線層26の下面によって形成された開口部の底面の径よりも大となる円錐台状の凹部とされている。ビアホール27xの開口部の径は、例えば50〜70μm程度とすることができる。配線層28の材料、配線層28を構成する配線パターンの厚さやライン/スペースは、例えば、配線層12と同様とすることができる。
絶縁層23は、絶縁層27の他方の面に、配線層28を被覆するように形成されている。配線層24は、絶縁層23の他方の側に形成されており、配線層28と電気的に接続されている。絶縁層23及び配線層24の詳細については、第1の実施の形態で説明した通りである。
なお、絶縁層15、17、23、25、及び27の厚さは、絶縁層13よりも3〜5μm程度厚くなる。これは、絶縁層13の上面13aが研磨された面であるのに対して、絶縁層15及び17の上面、並びに絶縁層23、25、及び27の下面が研磨されていない面であることに起因する。言い換えれば、研磨前は絶縁層13、15、17、23、25、及び27は同程度の厚さであるが、絶縁層13の上面13aのみが研磨されたことで、絶縁層13の厚さは絶縁層15、17、23、25、及び27の厚さよりも3〜5μm程度薄くなる。
本実施の形態では、コア層11の一方の面11a側に3層の絶縁層(絶縁層15、17、13)が形成され、コア層11の他方の面11b側に3層の絶縁層(絶縁層25、27、23)が形成されている。しかし、第1の配線部材10Cにおいて、コア層11の各面に形成される絶縁層の数は3層以外としても構わない。又、本実施の形態では、コア層11の一方の面11a側に4層の配線層(配線層12、16、18、14)が形成され、コア層11の他方の面11b側に4層の配線層(配線層22、26、28、24)が形成されている。しかし、コア層11の各面に形成される配線層の数は4層以外としても構わない。
このように、第1の配線部材10Cにおいて、コア層11の両面には同一層数の絶縁層及び配線層が積層されている。つまり、コア層11を中心として絶縁層及び配線層が上下対称の層構造をしている。そのため、第1の配線部材10Cは、反りに強い構造となる。特に、各絶縁層を略同一層厚とすることにより、上下のバランスが向上するため、反りに強い構造となる。なお、絶縁層13上に高密度配線層を形成できる点は、第1の実施の形態と同様である。
〈第1の実施の形態の応用例1〉
第1の実施の形態の応用例1では、第1の実施の形態に係る配線基板に半導体チップ(半導体素子)が搭載(フリップチップ実装)された半導体パッケージの例を示す。なお、第1の実施の形態の応用例1において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図13は、第1の実施の形態の応用例1に係る半導体パッケージを例示する断面図である。図13を参照するに、半導体パッケージ2は、図1に示す配線基板1と、半導体チップ71と、バンプ72と、アンダーフィル樹脂73と、バンプ74とを有する。半導体パッケージ2において、配線基板1の絶縁層34側(第2絶縁層側)が電子部品である半導体チップ71が搭載される半導体素子搭載面となり、配線基板1のソルダーレジスト層40側が外部接続端子が形成されマザーボード等の外部装置に接続される外部装置搭載面となる。
半導体チップ71は、例えば、シリコン等からなる薄板化された半導体基板(図示せず)上に半導体集積回路(図示せず)等が形成されたものである。半導体基板(図示せず)には、半導体集積回路(図示せず)と電気的に接続された電極パッド(図示せず)が形成されている。
バンプ72は、半導体チップ71の電極パッド(図示せず)と、配線基板1の配線層37とを電気的に接続している。アンダーフィル樹脂73は、半導体チップ71と配線基板1の上面との間に充填されている。バンプ74は、ソルダーレジスト層40の開口部40xの底部に露出する配線層24の下面に形成された外部接続端子である。バンプ74は、例えば、マザーボード等の外部装置に接続される。バンプ72及び74は、例えば、はんだバンプである。はんだバンプの材料としては、例えばPbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。
このように、第1の実施の形態に係る配線基板は、高密度配線層である第2の配線部材30を備えているため、半導体チップを搭載するのに好適である。第1の実施の形態に係る配線基板に半導体チップを搭載することにより、半導体パッケージを実現できる。
〈第1の実施の形態の応用例2〉
図14に示す半導体パッケージ3のように、配線基板1D上に複数の半導体チップ71を実装してもよい。この場合には、例えば、ロジックチップとメモリチップとを組み合わせて配線基板1Dに搭載してもよい。或いは、配線基板1DにCPUチップとDRAMチップとを搭載してもよいし、GPUチップとDRAMチップとを搭載してもよい。
図14において、配線基板1Dは、図1に示す配線基板1と基本構造は同一であるが、第2の配線部材30が第2の配線部材30Dに置換されている。第2の配線部材30D内の配線層33は、複数の半導体チップ71間を相互に接続する配線を備えている点が第2の配線部材30(図1参照)と相違する。
〈第1の実施の形態の応用例3〉
図15に示す半導体パッケージ5のように、半導体パッケージ3E上に更に他の半導体パッケージ4が搭載されたPOP(Package on package)構造の半導体パッケージとすることも可能である。
半導体パッケージ3Eは、図14に示す半導体パッケージ3の配線基板1D及び第2の配線部材30Dが、配線基板1E及び第2の配線部材30Eに置換されたものである。第2の配線部材30Eは、絶縁層34に配線層33の上面を選択的に露出する開口部34yが設けられ、開口部34y内から開口部34yの周囲の絶縁層34の上面に延在する配線層38が設けられている点が第2の配線部材30D(図14参照)と相違する。第2の配線部材30E内の配線層33は、第2の配線部材30D(図14参照)と同様に、複数の半導体チップ71間を相互に接続する配線を備えている。
配線層38は配線基板1Eを他の配線基板や半導体パッケージと接続するパッドであり、例えば、半導体チップ71を搭載する領域の周囲にペリフェラル状に配置されている。配線層38の平面形状は、例えば、直径が120〜170μm程度の円形とすることができる。必要に応じ、配線層38の表面に前述の表面処理層を形成してもよい。
半導体パッケージ4は、配線基板80と、半導体チップ76と、バンプ77と、アンダーフィル樹脂78とを有する。
配線基板80において、コア層81の下面には配線層82が形成され、更に配線層82をパッドとして選択的に露出する開口部85xを備えたソルダーレジスト層85が設けられている。又、コア層81の上面には配線層83が形成され、更に配線層83をパッドとして選択的に露出する開口部86xを備えたソルダーレジスト層86が設けられている。配線層82と配線層83とは、コア層81を貫通する貫通配線84を介して接続されている。必要に応じ、開口部85x内に露出する配線層82、及び開口部86x内に露出する配線層83の表面に前述の表面処理層を形成してもよい。又、コア層81内に他の配線層を設けてもよい。
半導体チップ76の電極パッド(図示せず)は、はんだバンプ等であるバンプ77を介して、配線基板80の開口部86x内に露出する配線層83(パッド)と電気的に接続されている。アンダーフィル樹脂78は、半導体チップ76と配線基板80の上面との間に充填されている。半導体チップ76は、半導体チップ71と同一の機能を有するものであっても異なる機能を有するものであっても構わない。
開口部85x内に露出する配線層82(パッド)は、半導体パッケージ3Eの配線層38(パッド)と対向するように配置されており、配線層38(パッド)と略同形状とされている。配線層82(パッド)と配線層38(パッド)とは、銅コアボール75aの周囲をはんだ75bで覆った構造のはんだボール75を介して接続されている。なお、銅コアボール75aに代えて銅ピラーを用いてもよい。
はんだボール75は、半導体パッケージ3Eと半導体パッケージ4とを接続(接合)する接合材として機能すると共に、半導体パッケージ3Eと半導体パッケージ4との間の距離(離間距離)を規定値に保持するスペーサとしても機能する。つまり、はんだ75bが接合材として機能し、銅コアボール75aがスペーサとして機能する。なお、はんだボール75の高さは、半導体チップ71の厚さと、バンプ72の厚さと、配線層37の配線基板1Eからの突出部の厚さとを合算した高さよりも高く設定されている。
なお、半導体パッケージ3Eと半導体パッケージ4との間の空間に、封止樹脂を充填してもよい。封止樹脂の充填によって、半導体パッケージ3Eが半導体パッケージ4に対して固定されると共に、配線基板1Eに実装された半導体チップ71が封止される。すなわち、封止樹脂は、半導体パッケージ3Eと半導体パッケージ4とを接着する接着剤として機能すると共に、半導体チップ71を保護する保護層として機能する。更に、封止樹脂を設けることにより、半導体パッケージ5全体の機械的強度を高めることができる。
なお、図16に示す半導体パッケージ6のように、半導体パッケージ4(図15参照)に代えて、半導体チップ79を搭載してもよい。又、図14に示す配線基板1Dや、図15及び図16に示す配線基板1Eは、配線基板1A、1B、又は1Cを基本構造としたものとしてもよい。
[シミュレーション]
貫通配線19の形状の違いによる、加熱後の貫通配線19の上端面のコア層11の一方の面11aからの突出量を比較した。具体的には、貫通配線19の形状として、図17(a)〜図17(c)の3種類について突出量のシミュレーションを行った。図17(a)は、貫通配線19がストレート形状(円柱状)の場合(比較例)である。図17(b)は、貫通配線19が鼓状で、括れ部がコア層11の厚さ方向の中央に位置する場合(比較例)である。図17(c)は、貫通配線19が鼓状で、括れ部がコア層11の厚さ方向の中央よりも貫通配線19の上端面側に位置する場合(実施例)である。
図17(a)〜図17(c)では、直径φ10=200μm、高さL10=200μmの円柱状のコア層11に、同心的に貫通配線19が形成されている。図17(a)〜図17(c)における貫通配線19の上端面の径φ、下端面の径φ、括れ部の径φ、及び括れ部の位置(括れ部と上端面との距離)Lは、表1に示す通りである(単位は何れも[μm])。
Figure 2016018858
又、シミュレーションの前提条件として、貫通配線19は銅からなり熱膨張係数は18ppm/℃、コア層11の熱膨張係数は25ppm/℃、熱履歴の最高温度は230℃であるとした。
このような条件で、図17(a)〜図17(c)の破線の領域においてコア層11と貫通配線19の厚さ方向の伸びの差を計算することにより、貫通配線19の上端面のコア層11の一方の面11aからの突出量を計算した。結果は表2に示すようになった(単位は何れも[μm])。
Figure 2016018858
表2に示すように、図17(a)に示す貫通配線19がストレート形状(円柱状)の場合の突出量は0.6μm、図17(b)に示す貫通配線19が鼓状で括れ部がコア層11の厚さ方向の中央に位置する場合の突出量は0.5μmであり、大きな差はない。一方、図17(c)に示す貫通配線19が鼓状で括れ部がコア層11の厚さ方向の中央よりも貫通配線19の上端面側に位置する場合の突出量は0μmであった。
すなわち、貫通配線19を鼓状で括れ部がコア層11の厚さ方向の中央よりも貫通配線19の上端面側に位置する形状とすることで、ストレート形状に比べ、貫通配線19の上端面のコア層11の一方の面11aからの突出量を大幅に抑制できることが確認された。又、貫通配線19を鼓状にするだけでは効果は少なく、貫通配線19の上端面のコア層11の一方の面11aからの突出量を大幅に抑制するためには、括れ部をコア層11の厚さ方向の中央よりも貫通配線19の上端面側に設ける必要があることが確認された。この際、コア層11を厚さ方向に4等分し、貫通配線19の上端面側に最も近い領域(厚さの1/4)に括れ部が形成されると好ましい。
括れ部をコア層11の厚さ方向の中央よりも貫通配線19の上端面側に設けると突出量を大幅に抑制できるのは、括れ部よりも貫通配線19の上端面側の銅の体積が小さくなり、熱膨張係数の違いの影響を受ける部分が少なくなるためであると考えられる。
次に、図18(a)に示すように、ストレート形状(円柱状)の貫通配線19が形成されたコア層11上に、絶縁層13を介して、配線層31を高さ2μm、ライン/スペース=2μm/2μmで形成する場合を考える。この場合、シミュレーション結果を参照すると、図18(b)に示すように、熱履歴により貫通配線19の上端面側が0.6μm突出し、これにより絶縁層13の上面13aにΔL=0.6μmの凹凸が形成されることになる。なお、図18(b)は、図18(a)のF部の拡大図である。
絶縁層13の上面13aにΔL=0.6μmの凹凸が存在すると、実際には、配線層31を形成することが困難となる。又、配線層31を形成後に貫通配線19の上端面側が0.6μm突出し、これにより絶縁層13の上面13aにΔL=0.6μmの凹凸が形成された場合でも配線層31が倒れる等の不具合が生じる。よって、貫通配線19の形状を最適化して、貫通配線19の上端面のコア層11の一方の面11aからの突出量を抑制することは極めて重要であるといえる。
以上、好ましい実施の形態等について詳説したが、上述した実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態等に種々の変形及び置換を加えることができる。
例えば、配線基板の剛性向上のため、第1の配線部材を構成する絶縁層(絶縁層13や23等)を補強材入りとしてもよい。この場合、例えば、ガラス繊維、炭素繊維、アラミド繊維等の織布や不織布の補強材に、エポキシ系樹脂やポリイミド系樹脂を含浸させた絶縁層とすることができる。
又、各実施の形態において、半導体素子搭載面に更にソルダーレジスト層を形成してもよい。例えば、配線基板1において、絶縁層34上に、配線層37を露出するソルダーレジスト層を形成してもよい。
1、1A、1B、1C、1D、1E、80 配線基板
2、3、3E、4、5、6 半導体パッケージ
10、10C 第1の配線部材
11、81 コア層
11a 一方の面
11b 他方の面
11x、11y 貫通孔
11y、11y
12、14、16、18、22、24、26、28、31、33、37、38、82、83 配線層
12a、22a パッド
12b、12c、22b、22c プレーン層
13、15、17、23、25、27、32、34 絶縁層
13a 上面
13x、15x、17x、23x、25x、27x、32x、34x ビアホール
19、19A、84 貫通配線
30、30D、30E 第2の配線部材
31a、37a シード層
31b、37b 電解めっき層
34y、40x、85x、86x、310x、320x 開口部
40、85、86 ソルダーレジスト層
71、76、79 半導体チップ
72、74、77 バンプ
73、78 アンダーフィル樹脂
75 はんだボール
75a 銅コアボール
75b はんだ
120、220 金属箔
140 金属層
310、320 レジスト層

Claims (10)

  1. コア層と、
    前記コア層の一方の面に形成された第1配線層と、
    前記コア層の一方の面側に形成された非感光性樹脂からなる第1絶縁層と、
    前記第1絶縁層に埋設され、一方の端面が前記第1絶縁層の上面から露出する、ビアホールに金属が充填された第1ビア配線と、
    前記第1絶縁層の上面及び第1ビア配線の一方の端面に形成され、前記第1ビア配線の一方の端面と直接接合された第2配線層と、
    前記第2配線層を被覆するように前記第1絶縁層の上面に形成された、感光性樹脂からなる第2絶縁層と、
    前記第2絶縁層に埋設され前記第2配線層と電気的に接続する第2ビア配線と、
    前記コア層の他方の面に形成された第3配線層と、
    前記コア層の他方の面側に形成された非感光性樹脂からなる第3絶縁層と、
    前記第3絶縁層に埋設され前記第3配線層と電気的に接続する第3ビア配線と、
    前記コア層を一方の面から他方の面に貫通し、前記第1配線層と前記第3配線層とを電気的に接続する貫通配線と、を有し、
    前記第1絶縁層の上面は、前記第3絶縁層の下面よりも平坦であり、
    前記第2配線層は前記第1配線層よりも配線密度が高く形成されており、
    前記貫通配線の前記コア層の一方の面側の端面である上端面の面積が、前記コア層の他方の面側の端面である下端面の面積よりも小さい配線基板。
  2. 前記第1絶縁層の上面及び第1ビア配線の一方の端面は、何れも研磨された面である請求項1記載の配線基板。
  3. 前記第1ビア配線の一方の端面は、前記第1絶縁層の上面と面一である請求項1又は2記載の配線基板。
  4. 前記貫通配線は、前記上端面から前記下端面に向かうに従って横断面積が大きくなる形状である請求項1乃至3の何れか一項記載の配線基板。
  5. 前記貫通配線は、前記上端面の面積及び前記下端面の面積よりも横断面積が小さい括れ部を有し、
    前記括れ部は、前記コア層の厚さ方向において、前記下端面よりも前記上端面に近い側に形成されている請求項1乃至3の何れか一項記載の配線基板。
  6. 前記第1絶縁層の厚さは、前記第3絶縁層の厚さよりも薄い請求項1乃至5の何れか一項記載の配線基板。
  7. 前記第2絶縁層が形成された側に半導体素子搭載面が形成され、前記第3絶縁層が形成された側に外部装置搭載面が形成された請求項1乃至6の何れか一項記載の配線基板。
  8. 前記第2配線層は、シード層上に電解めっき層を積層した構造であり、
    前記第1ビア配線の一方の端面は、前記第2配線層を構成する前記シード層と直接接合されている請求項1乃至7の何れか一項記載の配線基板。
  9. 前記コア層の一方の面に、複数の配線層と非感光性樹脂からなる複数の絶縁層とが交互に積層された第1積層体が形成され、
    前記コア層の一方の面側において、前記第1配線層は前記第1積層体を構成する配線層のうちの最下層であり、前記第1絶縁層は前記第1積層体を構成する絶縁層のうちの最上層であり、
    前記コア層の他方の面に、複数の配線層と非感光性樹脂からなる複数の絶縁層とが交互に積層された第2積層体が形成され、
    前記コア層の他方の面側において、前記第3配線層は前記第2積層体を構成する配線層のうちの最下層であり、前記第3絶縁層は前記第2積層体を構成する絶縁層のうちの最上層である請求項1乃至8の何れか一項記載の配線基板。
  10. 配線基板に半導体素子が搭載された半導体パッケージであって、
    前記配線基板は、
    コア層と、
    前記コア層の一方の面に形成された第1配線層と、
    前記コア層の一方の面側に形成された非感光性樹脂からなる第1絶縁層と、
    前記第1絶縁層に埋設され、一方の端面が前記第1絶縁層の上面から露出する、ビアホールに金属が充填された第1ビア配線と、
    前記第1絶縁層の上面及び第1ビア配線の一方の端面に形成され、前記第1ビア配線の一方の端面と直接接合された第2配線層と、
    前記第2配線層を被覆するように前記第1絶縁層の上面に形成された、感光性樹脂からなる第2絶縁層と、
    前記第2絶縁層に埋設され前記第2配線層と電気的に接続する第2ビア配線と、
    前記コア層の他方の面に形成された第3配線層と、
    前記コア層の他方の面側に形成された非感光性樹脂からなる第3絶縁層と、
    前記第3絶縁層に埋設され前記第3配線層と電気的に接続する第3ビア配線と、
    前記コア層を一方の面から他方の面に貫通し、前記第1配線層と前記第3配線層とを電気的に接続する貫通配線と、を有し、
    前記第1絶縁層の上面は、前記第3絶縁層の下面よりも平坦であり、
    前記第2配線層は前記第1配線層よりも配線密度が高く形成されており、
    前記貫通配線の前記コア層の一方の面側の端面である上端面の面積が、前記コア層の他方の面側の端面である下端面の面積よりも小さく、
    前記第2絶縁層が形成された側に半導体素子搭載面が形成され、
    前記半導体素子は、前記半導体素子搭載面に搭載されている半導体パッケージ。
JP2014139957A 2014-07-07 2014-07-07 配線基板、半導体パッケージ Active JP6375159B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014139957A JP6375159B2 (ja) 2014-07-07 2014-07-07 配線基板、半導体パッケージ
US14/790,131 US10028393B2 (en) 2014-07-07 2015-07-02 Wiring substrate and semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014139957A JP6375159B2 (ja) 2014-07-07 2014-07-07 配線基板、半導体パッケージ

Publications (2)

Publication Number Publication Date
JP2016018858A true JP2016018858A (ja) 2016-02-01
JP6375159B2 JP6375159B2 (ja) 2018-08-15

Family

ID=55018066

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014139957A Active JP6375159B2 (ja) 2014-07-07 2014-07-07 配線基板、半導体パッケージ

Country Status (2)

Country Link
US (1) US10028393B2 (ja)
JP (1) JP6375159B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017150361A1 (ja) * 2016-03-03 2017-09-08 株式会社村田製作所 樹脂基板
KR20190027117A (ko) * 2017-09-06 2019-03-14 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091254A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091253A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091252A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091250A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
JP2020136503A (ja) * 2019-02-20 2020-08-31 株式会社村田製作所 コイル部品

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6341714B2 (ja) * 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
US10264664B1 (en) 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
JP2017168548A (ja) 2016-03-15 2017-09-21 ソニー株式会社 ガラス配線基板及びその製造方法、部品実装ガラス配線基板及びその製造方法、並びに、表示装置用基板
JP6341245B2 (ja) * 2016-09-05 2018-06-13 大日本印刷株式会社 貫通電極基板の製造方法、貫通電極基板および半導体装置
US10157824B2 (en) * 2017-05-05 2018-12-18 Qualcomm Incorporated Integrated circuit (IC) package and package substrate comprising stacked vias
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
JP7032148B2 (ja) * 2018-01-17 2022-03-08 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置
US20220071000A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof
CN112309875A (zh) * 2020-11-02 2021-02-02 南方电网科学研究院有限责任公司 一种芯片封装方法
JP2023010236A (ja) * 2021-07-09 2023-01-20 イビデン株式会社 配線基板及び配線基板の製造方法
KR20230095348A (ko) * 2021-12-22 2023-06-29 삼성전기주식회사 인쇄회로기판

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
JP2002344143A (ja) * 2001-05-15 2002-11-29 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2004193292A (ja) * 2002-12-11 2004-07-08 Dainippon Printing Co Ltd スル−ホ−ル配線基板およびその製造方法
JP2005136282A (ja) * 2003-10-31 2005-05-26 Toppan Printing Co Ltd 多層配線基板及びその製造方法
JP2007258542A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023252A (ja) 2001-07-10 2003-01-24 Ibiden Co Ltd 多層プリント配線板
CN101848602B (zh) 2001-03-14 2012-04-04 Ibiden股份有限公司 多层印刷电路板
GB2420912B (en) 2002-12-11 2006-07-26 Dainippon Printing Co Ltd Multilayer wiring board and manufacture method thereof
JP2004342988A (ja) * 2003-05-19 2004-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法、及び半導体装置の製造方法
JPWO2005081312A1 (ja) * 2004-02-24 2008-01-17 イビデン株式会社 半導体搭載用基板
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US8217511B2 (en) * 2007-07-31 2012-07-10 Freescale Semiconductor, Inc. Redistributed chip packaging with thermal contact to device backside
JP4329884B2 (ja) * 2007-11-20 2009-09-09 株式会社村田製作所 部品内蔵モジュール
JPWO2011089936A1 (ja) * 2010-01-22 2013-05-23 日本電気株式会社 機能素子内蔵基板及び配線基板
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
KR101412225B1 (ko) * 2012-08-10 2014-06-25 이비덴 가부시키가이샤 배선판 및 그 제조 방법
KR101420543B1 (ko) * 2012-12-31 2014-08-13 삼성전기주식회사 다층기판

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
JP2002344143A (ja) * 2001-05-15 2002-11-29 Ibiden Co Ltd 多層プリント配線板の製造方法
JP2004193292A (ja) * 2002-12-11 2004-07-08 Dainippon Printing Co Ltd スル−ホ−ル配線基板およびその製造方法
JP2005136282A (ja) * 2003-10-31 2005-05-26 Toppan Printing Co Ltd 多層配線基板及びその製造方法
JP2007258542A (ja) * 2006-03-24 2007-10-04 Ngk Spark Plug Co Ltd 配線基板

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10257923B2 (en) 2016-03-03 2019-04-09 Murata Manufacturing Co., Ltd. Resin substrate and electronic device
JP2019153819A (ja) * 2016-03-03 2019-09-12 株式会社村田製作所 樹脂基板および電子機器
WO2017150361A1 (ja) * 2016-03-03 2017-09-08 株式会社村田製作所 樹脂基板
KR102008380B1 (ko) * 2017-09-06 2019-08-08 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190027117A (ko) * 2017-09-06 2019-03-14 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
JP7099359B2 (ja) 2019-02-20 2022-07-12 株式会社村田製作所 コイル部品
JP2020136503A (ja) * 2019-02-20 2020-08-31 株式会社村田製作所 コイル部品
KR20190091250A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR102016940B1 (ko) 2019-07-30 2019-09-02 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR102016946B1 (ko) 2019-07-30 2019-09-02 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR102016947B1 (ko) 2019-07-30 2019-09-02 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR102016948B1 (ko) 2019-07-30 2019-09-02 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091252A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091253A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법
KR20190091254A (ko) * 2019-07-30 2019-08-05 주식회사 부영일렉트로닉스 다이얼 스위치용 인쇄회로기판의 제조방법

Also Published As

Publication number Publication date
JP6375159B2 (ja) 2018-08-15
US20160007460A1 (en) 2016-01-07
US10028393B2 (en) 2018-07-17

Similar Documents

Publication Publication Date Title
JP6375159B2 (ja) 配線基板、半導体パッケージ
JP6133227B2 (ja) 配線基板及びその製造方法
JP6169955B2 (ja) 配線基板及びその製造方法
US9859201B2 (en) Wiring substrate, semiconductor device, and method for manufacturing wiring substrate
JP6324876B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6375121B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP6158676B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
KR102331611B1 (ko) 전자 부품 장치 및 그 제조 방법
US11430725B2 (en) Wiring board and method of manufacturing the same
JP6247032B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6161437B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP5547615B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2013214578A (ja) 配線板及びその製造方法
JP2012146793A (ja) 配線基板及びその製造方法
JP2015122385A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2013118255A (ja) 配線基板及びその製造方法、半導体パッケージ
JP6594264B2 (ja) 配線基板及び半導体装置、並びにそれらの製造方法
JP2019192885A (ja) 配線基板、半導体装置及び配線基板の製造方法
US11594478B2 (en) Wiring substrate, semiconductor package and method of manufacturing wiring substrate
JP7198154B2 (ja) 配線基板、及び配線基板の製造方法
JP2016111297A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP7265877B2 (ja) 配線基板
JP2017191874A (ja) 配線基板及びその製造方法
JP2014053642A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170317

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180123

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180723

R150 Certificate of patent or registration of utility model

Ref document number: 6375159

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150