JP4351148B2 - 配線基板の製造方法 - Google Patents

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Description

本発明は半導体チップに接続されるデカップリングキャパシタを有する配線基板の製造方法に関する。
近年、半導体チップなどの半導体装置の小型化・薄型化にともない、半導体チップの電源電圧の変動を抑えて動作を安定させるためのデカップリングキャパシタ（デカップリングコンデンサもしくはバイパスコンデンサと呼ばれることもある）の小型化・薄膜化の要求がある。
また、今後は更に半導体チップの動作速度を向上させるために、半導体チップの動作周波数が高くなることが予想されるため、デカップリングキャパシタの接続のインダクタンスを低減するために、デカップリングキャパシタはできるだけ半導体チップ近傍に設置される構造とすることが好ましい。
このため、上記の要求に対応したデカップリングキャパシタや、デカップリングキャパシタの設置方法が様々に提案されている。
例えば、半導体チップを配線基板に実装して用いる場合、デカップリングキャパシタを配線基板の裏面側、すなわち半導体チップが実装される側の反対側に実装する方法や（例えば特許文献１参照）、デカップリングキャパシタを、配線基板に埋め込む構造や形状が提案されている（例えば特許文献２〜特許文献４参照）。
特開２００３−２６４２５３号公報 特開２００４−１４５７３号公報 特開２００４−１５２８８３号公報 特開２００４−２８１８３０号公報
しかし、半導体チップを実装する配線基板にデカップリングキャパシタを設置する場合に、キャパシタと半導体チップが接続される配線構造の信頼性に問題が生じる場合があった。
例えば、デカップリングキャパシタと、半導体チップを接続する配線構造を単純に構成しようとした場合、デカップリングキャパシタを貫通するようにビア配線を形成すると、配線構造を単純にすることが容易であり、当該配線構造のインピーダンスを低減することが可能となり、好ましい。
しかし、当該ビア配線や、当該ビア配線に接続されるパターン配線が微細化されるに従い、当該ビア配線の位置決め精度（アライメント精度）が問題となる場合があり、当該ビア配線とキャパシタの電極層の接続の信頼性や、当該ビア配線と当該パターン配線の接続の信頼性が問題となる場合があり、接続の信頼性に優れた、低インピーダンスの構造とすることが困難となる場合があった。
そこで、本発明では上記の問題を解決した、新規で有用な配線基板の製造方法を提供することを目的としている。
本発明の具体的な課題は、デカップリングキャパシタが実装された、半導体チップが接続される配線基板であって、デカップリングキャパシタの接続の信頼性に優れた配線基板を提供することである。
本発明は、上記の課題を、誘電体層を挟んで互いに対向する電極層を有する、半導体チップに接続されるキャパシタと、前記電極層を貫通し、前記半導体チップに接続されるビア配線と、前記ビア配線と接続されるパターン配線と、を有する、配線基板の製造方法であって、前記ビア配線が貫通する貫通穴を有する前記電極層と、前記誘電体層とを形成し、前記キャパシタを形成する工程と、前記キャパシタを、絶縁層を挟んで前記パターン配線と対応するように設置する工程と、前記貫通穴から前記パターン配線に到達するビアホールを形成する工程と、前記ビアホールにビア配線を形成する工程と、を有し、前記ビアホールを形成する工程では、前記電極層をマスクにして前記絶縁層にビアホールを形成することを特徴とする配線基板の製造方法により、解決する。
当該配線基板の製造方法によれば、デカップリングキャパシタの接続の信頼性を良好とすることができる。
また、前記ビアホールは、レーザにより形成されると、当該ビアホールを容易に精度良く形成することが可能となる。
また、前記電極層は、第１の電極層および第２の電極層よりなり、前記第１の電極層には、前記レーザの加工径より小さい第１の貫通穴と、当該加工径より大きい第２の貫通穴が形成され、前記第２の電極層には、当該加工径より小さい第３の貫通穴と、当該加工径より大きい第４の貫通穴が形成され、当該第１の貫通穴と当該第４の貫通穴が、さらに当該第２の貫通穴と当該第３の貫通穴が対応するように形成されると、前記第１の電極層および第２の電極層と、前記ビア配線の接続の信頼性が良好となり、また、また単純な構造でキャパシタとビア配線を接続することが可能となる。
また、前記ビア配線は、複数形成され、第１のビア配線は、前記第１の貫通穴で前記第１の電極層と、第２のビア配線は、前記第３の貫通穴で前記第２の電極層と電気的に接続されると、電極層とビア配線の接続の信頼性が良好となり、また単純な構造でキャパシタとビア配線を接続することが可能となる。
また、前記第１の電極層には、内部に前記第１のビア配線が形成される略円筒状のビアコンタクト部が形成されると、前記第１の電極層と前記第１のビア配線の接続のインピーダンスを低くすることができる。
また、前記第２の電極層には、内部に前記第２のビア配線が形成される略円筒状のビアコンタクト部が形成されると、前記第２の電極層と前記第２のビア配線の接続のインピーダンスを低くすることができる。
また、前記キャパシタは、コア基板上に形成され、前記ビアホールは前記コア基板を貫通するように形成されると、安定に当該キャパシタを形成することができる。
また、前記キャパシタは、コア基板上に形成され、前記ビアホールは前記コア基板を貫通するように形成され、前記コア基板に形成されるビアホールは、前記第１の貫通穴および前記第３の貫通穴より大きいと、前記ビア配線の接続の信頼性が良好となる。
また、前記コア基板と前記ビア配線の間には絶縁物が形成されること、前記ビア配線の接続の信頼性が良好となる。
また、前記コア基板はＳｉよりなるようにしてもよい。
本発明によれば、デカップリングキャパシタが実装された配線基板であって、デカップリングキャパシタの接続の信頼性に優れた配線基板を提供することが可能となる。
次に、本発明の実施の形態に関して以下に説明する。
本実施例では、半導体チップが接続される配線基板であって、当該半導体チップの電源電圧を安定させるためのデカップリングキャパシタ（以下キャパシタと記載する）が設置された配線基板を製造する製造方法について説明する。
本実施例による配線基板の製造方法では、当該キャパシタと当該半導体チップが接続される配線の構造を単純にすることが可能であり、本実施例を用いて製造された配線基板では、半導体チップとキャパシタの接続に係るインピーダンスを低減してキャパシタによる電源ラインのノイズ除去効果や電源電圧安定効果を良好とすることが可能となっている。
このように、当該キャパシタと当該半導体チップが接続される構造を単純にするために、本実施例による配線基板では、当該キャパシタを貫通するビア配線を用いて、当該キャパシタと当該半導体チップを接続している。
しかし、この場合、当該ビア配線や、当該ビア配線に接続される配線基板のパターン配線が微細化されるに従い、当該ビア配線の位置決め精度（アライメント精度）が問題となる場合があり、当該ビア配線とキャパシタの電極層の接続の信頼性や、当該ビア配線と当該パターン配線の接続の信頼性が問題となる場合があった。
そこで、本実施例による配線基板の製造方法では、キャパシタを貫通するビア配線を形成するためのビアホールを形成する場合に、位置決め精度が良好となる特長を有している。
本実施例の製造方法においては、例えば、キャパシタを貫通するビア配線を、配線基板に形成されているパターン配線に接続する場合に、以下のようにする。
まず、当該パターン配線上に、絶縁層を介してキャパシタを設置し、当該キャパシタの電極層をいわゆるコンフォーマルマスクとして、当該絶縁層に当該パターン配線に到達するビアホールを形成するようにしている。この場合、例えばレーザなどの加工手段を用いて、キャパシタの電極層に形成された、ビア配線の貫通穴から前記絶縁層にかけて当該パターン配線に到達するビアホールを形成している。
このため、ビアホールが形成される位置決め精度（アライメント精度）が良好となり、例えば、当該電極層と当該ビア配線の接続の信頼性や、当該ビア配線と当該パターン配線の接続の信頼性が良好となる。
次に、本実施例の具体例について、図面に基づき、以下に説明する。
まず、本実施例による、キャパシタの形成方法について、図１Ａ〜図１Ｄおよび図２に基づき説明し、次に当該形成方法により形成されたキャパシタを設置する配線基板、および配線基板の製造方法を、図３、図４Ａ〜図４Ｃ、および図５Ａ〜図５Ｅに基づき、手順を追って説明する。ただし、以降で図中、先に説明した部分には以降で同一の参照符号を付し、一部説明を省略する場合がある。
まず、図１Ａに示す工程において、例えば、Ｓｉ、ガラス、または金属材料よりなる、コア基板１０１上に、例えばＣｕメッキにより、キャパシタの電極層となる、第１の電極層１０２を形成する。この場合、前記コア基板１０１がＳｉや金属材料などよりなる場合、前記第１の電極層１０２を形成する前に、当該コア基板表面に酸化膜などの絶縁膜を形成しておく。当該第１の電極層１０２は、後の工程においてビア配線が貫通するための、直径が径ｄ１の貫通穴ｈ１と、当該径ｄ１より大きい、直径が径ｄ２の貫通穴ｈ２が形成されている。この場合、前記第１の電極層１０２は、前記コア基板上に一様にＣｕメッキを形成した後に、バターンエッチングをする方法や、またはセミアディティブ法などのパターンメッキ法などにより形成することができる。
次に、前記第１の電極層１０２上に、誘電体層１０３を形成する。この場合、前記誘電体層１０３は、例えばＴａの陽極酸化膜（Ｔａ２Ｏ５膜）よりなるが、当該陽極酸化の条件としては、例えば化成電圧を２００Ｖとし、また陽極酸化に用いる溶液として、クエン酸水溶液を用いる。また、前記誘電体層は、Ｔａ２Ｏ５膜に限定されず、比誘電率の高い、いわゆる強誘電体膜を用いるとキャパシタの容量を大きくすることが可能となり、例えばこのような膜の例としては、ＳＴＯ（チタン酸ストロンチウム），ＢＳＴ（チタン酸バリウムストロンチウム），または、ＰＺＴ（ジルコンチタン酸鉛）よりなる膜を用いることが可能である。また、これらの膜は、様々な方法により形成することが可能であるが、例えば、ＣＶＤ法（化学気相堆積法）などにより、形成することができる。
次に、前記誘電体層１０３上に、例えばＣｕメッキにより第２の電極層１０４を形成し、当該誘電体層１０３を挟んで、前記第１の電極層１０２と当該第２の電極層１０４が、互いに対向するように形成する。この場合、当該第２の電極層１０４は、後の工程においてビア配線が貫通するための、直径が径ｄ３の貫通穴ｈ３と、当該径ｄ３より大きい、直径が径ｄ４の貫通穴ｈ４が形成されている。この場合、前記第２の電極層１０４は、一様にＣｕメッキを形成した後に、バターンエッチングをする方法や、またはセミアディティブ法などのパターンメッキ法などにより形成することができる。
また、前記貫通穴ｈ１と前記貫通穴ｈ４が対応するように、また、前記貫通穴ｈ２と前記貫通穴ｈ３が対応するようにして、それぞれの貫通穴を形成し、後の工程において、ビア配線が、前記貫通穴ｈ１、ｈ４を貫通するように、また前記貫通穴ｈ２、ｈ３を貫通するように形成されると好適である。この場合、前記貫通穴ｈ１、ｈ４を貫通するビア配線は、前記貫通穴ｈ１で前記第１の電極層１０２と接続されるように、前記貫通穴ｈ２、ｈ３を貫通するビア配線は、前記貫通穴ｈ３で前記第２の電極層１０４と接続するように形成される。
これらのビア配線は、半導体チップの電源ラインまたは接地ラインに接続される。すなわち、キャパシタの第１の電極層または第２の電極層がビア配線と接続され、電源ラインと接地ラインの間にキャパシタが挿入される構造になる。
この場合、ビア配線を形成するためのビアホールは、前記第１の電極層１０２または前記第２の電極層１０４をマスクにして形成される。これらの方法の詳細については後の工程で詳細を後述する。また、図１Ｄに示すように、前記コア基板１０１上に、例えばＣｕメッキにより、マスクパターン１０５を形成してもよい。当該マスクパターン１０５は、例えば、信号ラインなど、キャパシタに接続されることを必要としないラインに接続されるビア配線形成のための、マスクに用いられる。
上記の工程は、コア基板上に、誘電体層を挟んで互いに対向する電極層を有する、半導体チップに接続されるキャパシタを形成する一例であるが、前記キャパシタ１００は、例えば、次に図２に示すキャパシタ１００Ａのように変形してもよい。
図２に示すキャパシタ１００Ａでは、前記第１の電極層１０２には、例えば、Ｃｕよりなる、略円筒状のビアコンタクト部１０２Ａが形成されている。当該ビアコンタクト部１０２Ａは、第１の電極層から第２の電極層の方向に向かって略円筒状に起立するように形成されている。また、当該ビアコンタクト部１０２Ａは、その内部の空間が、前記貫通穴ｈ１と連通し、または前記貫通穴ｈ１を構成する一部となっており、当該内部の空間には、後の工程においてビア配線が形成される。この場合、当該ビア配線は、前記貫通穴ｈ１の内壁面に接するように形成されると共に、当該ビアコンタクト部１０２Ａの内壁面に接するように形成されるため、当該ビア配線と第１の電極層の接触面積が増大し、ビア配線と電極層の接続のインピーダンスを低減することができる。
また、前記ビアコンタクト部１０２Ａは、Ｃｕなどの導電体で形成されるため、後の工程でビア配線を形成する場合に、電解メッキのシード層（電極）として用いることが可能である。例えば、当該ビアコンタクト部１０２Ａが形成されない場合には、ビアホール形成後にビア配線を形成する場合、誘電体層に対してＣｕメッキを行う必要が生じる。この場合、誘電体層に対してはＣｕの無電解メッキでシード層を形成することが困難であり、シード層を形成するためには、例えばＣＶＤやスパッタリングといった、時間と費用がかかる方法をとる必要がある。ここで、本図に示すようなビアコンタクト部が形成されていると、貫通穴およびビアコンタクト部の内部を貫通するビア配線を形成する場合に、電解メッキにより容易にビア配線を形成することが可能となる。すわなち、当該ビアコンタクト部は誘電体層の表面を保護するように形成されるため、例えばＣｕの、メッキを容易に行うために好適である。
また、前記第２の電極層１０４には、例えば、Ｃｕよりなる、略円筒状のビアコンタクト部１０４Ａが形成されている。当該ビアコンタクト部１０４Ａは、第２の電極層から第１の電極層の方向に向かって略円筒状に起立するように形成されている。また、当該ビアコンタクト部１０４Ａは、その内部の空間が、前記貫通穴ｈ３と連通し、または前記貫通穴ｈ３を構成する一部となっており、当該内部の空間には、後の工程においてビア配線が形成される。この場合、当該ビア配線は、前記貫通穴ｈ３の内壁面に接するように形成されると共に、当該ビアコンタクト部１０４Ａの内壁面に接するように形成されるため、当該ビア配線と第２の電極層の接触面積が増大し、ビア配線と電極層の接続のインピーダンスを低減することができる。
この場合、当該ビア配線をメッキで形成する場合には、当該ビアコンタクト部１０４Ａは、前記ビアコンタクト部１０２Ａの場合と、同様の効果を奏する。
次に、前記キャパシタ１００または前記キャパシタ１００Ａが設置されて、配線基板が構成される、多層配線基板の一例である、多層配線基板２００の断面図を、図３に模式的に示す。
図３を参照するに、多層配線基板２００は、例えばコア基板２０１を有しており、当該コア基板２０１を貫通するように、例えばＣｕよりなるビア配線２０２が形成され、当該ビア配線２０２に接続される、例えばＣｕよりなるパターン配線２０３とパターン配線２０４が、それぞれコア基板の両側に、例えば対向するように形成されている。
前記コア基板の第１の側（後の工程においてキャパシタが形成される側）には、当該第１の側に形成された前記パターン配線２０３を覆うように、例えばエポキシなどの樹脂よりなる絶縁層２０５が形成され、当該絶縁層２０５上には、例えばＣｕよりなるパターン配線２０８が形成され、さらに当該パターン配線２０３とパターン配線２０８は、前記絶縁層２０５中に形成される、例えばＣｕよりなるビア配線２０７によって、任意の位置で接続される構造になっている。
一方、前記コア基板の、当該第１の側の反対側の第２の側には、当該第２の側に形成された前記パターン配線２０４を覆うように、例えばエポキシなどの樹脂よりなる絶縁層２０６が形成され、当該絶縁層２０６上には、例えばＣｕよりなるパターン配線２１０が形成され、さらに当該パターン配線２１０とパターン配線２０４は、前記絶縁層２０６中に形成される、例えばＣｕよりなるビア配線２０９によって接続される構造になっている。
前記多層配線基板２００に、図１Ｄに示した前記キャパシタ１００、または図２に示した前記キャパシタ１００Ａを設置し、必要に応じてさらに多層配線を形成し、キャパシタを有する、半導体チップを接続する配線基板を形成する。
次に、前記多層配線基板２００に、前記キャパシタ１００または前記キャパシタ１００Ａを設置し、配線基板を製造する方法を、図４Ａ〜図４Ｃ、および図５Ａ〜図５Ｅを用いて、手順を追って説明する。また、本実施例による製造方法では、前記キャパシタ１００または前記キャパシタ１００Ａの何れを用いてもよいが、以下では前記キャパシタ１００Ａを用いた場合を例にとって説明する。
まず、図４Ａに示す工程において、まず、前記キャパシタ１００Ａの電極層と誘電体層を覆うように、エポキシなどの樹脂材料よりなる絶縁層１０６を塗布またはラミネートにより形成し、さらに当該絶縁層１０６が前記パターン配線２０８に接するように、すなわち、前記キャパシタが前記絶縁層１０６を挟んで前記パターン配線２０８と対向するように設置する。この場合、前記絶縁層１０６の樹脂が不完全に硬化した状態で設置し、その後当該樹脂を加熱して硬化を進行させると、当該絶縁層１０６が接着層として機能し、好適である。
次に、図４Ｂに示す工程において、前記キャパシタ１００Ａを覆うように、例えばエポキシなどの樹脂材料よりなる絶縁層２１１を塗布またはラミネートにより形成し、同様に前記パターン配線２１０を覆うように絶縁層２１２を形成する。
次に、図４Ｃに示す工程において、例えばバフ研磨などの方法を用いて前記絶縁層２１１の表面を研磨し、前記コア基板１０１が露出するようにする。同様にして、前記絶縁層２１２の研磨を行い、当該絶縁層２１２に配線を形成するために適切な厚さとなるように研磨する。
次に、前記キャパシタ１００Ａと、前記多層配線基板を接続するビア配線を形成するが、以降の工程については、図４ＣのＡ部を拡大した場合の図である、図５Ａ〜図５Ｅを用いて、手順を追って説明する。
まず、図５Ａは、図４Ｃに示したＡ部の拡大図である。前記キャパシタ１００Ａは、前記絶縁層１０６を介して、前記パターン配線２０８と対向するように設置されている。
次に、図５Ｂに示す工程において、例えばレーザなどのビアホール形成手段を用いて、前記コア基板１０１から前記第１の電極層１０２、誘電体層１０３、第２の電極層１０４、および絶縁層１０６を貫通するように、前記パターン配線２０８に到達するビアホールＢＨ１を形成する。
この場合、前記ビアホールＢＨ１は、前記第１の電極層１０２、第２の電極層１０４、または前記マスクパターン１０５のいずれかをマスクにして形成され、当該ビアホールを形成する場合の当該レーザの加工径は、上記のマスクに形成されたマスクパターン、すなわち貫通穴より大きくなるようにされるとビア配線形成の位置精度が良好となり、好適である。
すなわち、本実施例の場合、前記第１の電極層１０２の貫通穴ｈ１の径ｄ１、前記第２の電極層１０４の貫通穴ｈ３の径ｄ３、前記マスクパターン１０５に形成された貫通穴の径が、当該レーザの加工径より小さくなるように形成されている。
そのため、前記コア基板１０１に形成されるビアホールＢＨ１の径は、当該レーザの加工径と略同一となるが、前記キャパシタと前記パターン配線２０８の間に形成される絶縁層１０６に形成されるビアホールＢＨ１の径は、当該レーザの加工径より小さくなる。この場合、前記絶縁層１０６に形成されるビアホールＢＨ１の径は、前記径ｄ１、前記径ｄ３、または前記マスクパターン１０５の貫通穴の径と略同一となる。
このように、当該レーザ加工径より小さな貫通穴を有する電極層をマスクパターンとすることで、前記絶縁層１０６の、ビアホールＢＨ１に形成されるビア配線の位置決め精度が良好となる効果を奏する。すなわち、当該レーザ加工径の大きさと、マスクの貫通穴の大きさに差があるため、レーザの位置精度に対して許容される範囲が大きくなる。そのため、前記ビアホールＢＨ１にビア配線を形成する場合に、前記パターン配線２０８に接続される精度を良好とすることが可能となり、接続の信頼性を良好とすることができる。また、当該ビア配線と、前記第１の電極層または第２の電極層との電気的な接続の信頼性を良好とすることが可能となる。
前記コア基板１０１が、例えばガラスや樹脂材料などの絶縁体により形成されている場合には、次の工程で、前記ビアホールＢＨ１を充填するように、例えばＣｕメッキなどによりビア配線を形成する。
例えば、前記コア基板１０１が、絶縁体以外の材料、例えばＳｉなどにより形成されている場合には、この後の工程で形成されるビア配線と、コア基板のビアホールＢＨ１内壁とを絶縁する必要があるため、例えば以下の工程に示すようにする。
まず、図５Ｃに示す工程において、前記ビアホールＢＨ１を埋設するように、また前記コア基板１０１を覆うように、例えばエポキシ樹脂などよりなる絶縁層１０７を形成する。
次に、図５Ｄに示す工程において、図５Ｂに示した工程と同様にして、ビアホールＢＨ２を形成する。また、本工程では、図５Ｂに示した工程の場合と同様に、前記第１の電極層１０２の貫通穴ｈ１の径ｄ１、前記第２の電極層１０４の貫通穴ｈ３の径ｄ３、前記マスクパターン１０５に形成された貫通穴の径が、本工程のレーザの加工径より小さくなるように形成されていることが好ましく、この場合にビア配線の接続の信頼性が良好となる。
また、本工程におけるレーザの加工径は、図５Ｂに示した工程におけるレーザの加工径より小さいことが好ましい。この場合、図５Ｂに示した工程で形成されたコア基板のビアホールＢＨ１の径よりも本工程のレーザの加工径が小さくなるため、この後の工程で形成されるビア配線と、前記コア基板１０１との間が絶縁層１０７で絶縁される構造となる。そのため、ビア配線とコア基板の絶縁が可能となり、好適である。
また、本工程では、必要に応じて前記絶縁層１０７の研磨を行い、前記コア基板１０１が露出するようにする。
次に、図５Ｅに示す工程において、前記ビアホールＢＨ２を充填するように、例えばＣｕメッキよりビア配線１０８を形成する。この場合、半導体チップの電源ラインまたは接地ラインに接続されるビア配線は、前記第１の電極層１０２、または前記第２の電極層１０４のいずれかと電気的に接続されるように形成される。
例えば、前記貫通穴ｈ１、前記貫通穴ｈ４を貫通するように形成されるビア配線では、前記貫通穴ｈ１の側で接続されるように、すなわち当該ビア配線が前記第１の電極層１０２に電気的に接続されるように形成される。一方、前記貫通穴ｈ２、前記貫通穴ｈ３を貫通するように形成されるビア配線では、前記貫通穴ｈ３の側で接続されるように、すなわち当該ビア配線が前記第２の電極層１０４に電気的に接続されるように形成される。
また、本実施例の場合には、前記第１の電極層１０２には前記ビアコンタクト部１０２Ａが、前記第２の電極層１０４には前記ビアコンタクト部１０４Ａが形成されているため、ビア配線と電極層の接触面積が増大して、ビア配線と電極層の接続のインピーダンスを抑制することが可能な構造になっている。
また、当該ビアコンタクト部１０２Ａ、１０４Ａが形成されると、ビアホールを形成した場合に、前記誘電体層１０３が露出することがない。当該誘電体層１０３上には、電解メッキのシード層を形成するための無電解メッキを行う事が困難である。このため、当該シード層を形成するためには、安価な無電解メッキではなく、コストがかかるＣＶＤやスパッタなどの技法を用いる必要が生じてしまう。本実施例の場合には、ビアコンタクト部を電解メッキの場合の電極として用いることができるため、前記ビア配線１０８を、電解メッキで容易に形成することができる。
また、前記第１の電極層１０２の貫通穴ｈ１や、または前記第２の電極層１０４の貫通穴ｈ３は、対向する電極の貫通穴と対応するように形成する場合に限定されず、例えば、電極層の端部に、本図に示すように形成してもよい。
図５Ｅに示す以降の工程では、さらに必要に応じて、前記ビア配線１０８に接続される配線構造や接続構造を形成し、当該配線構造や接続構造を半導体チップと接続可能に形成する。また、図４Ｃに示した第２の側、すなわち前記絶縁層２１２が形成された側にも、必要に応じた層数の配線構造を形成し、配線基板を完成する。
図６は、上記の製造方法を用いて形成した配線基板の一例を模式的に示した断面図である。
図６を参照するに、本図に示す配線基板３００では、図５Ｅに示した工程の後、前記ビア配線１０８上に、半導体チップ接続のための配線ポスト２１３を形成し、当該配線ポスト２１３上には、例えばハンダバンプ２１４を形成する。前記ハンダバンプ２１４には、例えば半導体チップの電極パッドが接続可能な構造になっている。
また、前記絶縁層２１２には、前記パターン配線２１０に接続されるビア配線２１５が形成され、当該ビア配線２１５に接続されるパターン配線２１６が、前記絶縁層２１２の第２の側に形成されている。
このように、必要に応じて、前記第１の側または第２の側に、配線構造を積層して形成することが可能であり、半導体チップの構造や、配線基板が接続されるマザーボードやデバイスの仕様に応じて配線基板の多層配線構造を様々に形成することが可能であり、例えば次に図７、図８に示すように変形してもよい。
例えば、図７には、前記配線基板３００の変形例である、配線基板４００を示すが、本図に示す配線基板では、前記コア基板１０１上に、または前記絶縁層２１１上に、周囲を絶縁層２１８で覆われた、パターン配線２１９と、当該パターン配線２１９に接続されるビア配線２２０が形成されている。また、必要に応じて、前記パターン配線２１９は、前記ビア配線１０８と接続され、また、例えば、ビア配線２１７を介して前記パターン配線２０８と接続されるように形成してもよい。
また、図８には、前記配線基板３００の別の変形例である、配線基板５００を示すが、本図に示す配線基板では、前記コア基板１０１上に、周囲を絶縁層２２１で覆われたビア配線２２３が形成されている。当該ビア配線２２３は、前記絶縁層２２１上に形成されたパターン配線２２４と接続されている。また、例えば、パターン配線２２４は、ビア配線２２２を介して、前記パターン配線２０８と接続されるように形成してもよい。
このように、本発明による配線基板は、必要に応じて様々に配線構造を変形して形成することが可能である。また、本発明による配線基板では、コア基板を用いる場合に限定されず、例えば前記コア基板２０１を省略した形状としてもよい。すなわち、コア基板に該当する絶縁層を、いわゆるビルドアップ法を用いて形成してもよい。また、絶縁層やパターン配線の厚さは、任意に変更することが可能である。
また、前記コア基板１０１が、絶縁体以外の材料（たとえばＳｉなど）で形成されている場合には、以下に示すような方法を用いて配線基板を形成してもよい。この場合にも実施例１に示した場合と同様の効果を奏する。
本実施例の場合、キャパシタ１００Ａの構造は図２に示した場合と同様である。
本実施例の場合、前記キャパシタ１００Ａを形成した後、以下の図９Ａ〜図９Ｆに示すようにして配線基板を形成する。
まず、図９Ａに示す工程では、図２に示したキャパシタ１００Ａ上に、エポキシなどの樹脂材料よりなる絶縁層１１０をラミネートまたは塗布により形成し、さらに、前記コア基板１０１の側からレーザにより、前記コア基板１０１を貫通して、前記絶縁層１１０に到達するビアホールＢＨ３を形成する。この場合、前記第１の電極層１０２の貫通穴ｈ１の径ｄ１、前記第２の電極層１０４の貫通穴ｈ３の径ｄ３および前記マスクパターン１０５に形成された貫通穴の径より、当該レーザの加工径のほうが大きいと、好適である。この場合、前記コア基板１０１に形成されるビアホールが後の工程で形成されるビア配線より大きくなり、コア基板とビア配線の絶縁が容易となるためである。
次に、図９Ｂに示す工程において、前記ビアホールＢＨ３を充填するように、また前記コア基板１０１上に、絶縁層１１１を形成する。
次に、図９Ｃに示す工程において、前記絶縁層１１０をキャパシタより剥離し、キャパシタ構造１００Ｂを形成する。次に、当該キャパシタ構造１００Ｂを、実施例１の場合の図４Ａ〜図４Ｃに示した場合と同様にして、前記多層配線構造２００に設置し、絶縁層を形成する。本実施例の場合には、実施例１で図５Ａ〜図５Ｅに示した工程を、以下の図９Ａ〜図９Ｆに示す工程に変更すればよい。
図９Ｄは、前記キャパシタ構造１００Ｂが、前記多層配線構造２００に設置されて、図４Ａ〜図４Ｃに示した場合と同様の工程を経た後の、キャパシタ構造１００Ｂ付近の拡大図である。
次に、図９Ｅに示す工程において、例えばレーザなどのビアホール形成手段を用いて、前記第１の電極層１０２、誘電体層１０３、第２の電極層１０４に形成された貫通穴を貫通し、さらに絶縁層１１１から前記パターン配線２０８に到達するビアホールＢＨ４を形成する。
この場合、前記ビアホールＢＨ４は、前記第１の電極層１０２、第２の電極層１０４、または前記マスクパターン１０５のいずれかをマスクにして形成される。また、前記第１の電極層１０２の貫通穴ｈ１の径ｄ１、前記第２の電極層１０４の貫通穴ｈ３の径ｄ３、前記マスクパターン１０５に形成された貫通穴の径が、当該レーザの加工径より小さくなるように形成されている。
このように、当該レーザ加工径より小さな貫通穴を有する電極層をマスクパターンとすることで、前記絶縁層１１１の、ビアホールＢＨ４に形成されるビア配線の位置決め精度が良好となる効果を奏する。すなわち、当該レーザ加工径の大きさと、マスクの貫通穴の大きさに差があるため、レーザの位置精度に対して許容される範囲が大きくなる。そのため、接続の信頼性を良好とすることができる。
次に、図９Ｆに示す工程において、前記ビアホールＢＨ４を充填するように、例えばＣｕメッキよりビア配線１１２を形成する。この場合、半導体チップの電源ラインまたは接地ラインに接続されるビア配線は、前記第１の電極層１０２、または前記第２の電極層１０４のいずれかと電気的に接続されるように形成される。
例えば、前記貫通穴ｈ１、前記貫通穴ｈ４を貫通するように形成されるビア配線では、前記貫通穴ｈ１の側で接続されるように、すなわち当該ビア配線が前記第１の電極層１０２に電気的に接続されるように形成される。一方、前記貫通穴ｈ２、前記貫通穴ｈ３を貫通するように形成されるビア配線では、前記貫通穴ｈ３の側で接続されるように、すなわち当該ビア配線が前記第２の電極層１０４に電気的に接続されるように形成される。
またこの場合、前記ビア配線１１２と、前記コア基板１０１の間には、絶縁層１１１が形成されているため、コア基板とビア配線の絶縁が確立される構造になっている。
また、さらに配線構造や接続構造を形成して配線基板を形成する方法は、実施例１に記載した場合と同様である。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、デカップリングキャパシタが実装された配線基板であって、デカップリングキャパシタの接続の信頼性に優れた配線基板を提供することが可能となる。
実施例１によるキャパシタの形成方法を示す図（その１）である。 実施例１によるキャパシタの形成方法を示す図（その２）である。 実施例１によるキャパシタの形成方法を示す図（その３）である。 実施例１によるキャパシタの形成方法を示す図（その４）である。 図１Ｄに示したキャパシタの変形例である。 キャパシタを設置する多層配線構造の一例である。 実施例１による配線基板の製造方法を示す図（その１）である。 実施例１による配線基板の製造方法を示す図（その２）である。 実施例１による配線基板の製造方法を示す図（その３）である。 実施例１による配線基板の製造方法を示す図（その４）である。 実施例１による配線基板の製造方法を示す図（その５）である。 実施例１による配線基板の製造方法を示す図（その６）である。 実施例１による配線基板の製造方法を示す図（その７）である。 実施例１による配線基板の製造方法を示す図（その８）である。 実施例１による製造方法により形成された配線基板の一例を示す図（その１）である。 実施例１による製造方法により形成された配線基板の一例を示す図（その２）である。 実施例１による製造方法により形成された配線基板の一例を示す図（その３）である。 実施例２による配線基板の製造方法を示す図（その１）である。 実施例２による配線基板の製造方法を示す図（その２）である。 実施例２による配線基板の製造方法を示す図（その３）である。 実施例２による配線基板の製造方法を示す図（その４）である。 実施例２による配線基板の製造方法を示す図（その５）である。 実施例２による配線基板の製造方法を示す図（その６）である。
符号の説明
１００，１００Ａ キャパシタ
１００Ｂ キャパシタ構造
１０１ コア基板
１０２ 第１の電極層
１０２Ａ ビアコンタクト部
１０３ 誘電体層
１０４ 第２の電極層
１０４Ａ ビアコンタクト部
１０５ マスクパターン
１０６，１０７ 絶縁層
１０８，１１２ ビア配線
１１０，１１１ 絶縁層
１１２ ビア配線
ｈ１，ｈ２，ｈ３，ｈ４ 貫通穴
２００ 多層配線構造
２０１ コア基板
２０２，２０５，２０７，２０９，２１５，２２０，２２３ ビア配線
２０３，２０４，２０８，２１０，２１６，２１９，２２４

Claims (10)

  1. 誘電体層を挟んで互いに対向する電極層を有する、半導体チップに接続されるキャパシタと、
    前記電極層を貫通し、前記半導体チップに接続されるビア配線と、
    前記ビア配線と接続されるパターン配線と、を有する、配線基板の製造方法であって、
    前記ビア配線が貫通する貫通穴を有する前記電極層と、前記誘電体層とを形成し、前記キャパシタを形成する工程と、
    前記キャパシタを、絶縁層を挟んで前記パターン配線と対応するように設置する工程と、
    前記貫通穴から前記パターン配線に到達するビアホールを形成する工程と、
    前記ビアホールにビア配線を形成する工程と、を有し、
    前記ビアホールを形成する工程では、前記電極層をマスクにして前記絶縁層にビアホールを形成することを特徴とする配線基板の製造方法。
  2. 前記ビアホールは、レーザにより形成されることを特徴とする請求項１記載の配線基板の製造方法。
  3. 前記電極層は、第１の電極層および第２の電極層よりなり、前記第１の電極層には、前記レーザの加工径より小さい第１の貫通穴と、当該加工径より大きい第２の貫通穴が形成され、前記第２の電極層には、当該加工径より小さい第３の貫通穴と、当該加工径より大きい第４の貫通穴が形成され、当該第１の貫通穴と当該第４の貫通穴が、さらに当該第２の貫通穴と当該第３の貫通穴が対応するように形成されることを特徴とする、請求項２記載の配線基板の製造方法。
  4. 前記ビア配線は、複数形成され、第１のビア配線は、前記第１の貫通穴で前記第１の電極層と、第２のビア配線は、前記第３の貫通穴で前記第２の電極層と電気的に接続されることを特徴とする請求項３記載の配線基板の製造方法。
  5. 前記第１の電極層には、内部に前記第１のビア配線が形成される略円筒状のビアコンタクト部が形成されることを特徴とする請求項４記載の配線基板の製造方法。
  6. 前記第２の電極層には、内部に前記第２のビア配線が形成される略円筒状のビアコンタクト部が形成されることを特徴とする請求項４記載の配線基板の製造方法。
  7. 前記キャパシタは、コア基板上に形成され、前記ビアホールは前記コア基板を貫通するように形成されることを特徴とする請求項１乃至６のうち、いずれか１項記載の配線基板の製造方法。
  8. 前記キャパシタは、コア基板上に形成され、前記ビアホールは前記コア基板を貫通するように形成され、前記コア基板に形成されるビアホールは、前記第１の貫通穴および前記第３の貫通穴より大きいことを特徴とする請求項３乃至６記載の配線基板の製造方法。
  9. 前記コア基板と前記ビア配線の間には絶縁物が形成されることを特徴とする請求項７または８記載の配線基板の製造方法。
  10. 前記コア基板はＳｉよりなることを特徴とする請求項７乃至９のうち、いずれか１項記載の配線基板の製造方法。
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