TWI483365B - 封裝基板及其製法 - Google Patents

封裝基板及其製法 Download PDF

Info

Publication number
TWI483365B
TWI483365B TW101135246A TW101135246A TWI483365B TW I483365 B TWI483365 B TW I483365B TW 101135246 A TW101135246 A TW 101135246A TW 101135246 A TW101135246 A TW 101135246A TW I483365 B TWI483365 B TW I483365B
Authority
TW
Taiwan
Prior art keywords
protective layer
insulating protective
package substrate
interposer
substrate
Prior art date
Application number
TW101135246A
Other languages
English (en)
Other versions
TW201413894A (zh
Inventor
Yu Hua Chen
Wei Chung Lo
Dyi Chung Hu
Chang Hong Hsieh
Original Assignee
Ind Tech Res Inst
Unimicron Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst, Unimicron Technology Corp filed Critical Ind Tech Res Inst
Priority to TW101135246A priority Critical patent/TWI483365B/zh
Priority to CN201310146107.2A priority patent/CN103681588B/zh
Priority to US13/965,842 priority patent/US20140084413A1/en
Publication of TW201413894A publication Critical patent/TW201413894A/zh
Application granted granted Critical
Publication of TWI483365B publication Critical patent/TWI483365B/zh
Priority to US15/468,087 priority patent/US10068847B2/en
Priority to US16/036,946 priority patent/US10867907B2/en
Priority to US17/095,742 priority patent/US11791256B2/en
Priority to US17/095,744 priority patent/US11854961B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

封裝基板及其製法
本揭露係有關一種封裝基板及其製法，尤指一種嵌埋有中介層之封裝基板及其製法。
隨著電子產業的蓬勃發展，電子產品在型態上逐漸趨於輕薄短小，在功能上則逐漸邁入高性能、多功能、與高速度化的研發方向，致使半導體晶片之佈線密度愈來愈高，而以奈米尺寸作單位。因此，目前所用以承載晶片之封裝基板(如覆晶式載板)已無法配合高線路密度之半導體晶片，因而業界遂發展出一種3D-SiP(System-in-package)封裝製程。
請參閱第1圖，係一種習知3D-SiP封裝件1之剖視圖，如第1圖所示，其係於一封裝基板1’與一半導體晶片15之間增設一矽中介層(Silicon interposer)12，該矽中介層12係採用矽穿孔(Through-silicon via,TSV)技術而具有複數貫穿且用以電性連接之導電穿孔121，且於該矽中介層12上形成一線路重佈結構(Redistribution layer,RDL)122，令該些導電穿孔121之一端電性結合間距較大之封裝基板1’，而該線路重佈結構122則電性結合間距較小之半導體晶片15，使該封裝基板1’可結合具有高佈線密度之半導體晶片15，之後再將封裝件設置於一電路板9上。故藉由該矽中介層12，不僅可解決缺乏可配合之載板的問題，且不會改變IC產業原本之供應鏈(supply chain)及基礎設備(infrastructure)，進而使最終的半導體封裝件具有高整合度、高效率、低耗電、小體積與低成本的優勢。
惟，習知3D-SiP封裝件1中，該封裝基板1’僅能堆疊例如半導體晶片15之主動元件，而無法同時設置該些被動元件14，亦即須將該些被動元件14設置於該電路板9上，故該半導體晶片15與該被動元件14之間的導電路徑過長，因而該半導體晶片15之電壓容易出現不穩定現象，致使最終電子產品的電性效能無法大幅提升。
再者，因該些被動元件14設於該電路板9上，故該些被動元件14不僅佔用該電路板9之佈設面積，且減少該電路板9之佈線空間，因而難以縮小產品之體積，且將減少產品之功能。
因此，如何克服習知技術中之種種問題，實已成目前亟欲解決的課題。
本揭露之一實施例提出一種封裝基板，係整合有中介層與被動元件。該封裝基板可包括：基板本體，係具有線路、相對之第一表面和第二表面，該第一表面係具有複數電性接觸墊；絕緣保護層，係形成於該基板本體的第一表面上；中介層，係埋設於該絕緣保護層中並電性連接該基板本體，且該中介層係具有複數貫穿的導電穿孔及外露於該絕緣保護層之線路重佈結構；以及至少一被動元件，係設於該基板本體的第一表面之上。
因此，相較於習知技術，當半導體晶片設於該中介層之線路重佈結構上時，可縮短該半導體晶片與被動元件之間的距離，即主動元件(如該半導體晶片)與被動元件之間的電性連接路徑縮短，使主動元件的腳位電壓較為穩定，因而能提升最終產品的電性效能。
再者，因該些被動元件無需設於電路板上，因而不會佔用電路板之佈設面積，故可增加該電路板之佈線空間，不僅可縮小產品之體積，且可增加產品之功能。
以下藉由特定的具體實施例說明本揭露之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本揭露之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本揭露可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本揭露所能產生之功效及所能達成之目的下，均應仍落在本揭露所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」、「底」、「四周」、「上方」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本揭露可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本揭露可實施之範疇。
本文中提及之“導電穿孔”係指形成於基材，例如本文 之中介層中的導電元件，以本文圖式為例，其外型如柱狀體。
第一實施例
請參閱第2圖，係本揭露之封裝基板2的第一實施例的剖視圖。
如第2圖所示，係先提供一具有線路200、頂表面(可視為第一表面)20a和底表面(可視為第二表面)20b的基板本體20，例如為多層內連線基板(multi-layer interconnect base plate)，該頂表面20a係具有複數電性接觸墊21a，又該頂表面20a上係設有一中介層22與一絕緣保護層23，該中介層22嵌埋於該絕緣保護層23中並外露於該絕緣保護層23表面。接著，於該中介層22上設置複數被動元件24。
於本實施例中，該中介層22例如為矽中介層(Silicon interposer)且具有複數貫穿的導電穿孔221及外露於該絕緣保護層23之線路重佈結構(redistribution layer,RDL)222，該些導電穿孔221之底端係連接該電性接觸墊21a以電性連接該線路200，且該被動元件24係設於該線路重佈結構222上以電性連接該中介層22。
再者，藉由該被動元件24設於該線路重佈結構222上，以當如半導體晶片之主動元件(圖略)設於該線路重佈結構222上時，使該主動元件得以最靠近該被動元件24之方式組裝，而可大幅縮減該主動元件與該被動元件24之間的距離。
亦即，訊號透過該線路重佈結構222與被動元件24串接後，並透過該些導電穿孔221傳輸到該基板本體20，故該主動元件與被動元件24之間的電性連接路徑最短，因而該主動元件的腳位電壓最為穩定。
第二實施例
請參閱第3A至3C圖，係本揭露之封裝基板3的第二實施例之製法的剖視圖。本實施例與第一實施例之差異在於該被動元件24之位置及電性連接方式，其他相關結構大致相同，故不再贅述。
如第3A圖所示，藉由定深式機械鑽孔方式或雷射鑽孔方式，於該絕緣保護層23上形成對應外露部分電性接觸墊21a的複數開孔230。
如第3B圖所示，藉由電鍍、印刷、塞孔或噴塗之方式於該些開孔230中形成如柱體之導電元件231。
於本實施例中，該導電元件231之材質係為導電膠或電鍍金屬，如銅膏或銀膠。
如第3C圖所示，於該導電元件231上設置該被動元件24，該些被動元件24係藉由該些導電元件231電性連接該電性接觸墊21a。
於本實施例中，藉由該被動元件24設於該絕緣保護層23上，使該主動元件(圖略)得以較大尺寸設於該線路重佈結構222上，以增加該主動元件之佈線空間，而可提升該主動元件之功能。再者，當該主動元件設於該線路重佈結構222上時，相較於習知技術，本揭露能大幅縮減該 主動元件與該被動元件24之間的電性連接路徑，而能使該主動元件的腳位電壓更為穩定。
第三實施例
請參閱第4圖，係本揭露之封裝基板4的第三實施例的剖視圖。本實施例與第二實施例之差異在於該被動元件24之位置及電性連接方式，其他相關結構大致相同，故不再贅述。
如第4圖所示，藉由定深式機械鑽孔方式或雷射鑽孔方式，於該絕緣保護層23上形成對應外露該些電性接觸墊21a的複數開口232，再利用點膠等相關技術，將該被動元件24焊接於該開口232中的電性接觸墊21a上，令該被動元件24接觸並電性連接該電性接觸墊21a。
於本實施例中，藉由該被動元件24嵌埋於該絕緣保護層23中，可降低該封裝基板4之高度，以利於達到產品薄化之需求。
再者，當該主動元件設於該線路重佈結構222上時，相較於習知技術，本揭露能大幅縮減該主動元件與該被動元件24之間的電性連接路徑，而能使該主動元件的腳位電壓更為穩定。
要補充說明的是，本揭露之封裝基板2,3,4中，該中介層22之線路重佈結構222上係用以接置至少一如半導體晶片之主動元件(圖略)，且之後再進行封裝製程，以構成一半導體封裝件，惟此可依據本說明書而能瞭解者，故不在此加以贅述。
再者，於製作該基板本體20時，可將至少一被動元件24’嵌埋於該基板本體20中且電性連接該線路200，如第5圖所示之封裝基板4’。
又，本揭露之基板本體20之底表面20b亦可具有電性接觸墊21b，以供電性連接至其他電子裝置，如：電路板或封裝結構。
另外，所述之各實施例係以無核心(coreless)之基板本體20作為例示說明，但具有核心層之基板本體同樣也可以應用在本揭露之封裝基板中，而且包含在本揭露的申請專利範圍中。
綜上所述，本揭露之封裝基板2,3,4中，係整合有中介層22與被動元件24，故當主動元件設於該中介層22上時，可使該主動元件與該被動元件24之間的距離大幅縮減，即該主動元件與該被動元件24之間的電性連接路徑縮短，因而能使該主動元件的腳位電壓更為穩定，以有效提升最終電子產品的電性效能。
再者，因該些被動元件24無需設於電路板(圖略)上，因而不會佔用電路板之佈設面積，故可增加該電路板之佈線空間，不僅可縮小產品之體積，且可增加產品之功能。
上述實施例係用以例示性說明本揭露之原理及其功效，而非用於限制本揭露。任何熟習此項技藝之人士均可在不違背本揭露之精神及範疇下，對上述實施例進行修改。因此本揭露之權利保護範圍，應如後述之申請專利範 圍所列。
1‧‧‧3D-SiP封裝件
1’,2,3,4,4’‧‧‧封裝基板
12‧‧‧矽中介層
121,221‧‧‧導電穿孔
122,222‧‧‧線路重佈結構
14,24,24’‧‧‧被動元件
15‧‧‧半導體晶片
20‧‧‧基板本體
20a‧‧‧頂表面
20b‧‧‧底表面
200‧‧‧線路
21a,21b‧‧‧電性接觸墊
22‧‧‧中介層
23‧‧‧絕緣保護層
230‧‧‧開孔
231‧‧‧導電元件
232‧‧‧開口
9‧‧‧電路板
第1圖係為習知3D-SiP封裝件之剖視圖；第2圖係本揭露封裝基板的第一實施例的剖視圖；第3A至3C圖係本揭露封裝基板的第二實施例之製法的剖視圖；第4圖係本揭露封裝基板的第三實施例的剖視圖；以及第5圖係本揭露封裝基板的第四實施例的剖視圖。
2‧‧‧封裝基板
20‧‧‧基板本體
20a‧‧‧頂表面
20b‧‧‧底表面
200‧‧‧線路
21a,21b‧‧‧電性接觸墊
22‧‧‧中介層
221‧‧‧導電穿孔
222‧‧‧線路重佈結構
23‧‧‧絕緣保護層
24‧‧‧被動元件

Claims (12)

  1. 一種封裝基板，係包括：基板本體，係具有相對之第一表面和第二表面，該第一表面係具有複數電性接觸墊；絕緣保護層，係形成於該基板本體的第一表面上；中介層，係形成於該基板本體的第一表面上且埋設於該絕緣保護層中並電性連接該基板本體，且該中介層係具有複數貫穿的導電穿孔及外露於該絕緣保護層之線路重佈結構；至少一被動元件，係設於該基板本體的第一表面之上；以及至少一主動元件，係設於該線路重佈結構上。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該被動元件係設於該線路重佈結構上，且電性連接該中介層。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該被動元件係設於該絕緣保護層上，且藉由形成於該絕緣保護層中的導電元件電性連接該電性接觸墊。
  4. 如申請專利範圍第3項所述之封裝基板，其中，該導電元件之材質係為導電膠或電鍍金屬。
  5. 如申請專利範圍第3項所述之封裝基板，其中，該導電元件係為柱體。
  6. 如申請專利範圍第1項所述之封裝基板，其中，該絕緣保護層具有至少一外露該電性接觸墊的開口，使該 被動元件設於該開口中之電性接觸墊上。
  7. 如申請專利範圍第6項所述之封裝基板，復包括至少一另一被動元件，係嵌埋於該基板本體中。
  8. 一種封裝基板之製法，係包括：提供一具有相對之第一表面和第二表面的基板本體，該第一表面係具有複數電性接觸墊，該第一表面上係形成有絕緣保護層及埋設於該絕緣保護層中並電性連接該基板本體之中介層，且該中介層係具有複數貫穿的導電穿孔及外露於該絕緣保護層之線路重佈結構；於該絕緣保護層上形成至少一外露該電性接觸墊的開孔；於該開孔中形成導電元件；於該導電元件上設置至少一被動元件；以及於該線路重佈結構上設置至少一主動元件。
  9. 如申請專利範圍第8項所述之封裝基板之製法，其中，該導電元件之材質係為導電膠或電鍍金屬。
  10. 如申請專利範圍第8項所述之封裝基板之製法，其中，該導電元件係為柱體。
  11. 一種封裝基板，係包括：基板本體，係具有相對之第一表面和第二表面，該第一表面係具有複數電性接觸墊；絕緣保護層，係形成於該基板本體的第一表面上；中介層，係形成於該基板本體的第一表面上且埋 設於該絕緣保護層中並電性連接該基板本體，且該中介層係具有複數貫穿的導電穿孔及外露於該絕緣保護層之線路重佈結構；至少一被動元件，係嵌埋於該基板本體中；以及至少一主動元件，係設於該線路重佈結構上。
  12. 如申請專利範圍第11項所述之封裝基板，其中，該基板本體係具有至少一線路，該被動元件藉由該線路電性連接該中介層。
TW101135246A 2012-09-26 2012-09-26 封裝基板及其製法 TWI483365B (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
TW101135246A TWI483365B (zh) 2012-09-26 2012-09-26 封裝基板及其製法
CN201310146107.2A CN103681588B (zh) 2012-09-26 2013-04-24 封装基板及其制法
US13/965,842 US20140084413A1 (en) 2012-09-26 2013-08-13 Package substrate and method of fabricating the same
US15/468,087 US10068847B2 (en) 2012-09-26 2017-03-23 Package substrate and method of fabricating the same
US16/036,946 US10867907B2 (en) 2012-09-26 2018-07-17 Package substrate and method of fabricating the same
US17/095,742 US11791256B2 (en) 2012-09-26 2020-11-12 Package substrate and method of fabricating the same
US17/095,744 US11854961B2 (en) 2012-09-26 2020-11-12 Package substrate and method of fabricating the same and chip package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101135246A TWI483365B (zh) 2012-09-26 2012-09-26 封裝基板及其製法

Publications (2)

Publication Number Publication Date
TW201413894A TW201413894A (zh) 2014-04-01
TWI483365B true TWI483365B (zh) 2015-05-01

Family

ID=50318680

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101135246A TWI483365B (zh) 2012-09-26 2012-09-26 封裝基板及其製法

Country Status (3)

Country Link
US (4) US20140084413A1 (zh)
CN (1) CN103681588B (zh)
TW (1) TWI483365B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576596B (zh) * 2013-10-25 2019-01-01 日月光半导体制造股份有限公司 半导体基板及其制造方法
US9627285B2 (en) 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
TWI542263B (zh) * 2014-07-31 2016-07-11 恆勁科技股份有限公司 中介基板及其製法
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
TWI557853B (zh) * 2014-11-12 2016-11-11 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI550814B (zh) * 2015-07-31 2016-09-21 矽品精密工業股份有限公司 承載體、封裝基板、電子封裝件及其製法
KR20170019836A (ko) * 2015-08-13 2017-02-22 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US9852994B2 (en) * 2015-12-14 2017-12-26 Invensas Corporation Embedded vialess bridges
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9799616B2 (en) * 2016-03-08 2017-10-24 Dyi-chung Hu Package substrate with double sided fine line RDL
TWI647805B (zh) * 2016-09-09 2019-01-11 矽品精密工業股份有限公司 電子封裝件及其製法
US10687419B2 (en) 2017-06-13 2020-06-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
US11527462B2 (en) * 2019-12-13 2022-12-13 International Business Machines Corporation Circuit substrate with mixed pitch wiring

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US8193034B2 (en) * 2006-11-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure using stud bumps
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
KR20100037300A (ko) * 2008-10-01 2010-04-09 삼성전자주식회사 내장형 인터포저를 갖는 반도체장치의 형성방법
US8003515B2 (en) * 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
TWI460834B (zh) * 2010-08-26 2014-11-11 Unimicron Technology Corp 嵌埋穿孔晶片之封裝結構及其製法
US20140291001A1 (en) * 2010-11-22 2014-10-02 Bridge Semiconductor Corporation Method of making hybrid wiring board with built-in stiffener and interposer and hybrid wiring board manufactured thereby
TWI451542B (zh) * 2011-02-10 2014-09-01 Unimicron Technology Corp 嵌埋被動元件之封裝基板
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201225762A (en) * 2010-12-14 2012-06-16 Unimicron Technology Corp Package substrate having an embedded via hole medium layer and method of forming same
TWM433634U (en) * 2012-03-23 2012-07-11 Unimicron Technology Corp Semiconductor substrate

Also Published As

Publication number Publication date
US20210066189A1 (en) 2021-03-04
TW201413894A (zh) 2014-04-01
US10867907B2 (en) 2020-12-15
CN103681588B (zh) 2019-02-05
US20170194249A1 (en) 2017-07-06
US10068847B2 (en) 2018-09-04
US20140084413A1 (en) 2014-03-27
CN103681588A (zh) 2014-03-26
US20180323143A1 (en) 2018-11-08
US11791256B2 (en) 2023-10-17

Similar Documents

Publication Publication Date Title
TWI483365B (zh) 封裝基板及其製法
TWI587412B (zh) 封裝結構及其製法
TWI555166B (zh) 層疊式封裝件及其製法
TWI544599B (zh) 封裝結構之製法
TWI473218B (zh) 穿孔中介板及其製法與封裝基板及其製法
TW201405758A (zh) 具有防電磁波干擾之半導體元件
CN107785334B (zh) 电子封装结构及其制法
TWI525769B (zh) 封裝基板及其製法
CN108630646A (zh) 电子封装件及其基板构造
TW202220151A (zh) 電子封裝件及其製法
TWI643302B (zh) 電子封裝件及其製法
TWI455271B (zh) 半導體元件結構及其製法
TW201810458A (zh) 封裝基板及其製法
JP2011061132A (ja) インターポーザ
US20140117557A1 (en) Package substrate and method of forming the same
TWI554169B (zh) 中介基板及其製法
TWI623251B (zh) 中介基板之製法
JP2016111318A (ja) インターポーザ基板及びその製法
TWI778406B (zh) 電子封裝件及其製法
TWI818458B (zh) 電子封裝件及其製法
CN215220719U (zh) 一种双面封装结构
TW201814851A (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
TWI605544B (zh) 基板結構及其製法
TW202427705A (zh) 半導體封裝
TWI555153B (zh) 基板結構及其製法