JP2016111318A - インターポーザ基板及びその製法 - Google Patents
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Abstract
【課題】インターポーザ基板及びその製法を提供する。【解決手段】まず、複数の第１の導電柱を有する第１の回路層を含む搭載板を用意し、該搭載板に第１の絶縁層を形成し、それらの第１の導電柱を露出させ、次に、それらの第１の導電柱に第２の回路層を形成してそれらの第１の導電柱に電気的に接続し、該第２の回路層に複数の第２の導電柱を形成し、その後、該第１の絶縁層に第２の絶縁層を形成するとともに該第２の回路層及びそれらの第２の導電柱を被覆し、該第２の導電柱の端面を露出させ、最後に該搭載板を除去することで、該第１の導電柱の端面の形状を円形を除く任意の幾何図形に形成する。従って、必要に応じてレイアウトすることができ、設計の自由度を高めることができる。【選択図】図２Ｆ
Description
本発明はインターポーザ基板に関し、特にパッケージ積層構造用のインターポーザ基板及びその製法に関するものである。
半導体パッケージ技術の向上に伴い、半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）は、異なるパッケージ態様が開発されている。そのうち、電気性能の向上及びパッケージスペースの節約を図るために、パッケージ積層構造（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ、ＰｏＰ）を形成するための複数のパッケージ構造が積層されるパッケージ態様があるが、このようなパッケージ方法は、システムパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＳｉＰ）の異質統合特性を発揮することができ、機能の異なる電子素子、例えばメモリ、中央処理装置、グラフィックプロセッサ、イメージプロセッサ等を積層構成することによりシステムの統合を達成することができるため、軽薄型の各種の電子製品に適用可能である。
従来のパッケージ積層構造では、メモリパッケージ（メモリＩＣという）が複数の半田ボールによりロジックパッケージ部材（ロジックＩＣという）に積層される。また、電子製品の軽薄短小及び機能向上への要求に伴い、メモリパッケージ部材の配線密度がますます高くなり、ナノメートル寸法を単位とするため、接点間のピッチはさらに小さくなっている。しかしながら、ロジックパッケージ部材のピッチはμｍ単位であるため、メモリパッケージ部材に対応するピッチまで小さくすることができず、高配線密度を有するメモリパッケージ部材を有しながらも、それに組み合わせられるロジックパッケージ部材はなく、電子製品を効率的に製造することができなくなっている。
そこで、上記の課題を解決するために、メモリパッケージ部材とロジックパッケージ部材との間にインターポーザ基板（ｉｎｔｅｒｐｏｓｅｒ ｓｕｂｓｔｒａｔｅ）を増設する方法が開発されている。例えば、インターポーザ基板の底端にはピッチが大きくロジックチップを有するロジックパッケージ部材が電気的に接続され、インターポーザ基板の上端にはピッチが小さくメモリチップを有するメモリパッケージ部材が電気的に接続されている。
図１Ａと図１Ｂは、従来のインターポーザ基板１の断面図である。
図１Ａに示すように、搭載板１０にビア１００をレーザにより形成する。
図１Ｂに示すように、搭載板１０の上下両側に第１の回路層１１及び第２の回路層１４をそれぞれ形成し、ビア１００に金属材の電気めっきで導電柱１２を形成することで、導電柱１２により第１の回路層１１と第２の回路層１４とを電気的に接続する。
この後、搭載板１０の上下両側、第１の回路層１１及び第２の回路層１４に第１の絶縁層１３及び第２の絶縁層１６をそれぞれ形成し、第１の回路層１１及び第２の回路層１４の一部の表面を外付けパッドとして露出させる。
しかしながら、従来のインターポーザ基板１の製法において、各層間の回路層はレーザによりビア１００が形成され、金属材の電気めっきで導電柱１２が形成されるため、導電柱１２の端面形状はいずれも円形となる。従って、導電柱１２は円形にしか構成できず、製品の設計は限られている。
従って、従来技術における各種の問題を解決することは、極めて重要な課題となっている。
そこで、上記従来技術の問題に鑑み、本発明は、対向する第１の表面及び第２の表面を有する第１の絶縁層と、前記第１の絶縁層の第１の表面に形成された第１の回路層と、前記第１の絶縁層に形成され、前記第１の回路層に設けられ、前記第１の絶縁層の第２の表面に連通され、端面形状が円形を除く幾何図形である複数の第１の導電柱と、前記第１の絶縁層の第２の表面及び前記複数の第１の導電柱に形成されるとともに、前記複数の第１の導電柱に電気的に接続される第２の回路層と、前記第２の回路層に形成された複数の第２の導電柱と、前記第２の回路層及び前記複数の第２の導電柱を被覆するように前記第１の絶縁層の第２の表面に形成され、前記第２の導電柱の端面が露出している第２の絶縁層と、を含むことを特徴とするインターポーザ基板を提供する。
また、本発明は、端面形状が円形を除く幾何図形である複数の第１の導電柱を有する第１の回路層を含む搭載板を用意する工程と、
対向する第１の表面及び第２の表面を有する第１の絶縁層であって、前記第１の表面により前記搭載板に結合され、前記複数の第１の導電柱が前記第２の表面に露出する第１の絶縁層を前記搭載板に形成する工程と、
前記第１の絶縁層の第２の表面及び前記複数の第１の導電柱に第２の回路層を形成し、前記第２の回路層が前記複数の第１の導電柱に電気的に接続される工程と、
前記第２の回路層に複数の第２の導電柱を形成する工程と、
前記第２の回路層及び前記複数の第２の導電柱を被覆するとともに、前記第２の導電柱の端面が露出するように前記第１の絶縁層の第２の表面に第２の絶縁層を形成する工程と、
前記第１の回路層を前記第１の絶縁層の第１の表面に露出させるように前記搭載板を除去する工程と、を含むことを特徴とするインターポーザ基板の製法を提供する。
対向する第１の表面及び第２の表面を有する第１の絶縁層であって、前記第１の表面により前記搭載板に結合され、前記複数の第１の導電柱が前記第２の表面に露出する第１の絶縁層を前記搭載板に形成する工程と、
前記第１の絶縁層の第２の表面及び前記複数の第１の導電柱に第２の回路層を形成し、前記第２の回路層が前記複数の第１の導電柱に電気的に接続される工程と、
前記第２の回路層に複数の第２の導電柱を形成する工程と、
前記第２の回路層及び前記複数の第２の導電柱を被覆するとともに、前記第２の導電柱の端面が露出するように前記第１の絶縁層の第２の表面に第２の絶縁層を形成する工程と、
前記第１の回路層を前記第１の絶縁層の第１の表面に露出させるように前記搭載板を除去する工程と、を含むことを特徴とするインターポーザ基板の製法を提供する。
上記の製法において、前記搭載板の全体を除去する。
上記のインターポーザ基板及びその製法において、前記第１の絶縁層はダイキャスト、塗布または圧合により前記搭載板に形成される。従って、前記第１の絶縁層を形成する材質はモールド化合物、プライマーまたは誘電材料である。
上記のインターポーザ基板及びその製法において、前記第１の回路層の表面は前記第１の絶縁層の第１の表面よりも低い。
上記のインターポーザ基板及びその製法において、前記複数の第１の導電柱の端面は前記第１の絶縁層の第２の表面と面一である。
上記のインターポーザ基板及びその製法において、前記第２の導電柱の端面は複数のボールパッドである。
上記のインターポーザ基板及びその製法において、前記第２の導電柱の端面は前記第２の絶縁層の表面と面一である。
上記のインターポーザ基板及びその製法において、前記第２の絶縁層はダイキャスト、塗布または圧合により形成される。従って、前記第１の絶縁層を形成する材質はモールド化合物、プライマーまたは誘電材料である。
さらに、上記のインターポーザ基板及びその製法において、前記搭載板の一部を除去し、残った前記搭載板を前記第１の絶縁層の第１の表面に設けられた支持構造とする。
上記のように、本発明に係るインターポーザ基板及びその製法によれば、めっきで第１の導電柱を製造する。従って、第１の導電柱は必要に応じて任意の形状に構成することにより、端面形状を円形を除く任意の幾何図形に形成することができる。
さらに、第１の導電柱の端面形状が任意の幾何図形であるため、必要に応じてレイアウトすることができ、設計の自由度を高めることができる。従って、従来のインターポーザ基板と比較すると、インターポーザ基板２、２’はより細い線幅／線ピッチの回路の製造が可能となり、ファインピッチ（ｆｉｎｅ ｐｉｔｃｈ）の要求を満たしているため、配線密度を高めることができる。
以下、具体的な実施例を用いて本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって簡単に本発明のその他の利点や効果を理解できる。
また、明細書に添付された図面に示す構造、比例、寸法等は、この技術に周知する者が理解できるように明細書に記載の内容に合わせて説明されるものであり、本発明の実施を制限するものではないため、技術上の実質的な意味を有せず、いかなる構造の修正、比例関係の変更又は寸法の調整は、本発明の効果及び目的に影響を与えるものでなければ、本発明に開示された技術内容の範囲に入る。また、明細書に記載の例えば「上」、「第一」、「第二」、「一」等の用語は、説明が容易に理解できるようにするためのものであり、本発明の実施可能な範囲を限定するものではなく、その相対関係の変更又は調整は、技術内容の実質的変更がなければ、本発明の実施可能の範囲と見なされる。
図２Ａないし図２Ｆは、本発明に係るコアレス（ｃｏｒｅｌｅｓｓ）型インターポーザ基板２の製法の断面図である。この実施例において、インターポーザ基板２は、チップサイズパッケージフリップチップ（Ｆｌｉｐ−Ｃｈｉｐ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、ＦＣＣＳＰ）用の搭載板である。
図２Ａに示すように、搭載板２０が提供されている。この実施例において、搭載板２０は基材、例えば銅箔基板であるが、それに限定されるものではない。この実施例は、両側に銅含有の金属材２０ａを有する銅箔基板について説明する。
図２Ｂに示すように、パターニング製造工程により搭載板２０に第１の回路層２１を形成する。
この実施例において、第１の回路層２１は、複数の電気接続パッド２１０と、複数の導電トレース２１１とを含む。
図２Ｃに示すように、パターニング製造工程により第１の回路層２１の電気接続パッド２１０に複数の第１の導電柱２２を電気めっきまたは沈積で形成する。
この実施例において、それらの第１の導電柱２２は電気接続パッド２１０に接触し電気的に接続される。
さらに、第１の導電柱２２の端面２２ａの形状は任意の幾何図形（円形は含まず）、例えばＬ形（図３Ａ参照）、矩形（図３Ｂ参照）、多辺形（図３Ｃ参照）または不規則形（図３Ｄ参照）等である。従って、第１の導電柱２２の柱形は各種の態様であってもよい。
図２Ｄに示すように、搭載板２０に第１の絶縁層２３を形成する。第１の絶縁層２３は、対向する第１の表面２３ａ及び第２の表面２３ｂを有し、第１の表面２３ａにより搭載板２０に結合される。それらの第１の導電柱２２は、第１の絶縁層２３の第２の表面２３ｂに露出している。
この実施例において、第１の絶縁層２３は、ダイキャスト、塗布または圧合により搭載板２０に形成される。第１の絶縁層２３を形成する材質は、モールド化合物（Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）、プライマー（ｐｒｉｍｅｒ）、またはエポキシ（ｅｐｏｘｙ）樹脂のような誘電材料である。
さらに、第１の導電柱２２の端面２２ａは、第１の絶縁層２３の第２の表面２３ｂと面一である。
図２Ｅに示すように、第１の絶縁層２３の第２の表面２３ｂ及びそれらの第１の導電柱２２に第２の回路層２４を形成し、第２の回路層２４に複数の第２の導電柱２５を形成する。その後、それらの第２の導電柱２５及び第２の回路層２４を被覆するように、第１の絶縁層２３の第２の表面２３ｂに第２の絶縁層２６を形成する。
この実施例において、それらの第２の導電柱２５の端面２５ａは、ボールパッドとして半田ボール（図示せず）と結合されるとともに、第２の絶縁層２６に露出している。例えば、それらの第２の導電柱２５の端面２５ａは第２の絶縁層２６の表面２６ａと面一である。
さらに、第２の絶縁層２６は、ダイキャスト、塗布または圧合により形成されるものであり、その形成材質はモールド化合物、エポキシ樹脂または誘電材料である。
図２Ｆに示すように、搭載板２０の全体を除去し、第１の回路層２１の表面２１ａを第１の絶縁層２３の第１の表面２３ａに露出させる。第１の回路層２１の表面２１ａは、第１の絶縁層２３の第１の表面２３ａよりも低い。
この実施例において、金属材２０ａがエッチングにより除去されるため、第１の回路層２１の表面２１ａはエッチングされる。これにより、第１の回路層２１の表面２１ａは第１の絶縁層２３の第１の表面２３ａよりもやや凹む。
図２Ｆ−１に示すように、搭載板２０の一部をパターニングでエッチングすることで、残った搭載板を支持構造２０’とする。また、第１の回路層２１の表面２１ａは、第１の絶縁層２３の第１の表面２３ａに露出している。
従って、本発明に係る製法によれば、第１の導電柱２２がめっきで製造されるため、第１の導電柱２２は、層間回路（第１の回路層２１及び第２の回路層２４）接続用の導体として用いられた場合、必要に応じて任意の形状に構成することにより、端面２２ａの形状を円形を除く任意の幾何図形に形成することができる。
さらに、第１の導電柱２２の端面２２ａの形状が任意の幾何図形であるため、必要に応じてレイアウトすることができ、設計の自由度を高めることができる。従って、従来のインターポーザ基板と比較すると、インターポーザ基板２、２’はより細い線幅／線ピッチの回路の製造が可能となり、ファインピッチの要求を満たしているため、配線密度を高めることができる。
また、本発明は、第１の絶縁層２３と、第１の回路層２１と、複数の第１の導電柱２２と、第２の回路層２４と、複数の第２の導電柱２５と、第２の絶縁層２６と、を含むインターポーザ基板２、２’をさらに提供する。
第１の絶縁層２３は、対向する第１の表面２３ａ及び第２の表面２３ｂを有し、モールド化合物、エポキシ樹脂または誘電材料である。
第１の回路層２１は、第１の絶縁層２３の第１の表面２３ａに埋設され、第１の回路層２１の表面２１ａは第１の絶縁層２３の第１の表面２３ａよりも低い。
第１の導電柱２２は第１の絶縁層２３の第１の回路層２１に形成され第１の絶縁層２３の第２の表面２３ｂに連通され、第１の導電柱２２の端面２２ａは第１の絶縁層２３の第２の表面２３ｂと面一である。ここで、第１の導電柱２２の端面２２ａの形状は円形を除く任意の幾何図形である。
第２の回路層２４は第１の絶縁層２３の第２の表面２３ｂ及びそれらの第１の導電柱２２に形成され、それらの第１の導電柱２２に電気的に接続される。
第２の導電柱２５は第２の回路層２４に形成されている。
第２の絶縁層２６は、それらの第２の導電柱２５及び第２の回路層２４を被覆するように第１の絶縁層２３の第２の表面２３ｂに形成される。それらの第２の導電柱２５の端面２５ａは、第２の絶縁層２６に露出している。
一つの実施例において、第２の導電柱２５の端面２５ａは第２の絶縁層２６の表面２６ａと面一である。
一つの実施例において、インターポーザ基板２’は第１の絶縁層２３の第１の表面２３ａに設けられた支持構造２０’をさらに含む。
上記のように、本発明に係るインターポーザ基板及びその製法は、主に、ファインピッチ及び多ピン数のパッケージ積層構造の製品、例えばスマートフォン、タブレット、ネットワーク通信、ノードブックパソコン等の製品に応用される。また、本発明に係るインターポーザ基板は、製品が高周波数高速での作動を要し、軽薄短小に設計され、機能が強力且つ速く、記憶量が高いほど、より必要となる。
さらに、本発明に係るインターポーザ基板２、２’は、第１の回路層２１によりロジックパッケージ部材またはメモリパッケージ部材と結合し、第２の導電柱２５によりロジックパッケージ部材またはメモリパッケージ部材と結合可能である。
上記の実施の形態は本発明の原理および効果・機能を例示的に説明するに過ぎず、本発明はこれらによって限定されるものではない。本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で色々な修正や変更を加えることが可能であり、そうした修正や変更は本発明の特許請求の範囲に入るものである。
１、２、２’ インターポーザ基板
１０、２０ 搭載板
１００ ビア
１１、２１ 第１の回路層
１２ 導電柱
１３、２３ 第１の絶縁層
１４、２４ 第２の回路層
１６、２６ 第２の絶縁層
２０ａ 金属材
２０’ 支持構造
２１ａ、２６ａ 表面
２１０ 電気接続パッド
２１１ 導電トレース
２２ 第１の導電柱
２２ａ、２５ａ 端面
２３ａ 第１の表面
２３ｂ 第２の表面
２５ 第２の導電柱
１０、２０ 搭載板
１００ ビア
１１、２１ 第１の回路層
１２ 導電柱
１３、２３ 第１の絶縁層
１４、２４ 第２の回路層
１６、２６ 第２の絶縁層
２０ａ 金属材
２０’ 支持構造
２１ａ、２６ａ 表面
２１０ 電気接続パッド
２１１ 導電トレース
２２ 第１の導電柱
２２ａ、２５ａ 端面
２３ａ 第１の表面
２３ｂ 第２の表面
２５ 第２の導電柱
Claims (17)
- 対向する第１の表面及び第２の表面を有する第１の絶縁層と、
前記第１の絶縁層の第１の表面に形成された第１の回路層と、
前記第１の絶縁層に形成され、前記第１の回路層に設けられ、前記第１の絶縁層の第２の表面に連通され、端面形状が円形を除く幾何図形である複数の第１の導電柱と、
前記第１の絶縁層の第２の表面及び前記複数の第１の導電柱に形成されるとともに、前記複数の第１の導電柱に電気的に接続される第２の回路層と、
前記第２の回路層に形成された複数の第２の導電柱と、
前記第２の回路層及び前記複数の第２の導電柱を被覆するように前記第１の絶縁層の第２の表面に形成され、前記第２の導電柱の端面が露出している第２の絶縁層と、
を含むことを特徴とするインターポーザ基板。 - 前記第１の絶縁層を形成する材質は、モールド化合物、プライマーまたは誘電材料であることを特徴とする請求項１に記載のインターポーザ基板。
- 前記第１の回路層の表面は前記第１の絶縁層の第１の表面よりも低いことを特徴とする請求項１に記載のインターポーザ基板。
- 前記第１の導電柱の端面は前記第１の絶縁層の第２の表面と面一であることを特徴とする請求項１に記載のインターポーザ基板。
- 前記第２の導電柱の端面は複数のボールパッドであることを特徴とする請求項１に記載のインターポーザ基板。
- 前記第２の導電柱の端面は前記第２の絶縁層の表面と面一であることを特徴とする請求項１に記載のインターポーザ基板。
- 前記第２の絶縁層を形成する材質はモールド化合物、プライマーまたは誘電材料であることを特徴とする請求項１に記載のインターポーザ基板。
- 前記第１の絶縁層の第１の表面に設けられた支持構造をさらに含むことを特徴とする請求項１に記載のインターポーザ基板。
- 端面形状が円形を除く幾何図形である複数の第１の導電柱を有する第１の回路層を含む搭載板を用意する工程と、
対向する第１の表面及び第２の表面を有する第１の絶縁層であって、前記第１の表面により前記搭載板に結合され、前記複数の第１の導電柱が前記第２の表面に露出する第１の絶縁層を前記搭載板に形成する工程と、
前記第１の絶縁層の第２の表面及び前記複数の第１の導電柱に第２の回路層を形成し、前記第２の回路層が前記複数の第１の導電柱に電気的に接続される工程と、
前記第２の回路層に複数の第２の導電柱を形成する工程と、
前記第２の回路層及び前記複数の第２の導電柱を被覆するとともに、前記第２の導電柱の端面が露出するように前記第１の絶縁層の第２の表面に第２の絶縁層を形成する工程と、
前記第１の回路層を前記第１の絶縁層の第１の表面に露出させるように前記搭載板を除去する工程と、
を含むことを特徴とするインターポーザ基板の製法。 - 前記第１の絶縁層はダイキャスト、塗布または圧合により前記搭載板に形成されることを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記第１の回路層の表面は前記第１の絶縁層の第１の表面よりも低いことを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記複数の第１の導電柱の端面は前記第１の絶縁層の第２の表面と面一であることを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記第２の導電柱の端面は複数のボールパッドであることを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記第２の導電柱の端面は前記第２の絶縁層の表面と面一であることを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記第２の絶縁層はダイキャスト、塗布または圧合により形成されることを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記搭載板の全体を除去することを特徴とする請求項９に記載のインターポーザ基板の製法。
- 前記搭載板の一部を除去し、残った前記搭載板を支持構造とすることを特徴とする請求項９に記載のインターポーザ基板の製法。
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