KR102019170B1 - 반도체 기판 및 그 제조 방법, 그리고 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 기판 및 그 제조 방법, 그리고 반도체 패키지에 관한 것으로, 본 발명에 따른 반도체 기판은 절연 기판; 상기 절연 기판 상에 형성된 회로 패턴; 상기 절연 기판과 상기 회로 패턴의 상부에 형성된 보호층; 상기 보호층의 표면 상에 돌출되어 형성되는 솔더 범프(solder bump);를 포함하여 구성된다.

Description

반도체 기판 및 그 제조 방법, 그리고 반도체 패키지{SEMICONDUCTOR SUBSTRATE AND MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 기판 및 그 제조 방법, 그리고 반도체 패키지에 관한 것으로, 보다 상세하게는 생산성을 향상시키고 제조 비용을 절감한 반도체 기판 및 그 제조 방법, 그리고 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는 데 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 적층(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
이를 위해, 최근에는 멀티 칩 패키지(MCP:Multi Chip Package) 기술이 이용되고 있다.
멀티 칩 패키지는 여러 개의 메모리 칩을 쌓아 한 개의 패키지로 만든 형태의 반도체 제품으로써, 전체적인 반도체 제품의 부피를 작게 차지하면서도 데이터 저장 용량을 높일 수 있어 휴대 전화 등의 휴대용 전자기기에서 많이 사용된다.
이때, 수십 개의 반도체 칩이 안정적으로 동작하도록 쌓아 올리면서도 두께를 최소화로 유지해야 하기 때문에, 멀티 칩 패키지 제품을 제작하기 위해서는 설계 단계에서부터 양산에 이르기까지 고도의 기술이 필요하다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 도면이다.
도 1을 참조하면, 반도체 패키지는 반도체 반도체 기판(10), 더미 다이(20) 및 메모리 칩(30)을 포함한다.
반도체 반도체 기판(10)은 절연 기판상에 적어도 하나의 회로 패턴이 형성되어 있으며, 상기 회로 패턴 위(반도체 반도체 기판(10)의 최상층)에는 상기 회로패턴을 보호하기 위한 보호층이 형성된다.
상기 메모리 칩(30)은 낸드 플래시 메모리 칩(Nand Flash Memory Chip)일 수 있다.
상기 반도체 기판(10)과 메모리 칩(30) 사이에는 더미 다이(20)가 형성된다.
상기 더미 다이(20)는 상기 반도체 기판(10)과 메모리 칩(30) 사이를 이격시키면서, 상기 메모리 칩(30)이 상기 반도체 기판(10) 위에 부착될 수 있도록 하는 부착 공간을 제공한다.
그러나, 상기와 같은 반도체 패키지는 상기 반도체 기판(10)과 메모리 칩(30) 사이에 상기 메모리 칩(30)의 적층을 위해 더미 다이(20)를 형성해야 하므로, 상기 반도체 기판(10)의 제조 이외에 추가적인 공정이 필요하며, 이에 따라 제조사의 생산성이 저하되는 문제가 있다.
또한, 상기 더미 다이(20)는 고가의 실리콘 재질로 형성되며, 이에 따라 전체적인 반도체 패키지의 단가를 높이는 요인으로 작용하는 문제가 있을 뿐 만 아니라, 상기 실리콘 재질의 더미 다이(20)는 일정 두께를 가지기 때문에 상기 반도체 패키지의 전체 두께를 증가시키는 요인으로 작용하는 문제가 있다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 고가의 더미 다이를 사용하지 않고 반도체 기판 및 반도체 패키지를 구성하여, 패키지 시스템의 생산성을 향상시키고 제품 단가를 낮추고자 한다.
또한, 종래 기술에 따른 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하도록 하고자 한다.
전술한 문제를 해결하기 위한 본 발명의 일실시예에 따른 반도체 기판은 절연 기판; 상기 절연 기판 상에 형성된 회로 패턴; 상기 절연 기판과 상기 회로 패턴의 상부에 형성된 보호층; 상기 보호층의 표면 상에 돌출되어 상기 회로 패턴과 절연되도록 형성되는 솔더 범프(solder bump);를 포함하여 구성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상면 및 하면이 평면인 타원구 형태로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상기 타원체의 장축이 상기 보호층의 표면에 대하여 수직으로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상기 보호층 상에 일정 간격으로 복수개 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 복수개의 솔더 범프는 각각의 상기 평면이 상기 보호층으로부터 동일한 높이로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상기 보호층 표면 상에 솔더 페이스트(solder paste)를 솔더링(soldering)하여 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 보호층 상에 형성되는 도금 패턴;을 더 포함하고, 상기 솔더 범프는 상기 도금 패턴 상에 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프의 폭은 상기 도금 패턴의 폭과 동일하게 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프의 폭은 상기 도금 패턴의 폭보다 넓게 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 도금 패턴은 구리(Cu)를 재료로 하여 형성된다.
본 발명의 일실시예에 따른 반도체 기판의 제조 방법은, 절연 기판 상에 회로 패턴을 형성하고, 상기 절연 기판과 상기 회로 패턴의 상부에 보호층을 형성하고, 상기 보호층의 표면 상에 돌출되어 상기 회로 패턴과 절연되도록 솔더 범프(solder bump)를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 보호층 상에 도금 패턴을 형성하는 과정을 더 포함한다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프를 형성시에는 상기 도금 패턴 상에 상기 솔더 범프를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 도금 패턴 상에 상기 솔더 범프를 형성시에는, 상기 도금 패턴 상에 마스크 패턴을 형성하고, 상기 마스크 패턴 상의 개구부에 솔더 페이스트를 채우고, 상기 솔더 페이스트를 용융(reflow)하여 솔더 범프를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 도금 패턴 상에 상기 솔더 범프를 형성시에는, 도금 시드층 상에 제1 마스크 패턴를 형성하고, 상기 도금 시드층을 에칭하여 도금 패턴을 형성하고, 상기 제1 마스크 패턴을 제거하고, 상기 도금 패턴들 간의 사이 영역 상에 제2 마스크 패턴을 형성하고, 상기 제2 마스크 패턴 간의 개구부에 솔더 페이스트를 채우고, 상기 솔더 페이스트를 용융(reflow)하여, 상기 도금 패턴 상에 각각의 솔더 범프를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프의 돌출된 상면을 평면으로 가공하는 과정을 더 포함한다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프의 돌출된 상면을 평면으로 가공시에는, 복수개의 상기 솔더 범프의 각각의 상면의 돌출된 높이를 동일하게 가공한다.
본 발명의 일실시예에 따른 반도체 패키지는, 절연 기판, 상기 절연 기판 상에 형성된 회로 패턴, 상기 절연 기판과 상기 회로 패턴의 상부에 형성된 보호층 그리고 상기 보호층의 표면 상에 돌출되어 형성되는 솔더 범프(solder bump)로 구성되는 반도체 기판; 상기 솔더 범프에 의해 상기 반도체 기판에 부착되는 반도체 칩; 상기 기판과 상기 반도체 칩 간의 공간에 배치되는 제어 소자(controller);를 포함하여 구성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상면 및 하면이 평면인 타원구 형태로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프는 상기 보호층에 대향하는 측에 평면이 형성되고, 각각의 상기 평면이 상기 보호층으로부터 동일한 높이로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 보호층 상에 형성되는 도금 패턴;을 더 포함하고, 상기 솔더 범프는 상기 도금 패턴 상에 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 솔더 범프의 상부 평면은 상기 반도체 칩의 하면과 직접 접촉되도록 구성된다.
본 발명에 따르면 고가의 더미 다이를 사용하지 않고 반도체 기판 및 반도체 패키지를 구성하여, 패키지 시스템의 생산성을 향상시키고 제품 단가를 낮출 수 있다.
또한 본 발명에 따르면 종래 기술에 따른 제조 공정보다 보다 효율적인 제조 공정 진행이 가능하다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 일실시예에 따른 솔더 범프를 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 도면이다.
도 2를 참조하여 본 발명의 일실시예에 따른 반도체 기판의 제조 방법을 설명하기로 한다.
도 2의 (a)에 도시된 바와 같이, 절연 기판(110) 상에 회로 패턴(120)을 형성하고, 상기 절연 기판(110)과 상기 회로 패턴(120)의 상부에는 보호층(130)을 형성한다.
이때, 회로 패턴(120)은 절연 기판(110)의 적어도 일면에 적층되어 형성된다.
상기 회로 패턴(120)은 절연 기판(110)에 비전해 도금을 형성한 후, 상기 비전해 도금을 소정의 패턴으로 식각하여 형성한다.
한편, 상기 절연 기판(110)은 에폭시계 수지 또는 폴리이미드계 수지로 구성될 수 있으며, 상기 회로 패턴(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막으로 구성될 수 있다.
또한, 상기 회로 패턴(120)은 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 또는 SAP(Semi Additive Process) 공법을 이용하여 형성할 수 있다.
상기와 같이 형성된 절연 기판(110)과 회로 패턴(120)의 상부에는 보호층(130)을 형성하여, 상기 절연 기판(110)과 회로 패턴(120)이 매립되도록 한다.
상기 보호층(130)은 상기 절연 기판(110)의 표면이나 상기 회로 패턴(120)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
절연 기판(110)의 하부에 형성된 보호층(130)은 가공하여 회로 패턴(120)의 표면이 노출되며, 노출된 회로 패턴(120)의 상부에는 표면 처리가 이루어져 표면 처리층(121)이 형성될 수 있으며, 이때 상기 표면 처리층(121)을 구성하기 위하여 상기 회로 패턴(120)의 상부에 접착 페이스트를 도포하여 접착층을 형성하도록 구성될 수도 있다.
이후, 도 2의 b에 도시된 바와 같이 상기 보호층(130) 상에는 도금 시드층(140)을 형성한다.
이때, 상기 도금 시드층(140)은 상기 보호층(130)뿐만 아니라, 상기 표면 처리층(121)의 상부에도 함께 형성된다.
상기 도금 시드층(140)은 무전해 구리(Cu) 도금을 통하여 형성한 구리층으로 구성될 수 있다.
이후, 도 2의 c에 도시된 바와 같이, 상기 도금 시드층(140)의 상부에는 마스크 패턴(150)을 형성하며, 마스크 패턴(150)에는 개구부가 형성되어 있다.
상기 마스크 패턴(150)의 개구부는 솔더 범프가 생성될 부분에 대응되도록 배치되며, 상기 개구부를 통하여 도금 시드층(140)의 상면이 노출된다.
이후, 도 2의 d에 도시된 바와 같이 상기 마스크 패턴(150)의 개구부에 솔더 페이스트(160)를 인쇄하여 채우고, 도 2의 e에서와 같이 솔더 페이스트(160)를 용융(reflow)하여 솔더 범프(161)를 형성한다.
상기와 같이 솔더 범프(161)를 형성한 이후에는, 도 2의 f에서와 같이 마스크 패턴(150)을 제거하고, 도 2의 g에서와 같이 도금 시드층(140)을 패터닝하여 솔더 범프(161)의 하부에만 도금 패턴(141)이 남도록 한다.
이때, 상기 솔더 범프(161)의 하부에 도금 패턴(141)을 남기기 위하여 솔더 범프(161)가 형성된 영역을 제외한 영역에 에칭을 수행하며, 상기 도금 패턴(141)이 구리로 구성되는 경우에는 무전해 구리(Cu) 에칭을 수행할 수 있다.
상기와 같이 형성된 솔더 범프(161)는 도 2의 h에 도시된 바와 같이 상면을 가공한다.
보다 상세하게 설명하면, 상기 솔더 범프(161)의 돌출된 상면을 평면으로 가공하며, 이때 상기 솔더 범프의 돌출된 상면을 평면으로 가공시에 복수개의 상기 솔더 범프(161)의 각각의 상면의 돌출된 높이를 동일하게 가공하며, 그에 따라, 솔더 범프(161)는 상면 및 하면이 평면인 타원구의 형태로 형성된다.
이와 같이 솔더 범프(161)들의 상면을 동일한 높이로 가공하여 각 솔더 범프(161) 간의 높이 편차가 발생하지 않도록 함으로써, 메모리 칩이 상기 솔더 범프(161)의 상부에 보다 안정적으로 적층되도록 한다.
한편, 상기와 같이 형성된 솔더 범프(161)는 회로 패턴과는 절연되어 있으므로, 도전의 기능 없이 반도체 칩을 지지하는 기능을 한다.
이후부터는 도 2의 h를 참조하여 본 발명의 일실시예에 따른 반도체 기판의 구성을 설명하기로 한다.
도 2의 h에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 기판은 절연 기판(110), 회로 패턴(120), 보호층(130), 도금 패턴(141) 및 솔더 범프(161)를 포함하여 구성된다.
절연 기판(110)은 에폭시계 수지 또는 폴리이미드계 수지로 구성될 수 있으며, 상기 회로 패턴(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막으로 구성될 수 있다.
절연 기판(110) 상에는 회로 패턴(120)이 구성되고, 절연 기판(110)과 회로 패턴(120)의 상부에는 보호층(130)이 구성된다.
보호층(130)은 상기 절연 기판(110)의 표면이나 상기 회로 패턴(120)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
상기 보호층(130) 상에는 도금 패턴(141)이 배치되며, 도금 패턴(141)은 구리(Cu)를 재료로 하여 구성될 수 있다.
상기 도금 패턴(141) 상에는 솔더 범프(161)가 구성되며, 솔더 범프(161)는 회로 패턴(120)과는 절연되도록 구성된다.
솔더 범프(161)는 상면 및 하면이 평면인 타원구의 형태로 형성될 수 있다.
또한, 솔더 범프(161)는 보호층(130)에 대향하는 상면 측에 평면이 형성되며, 복수개의 상기 솔더 범프(161)의 각각의 상면의 돌출된 높이를 동일하게 구성한다.
도 3은 본 발명의 또 다른 일실시예에 따른 반도체 기판의 제조 방법을 설명하기 위한 도면이다.
도 3을 참조하여 또 다른 본 발명의 일실시예에 따른 반도체 기판의 제조 방법을 설명하기로 한다.
도 3의 a에 도시된 바와 같이, 절연 기판(110) 상에 회로 패턴(120)을 형성하고, 상기 절연 기판(110)과 상기 회로 패턴(120)의 상부에는 보호층(130)을 형성한다.
이때, 회로 패턴(120)은 절연 기판(110)의 적어도 일면에 적층되어 형성되고, 상기 회로 패턴(120)은 절연 기판(110)에 비전해 도금을 형성한 후, 상기 비전해 도금을 소정의 패턴으로 식각하여 형성한다.
한편, 상기 절연 기판(110)은 에폭시계 수지 또는 폴리이미드계 수지로 구성될 수 있으며, 상기 회로 패턴(120)은 전기 전도도가 높고 저항이 낮은 구리를 포함하는 얇은 박막으로 구성될 수 있다.
또한, 상기 회로 패턴(120)은 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 또는 SAP(Semi Additive Process) 공법을 이용하여 형성할 수 있다.
상기와 같이 형성된 절연 기판(110)과 회로 패턴(120)의 상부에는 보호층(130)을 형성하여, 상기 절연 기판(110)과 회로 패턴(120)이 매립되도록 한다.
상기 보호층(130)은 상기 절연 기판(110)의 표면이나 상기 회로 패턴(120)을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
절연 기판(110)의 하부에 형성된 보호층(130)은 가공되어 회로 패턴(120)의 표면이 노출되며, 노출된 회로 패턴(120)의 상부에는 표면 처리가 이루어져 표면 처리층(121)이 형성될 수 있다. 이때 상기 표면 처리층(121)을 구성하기 위하여 상기 회로 패턴(120)의 상부에 접착 페이스트를 도포하여 접착층을 형성하도록 구성될 수 있다.
이후, 도 3의 b에 도시된 바와 같이 상기 보호층(130) 상에는 도금 시드층(140)을 형성하며, 상기 도금 시드층(140)은 상기 보호층(130)뿐만 아니라, 상기 표면 처리층(121)의 상부에도 함께 형성된다.
이때, 상기 도금 시드층(140)은 무전해 구리(Cu) 도금을 통하여 형성한 구리층으로 구성될 수 있다.
이후, 도 3의 c에 도시된 바와 같이, 상기 도금 시드층(140)의 상부에는 제1 마스크 패턴(150)을 형성하는데, 이때 상기 각 제1 마스크 패턴(100)은 회로 패턴(120)에 대응되는 각 상부에 배치되어 형성된다.
이후에는 도 3의 d에서와 같이, 상기와 같이 형성된 제1 마스크 패턴(150)을 이용하여 상기 도금 시드층(140)을 에칭을 한 후, 상기 제1 마스크 패턴(150)을 제거한다. 그에 따라, 보호층(130) 상에는 도금 패턴(141)만이 남는다.
이때, 상기 도금 시드층(140)이 구리를 재료로 하여 구성되는 경우에는, 무전해 구리(Cu) 에칭을 수행하여 도금 패턴(141)을 형성할 수 있다.
다시 도 3의 e에 도시된 바와 같이, 보호층(130) 상에는 제2 마스크 패턴(151)을 형성한다. 이때, 상기 제2 마스크 패턴(151)은 상기 도금 패턴(141)들 간의 사이 영역 상에 형성한다.
이후, 도 3의 f에서와 같이 제2 마스크 패턴(151) 간의 개구부에 솔더 페이스트(160)를 인쇄하여 채우고, 도 3의 g에서와 같이 솔더 페이스트(160)를 용융(reflow)하여 솔더 범프(161)를 형성한다.
그에 따라, 제2 마스크 패턴(151)의 사이의 개구부에 배치되어 있는 도금 패턴(141)들 상에 솔더 범프(161)가 형성된다.
도 3의 실시예에서와 같이 도금 패턴(141)의 크기를 작게 형성하면, 솔더 페이스트(160)가 인쇄된 폭 보다 상대적으로 도금 패턴(141)의 폭의 크기가 작기 때문에 솔더 페이스트(160)의 솔더링 시에 솔더 범프(161)의 높이가 높게 형성된다. 그러므로, 도 3의 실시예에서는 도 2의 실시예와 비교하여 보다 높은 공간의 확보가 가능하여 메모리 칩을 보다 높게 적층할 수 있다.
도 3의 g에 도시된 바와 같이 솔더 범프(161)는 타원체(ellipsoid)의 형태로 형성되어 길이 방향으로 보호층(130) 상에 세워지는 형태로 구성된다. 즉, 솔더 범프(161)는 타원체의 장축이 상기 보호층(130)의 표면에 대하여 수직으로 형성되도록 구성된다.
이후, 도 3의 h에서와 같이 상기 제2 마스크 패턴(151)을 제거하고, 도 3의 i에 도시된 바와 같이 솔더 범프(161)의 상면을 가공한다.
보다 상세하게 설명하면, 상기 솔더 범프(161)의 돌출된 상면을 평면으로 가공하며, 이때 복수개의 상기 각각의 솔더 범프(161)의 상면의 돌출된 높이를 동일하게 가공한다.
이와 같이 솔더 범프(161)들의 상면을 동일한 높이로 가공하면 각 솔더 범프(161) 간의 높이 편차가 발생하지 않으므로, 메모리 칩이 상기 솔더 범프(161)의 상부에 보다 안정적으로 적층된다.
한편, 상기와 같이 형성된 솔더 범프(161)는 회로 패턴(120)과는 절연되어 있으므로, 도전의 기능 없이 반도체 칩을 지지하는 기능을 한다.
도 4 및 도 5는 본 발명의 일실시예에 따른 솔더 범프를 도시한 도면이다.
본 발명의 일실시예에 따른 솔더 범프(161)는 도 4에 도시된 바와 같이 솔더 범프(161)의 폭(d1)이 도금 패턴(141)의 폭(d2)와 동일하게 형성된다.
또 다른 실시예에서는 도 5에 도시된 바와 솔더 범프(161)의 폭(d1)이 도금 패턴(141)의 폭(d2)보다 넓게 형성될 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 도면이다.
도 6에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지는 반도체 기판(100), 제어 소자(controller: 200) 및 메모리 칩(300)을 포함하여 구성된다.
반도체 기판(100)은 도 2 내지 도 3의 실시예에서와 같이 절연 기판(110), 회로 패턴(120), 보호층(130), 도금 패턴(141) 및 솔더 범프(161)를 포함하여 구성된다.
절연 기판(110) 상에는 회로 패턴(120)이 형성되고, 절연 기판(110)과 회로 패턴(120)의 상부에는 보호층(130)이 형성되며, 솔더 범프(161)는 보호층(130)의 표면의 도금 패턴(141) 상에 돌출되어 형성된다.
메모리 칩(300)은 상기 솔더 범프(161)에 의해 상기 반도체 기판(100)에 부착된다.
한편, 솔더 범프(161)의 상부 평면은 반도체 칩(300)의 하면과 직접 접촉되도록 구성된다.
또한, 제어 소자(200)는 상기 솔더 범프(161)에 의해 이격된 공간상에 배치된다.
상기에서 살펴본 바와 같이 본 발명에 따르면 솔더 범프를 이용해 고가의 더미 다이를 대체하여 반도체 기판 및 반도체 패키지를 구성함으로써, 패키지 시스템의 생산성을 향상시키고 제품 단가를 낮출 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 기판
110: 절연 기판
120: 회로 패턴
121: 표면 처리층
130: 보호층
140: 도금 시드층
141: 도금 패턴
150: 마스크 패턴, 제1 마스크 패턴
151: 제2 마스크 패턴
160: 솔더 페이스트
161: 솔더 범프
200: 제어 소자
300: 메모리 칩

Claims (22)

  1. 절연 기판;
    상기 절연 기판 상에 형성된 회로 패턴;
    상기 절연 기판과 상기 회로 패턴의 상부에 형성되고 최외곽층을 구성하는 보호층;
    상기 보호층의 표면 상에 돌출되어 배치되고 상기 회로 패턴과 절연되는 도금 패턴; 및
    상기 도금 패턴 상에 배치되며, 상기 회로 패턴과 절연되는 솔더 범프(solder bump);를 포함하고,
    상기 솔더 범프는,
    상면 및 하면이 평면인 타원구 형태로 형성되고, 상기 타원구의 장축이 상기 보호층의 표면에 대하여 수직으로 배치되며,
    상기 솔더 범프의 하면은 상기 회로 패턴과 절연된 상기 도금 패턴의 상면과 직접 접촉하고,
    상기 솔더 범프의 상면은, 반도체 칩의 하면과 직접 접촉하며,
    상기 솔더 범프는,
    하부에서 상부로 갈수록 폭이 점차 감소하며, 상기 솔더 범프의 상면의 폭이 상기 솔더 범프의 하면의 폭보다 작은
    반도체 기판.
  2. 청구항 1에 있어서,
    상기 도금 패턴 및 상기 솔더 범프는,
    상기 보호층 상에 일정 간격으로 각각 복수개 형성되는 반도체 기판.
  3. 청구항 2에 있어서,
    상기 복수개의 솔더 범프는,
    각각의 상면이 상기 보호층으로부터 동일한 높이로 형성되는 반도체 기판.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 청구항 1에 있어서,
    상기 도금 패턴은,
    구리(Cu)를 재료로 하여 형성되는 반도체 기판.
  9. 절연 기판, 상기 절연 기판 상에 형성된 회로 패턴, 상기 절연 기판과 상기 회로 패턴의 상부에 형성되고 최외곽층을 구성하는 보호층, 상기 보호층의 표면 상에 돌출되어 배치되고 상기 회로 패턴과 절연되는 도금 패턴, 및 상기 도금 패턴 상에 배치되며, 상기 회로 패턴과 절연되는 솔더 범프(solder bump)로 구성되는 반도체 기판;
    상기 솔더 범프에 의해 상기 반도체 기판에 부착되는 반도체 칩;
    상기 절연 기판과 상기 반도체 칩 간의 공간에 배치되는 제어 소자(controller);를 포함하고,
    상기 솔더 범프의 하면은 상기 회로 패턴과 절연된 상기 도금 패턴의 상면과 직접 접촉하고,
    상기 솔더 범프의 상면은, 상기 반도체 칩의 하면과 직접 접촉하며,
    상기 솔더 범프는,
    하부에서 상부로 갈수록 폭이 점차 감소하며, 상기 솔더 범프의 상면의 폭이 상기 솔더 범프의 하면의 폭보다 작은
    반도체 패키지.
  10. 청구항 9에 있어서,
    상기 솔더 범프는,
    상면 및 하면이 평면인 타원구 형태로 형성되는 반도체 패키지.
  11. 청구항 9에 있어서,
    상기 솔더 범프는,
    상기 보호층 상에 동일한 높이를 가지며 복수 개 형성되는 반도체 패키지.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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