CN107293520B - 堆叠型半导体封装件 - Google Patents

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Abstract

提供一种半导体封装件，该半导体封装件包括：下封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层；以及上封装件，设置在下封装件上。上封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片。半导体封装件另外包括设置在下封装件基底和上封装件基底之间的连接端子。连接端子包括最外连接端子和内连接端子。内连接端子设置在下半导体芯片和最外连接端子之间。半导体封装件还包括设置在下封装件基底和上封装件基底之间的第一底填充层。最外连接端子中的至少一个设置在下成型层的外侧。

Description

堆叠型半导体封装件
本专利申请要求于2016年4月11日在韩国知识产权局提交的第10-2016-0044372号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及半导体封装件，更具体地，涉及堆叠型半导体封装件。
背景技术
为了满足对小(例如，薄)和高容量半导体装置和/或电子装置的日益增长的需求，已经开发了各种封装技术。一种封装技术包括竖直地堆叠半导体芯片以提供高密度的电路。与使用具有单个半导体芯片的一般封装获得的集成度相比，这样的封装技术可以将许多种类的半导体芯片集成在较小的区域中。
然而，相比于生产单个芯片封装件的产量(yield)，生产多芯片堆叠封装件会导致较小的产量。因此，开发了层叠封装(POP)技术。
发明内容
根据本发明构思的示例性实施例，半导体封装件包括：下封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层。半导体封装件还包括设置在下封装件上的上封装件。上封装件包括上封装件基底和设置在上封装件基底上的半导体芯片。半导体封装另外包括设置在下封装件基底和上封装件基底之间的多个连接端子。多个连接端子包括多个最外连接端子和多个内连接端子。多个内连接端子设置在下半导体芯片和多个最外连接端子之间。半导体封装件还包括设置在下封装件基底和上封装件基底之间的第一底填充层。多个最外连接端子中的至少一个设置在下成型层外侧。
根据本发明构思的示例性实施例，半导体封装件包括：下封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层。半导体封装件还包括设置在下封装件上的上封装件。上封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片。半导体封装件还包括设置在下成型层和上封装件基底之间的底填充层。半导体封装件还包括设置在下封装件和上封装件之间的多个连接端子。多个连接端子将下封装件连接到上封装件。下成型层包括与下半导体芯片的侧表面接触的第一下成型层。下成型层还包括第二下成型层，其连接到第一下成型层并至少包围多个连接端子中的每个连接端子的下侧表面。第一下成型层具有位于比第二下成型层的顶表面的水平面高的顶表面。
根据本发明构思的示例性实施例，半导体封装件包括：第一封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层。半导体封装件还包括设置在第一封装件上的第二封装件。第二封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片。半导体封装件另外包括设置在下封装件基底和上封装件基底之间的多个连接端子。多个连接端子电连接第一封装件和第二封装件。半导体封装件还包括设置在下封装件基底上的下填充层。下成型层包括与下半导体芯片的侧表面接触的第一下成型层。所述下成型层还包括第二下成型层，所述第二下成型层至少包围所述多个连接端子中的每个连接端子的下侧表面。多个连接端子中的至少一个连接端子具有与底填充层接触的侧表面。
附图说明
通过参照附图详细地描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加明显，在附图中：
图1是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图；
图2是根据本发明构思的示例性实施例的沿图1的线A-A'截取的剖视图；
图3A和图3B是根据本发明构思的示例性实施例的图2的区域'X'的放大图；
图4A、图4B、图4C、图4D、图4E和图4F是示出根据本发明构思的示例性实施例的制造半导体封装件的方法的剖视图；
图5是根据本发明构思的示例性实施例的图4C的透视图；
图6A、图6B、图6C和图6D是示出根据本发明构思的示例性实施例的制造下封装件的方法的剖视图；
图7是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图；
图8是根据本发明构思的示例性实施例的沿图7的线B-B'截取的剖视图；
图9是根据本发明构思的示例性实施例的沿图7的线C-C'截取的剖视图；
图10是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图；
图11是根据本发明构思的示例性实施例的沿图10的线D-D'截取的剖视图；
图12是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图；
图13是根据本发明构思的示例性实施例的沿图12的线E-E'截取的剖视图；
图14是示出根据本发明构思的示例性实施例的图12的下封装件的透视图；
图15A和图15B是根据本发明构思的示例性实施例的图13的区域'Y'的放大图；
图16是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图；
图17是根据本发明构思的示例性实施例的沿图16的线F-F'截取的剖视图；
图18是示出根据本发明构思的示例性实施例的图16的下封装件的透视图。
具体实施方式
在下文中，将参照附图更充分地描述本发明构思的示例性实施例。
应该注意的是，这些附图意图示出在本发明构思的某些示例性实施例中利用的方法、结构和/或材料的一般特性，并意图对下面提供的书面描述进行补充。这些附图可以不按比例绘制。例如，为了清楚起见，可以减小或放大微粒、层、区域和/或结构性元件的相对厚度和位置。在不同附图中使用的相似或相同的附图标记可以表明存在相似或相同的元件或特征。
图1是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图，图2是根据本发明构思的示例性实施例的沿图1的线A-A'截取的剖视图。图3A和图3B是根据本发明构思的示例性实施例的图2的区域'X'的放大图。
参照图1、图2和图3A，半导体封装件1可以包括基板(board)10、下封装件100、上封装件200、连接端子300a和300b以及底填充层400。下封装件100可以设置在基板10上，上封装件200可以设置在下封装件100上。例如，基板10可以是用于移动产品(例如，移动电话)或存储器模块的基板。多个端子(例如，300a和300b)可以设置在基板10的上表面上。
下封装件100可以包括下封装件基底110、下半导体芯片120和下成型层150。例如，下封装件基底110可以是具有电路图案的印刷电路基板(PCB)。下封装件基底110可以包括顶表面110a和底表面110b。导电焊盘(conductive pad)可以设置在下封装件基底110的顶表面110a上，导电焊盘可以电连接到连接端子300a和300b。连接端子300a和300b可以与导电焊盘接触。外部端子115(例如，焊球)可以设置在下封装件基底110的底表面110b上。外部端子115可以将下封装件基底110电连接到基板10。例如，外部端子115可以与基板10直接接触。例如，外部端子115可以包括锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)、铈(Ce)或包含上述元素中的至少一种的合金。
下半导体芯片120可以安装在下封装件基底110的顶表面110a上。当在平面图中观察时，如图1中所示，下半导体芯片120可以设置在下封装件基底110的中心区域上。例如，当在平面图中观察时，如图1中所示，下半导体芯片120的侧表面可以与下封装件基底110的边缘间隔开第一距离L1。下半导体芯片120可以具有作为有效表面的第一表面120a和作为非有效表面的第二表面120b。例如，第一表面120a和第二表面120b可以彼此面对，第二表面120b可以在第一表面120a上方。例如，可以以这样的方向来设置下半导体芯片120：使它的有效表面面对下封装件基底110的顶表面110a。下半导体芯片120可以包括逻辑芯片和/或存储器芯片。例如，存储器芯片可以是动态随机存取存储器(DRAM)芯片、NAND FLASH芯片、NOR FLASH芯片、OneNAND芯片、相变RAM(PRAM)芯片、电阻RAM(ReRAM)芯片和/或磁性RAM(MRAM)芯片。逻辑芯片可以是控制器、微处理器、应用处理器和/或片上系统。连接端子125(例如，焊料球或焊料凸起)可以设置在下半导体芯片120和下封装件基底110之间。连接端子125可以将下半导体芯片120电连接到下封装件基底110。在本发明构思的示例性实施例中，连接端子125可以包括与外部端子115的材料基本相同的材料。
下成型层150可以设置在下封装件基底110上。下成型层150可以包括顶表面150a和外侧表面150c。下成型层150可以填充下半导体芯片120与下封装件基底110之间的间隙区域，并可以覆盖下半导体芯片120的侧表面。此外，下成型层150可以覆盖下半导体芯片120的第一表面120a的一部分。可以设置下成型层150使得暴露下半导体芯片120的第二表面120b。下成型层150的顶表面150a可以位于与下半导体芯片120的第二表面120b基本相同的水平处。在本发明构思的示例性实施例中，下成型层150可以暴露下封装件基底110的边缘区域。例如，可以设置下成型层150使得以矩形形状暴露下封装件基底110的顶表面110a。
在本发明构思的示例性实施例中，当在平面图中观察时，如图1中所示，下成型层150可以从下半导体芯片120的侧表面延伸到最外连接端子300b和与最外连接端子300b相邻的内连接端子300a之间的间隙区域。另外，下半导体芯片120的侧表面和与下半导体芯片120的侧表面相邻的下成型层150的外侧表面150c之间的第二距离L2可以小于下半导体芯片120的侧表面和与下半导体芯片120的侧表面相邻的下封装件基底110的边缘之间的第一距离L1。
下成型层150可以具有设置在下半导体芯片120周围的连接孔155。连接孔155可以在下半导体芯片120周围形成多个行和列。下成型层150可以包括绝缘聚合物材料(例如，环氧树脂模塑料(EMC))。
连接端子300a和300b可以设置在下封装件100和上封装件200之间。此外，连接端子300a和300b可以与下封装件100和上封装件200直接接触。当在平面图中观察时，如图1中所示，连接端子300a和300b可以设置在下半导体芯片120的侧表面和下封装件基底110的边缘之间。另外，连接端子300a和300b可以在下半导体芯片120周围形成多个行和列。
连接端子300a和300b可以包括设置在下成型层150中的内连接端子300a和设置在下成型层150外侧的最外连接端子300b。例如，内连接端子300a可以设置在连接孔155中，最外连接端子300b可以设置在下封装件基底110的顶表面110a的被下成型层150所暴露的一部分上。最外连接端子300b可以与下成型层150的外侧表面150c接触。最外连接端子300b的侧表面可以被下封装件基底110的由下成型层150暴露的顶表面110a与上封装件基底210的底表面之间的空间暴露。
连接端子300a和300b可以包括导电材料(例如，锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)、铈(Ce)或包含上述元素中的至少一种的合金)。然而，用于连接端子300a和300b的导电材料不限于上面的示例。
上封装件200可以包括上封装件基底210、上半导体芯片220和上成型层250。上封装件基底210可以是具有电路图案的印刷电路基板(PCB)。上封装件基底210可以包括顶表面210a和底表面210b。导电焊盘可以设置在上封装件基底210的底表面210b上，导电焊盘可以电连接到连接端子300a和300b。连接端子300a和300b可以与导电焊盘接触。上封装件基底210的底表面210b可以与下半导芯片120的第二表面120b和下成型层150的顶表面150a间隔开。这里，上封装件基底210的底表面210b和下半导体芯片120的第二表面120b之间的空间可以被称为第一空间351。另外，上封装件基底210的底表面210b和下成型层150的顶表面150a之间的空间可以被称为第二空间352。此外，上封装件基底210的底表面210b、下成型层150的外侧表面150c和下封装件基底110的由最外连接端子300b暴露的顶表面110a之间的空间可以被称为第三空间353。如图3A中所示，第一空间351可以具有第一高度d1，所述第一高度d1是上封装件基底210的底表面210b和下半导体芯片120的第二表面120b之间的距离。此外，第二空间352可以具有第二高度d2，所述第二高度d2是上封装件基底210的底表面210b和下成型层150的顶表面150a之间的距离。另外，第三空间353可以具有第三高度d3，所述第三高度d3是上封装件基底210的底表面210b和下封装件基底110的顶表面110a之间的距离。第一高度d1可以基本上等于第二高度d2，第三高度d3可以大于第一高度d1和第二高度d2。
上半导体芯片220可以安装在上封装件基底210的顶表面210a上。例如，上半导体芯片220可以通过粘合层225附接到上封装件基底210的顶表面210a。这里，上半导体芯片220可以通过引线w电连接到上封装件基底210。引线w可以由金(Au)、银(Ag)、铂(Pt)、铝(Al)、铜(Cu)、钯(Pd)、镍(Ni)、钴(Co)、铬(Cr)和/或钛(Ti)形成或另外包括它们。根据本发明构思的示例性实施例，上封装件200可以不限于其上安装有上半导体芯片220的上面的安装布置或结构。上半导体芯片220可以是例如逻辑芯片、存储器芯片或它们的组合，这里，上半导体芯片220的类型可以与下半导体芯片120的类型相同或不同。
上成型层250可以设置在上封装件基底210上以覆盖上半导体芯片220。上成型层250可以包括与下成型层150的材料基本上相同的材料。然而，本发明构思的示例性实施例不限于此。
底填充层400可以设置在下封装件基底110的底表面110b和基板10的顶表面之间，并可以与它们接触。另外，底填充层400可以包围外端子115，其中，外端子115可以设置在下封装件基底110的底表面110b和基板10的顶表面之间。此外，底填充层400可以设置在下封装件基底110的被下成型层150和最外连接端子300b暴露的边缘区域上。例如，底填充层400可以填充第三空间353，并可以与最外连接端子300b的被第三空间353暴露的侧表面接触。例如，底填充层400可以设置在下成型层150的边缘和最外连接端子300b的侧表面的至少一部分之间。另外，底填充层400可以设置在下成型层150的边缘和下封装件基底110的边缘之间。底填充层400可以与被第三空间353暴露的下封装件基底110的顶表面110a和上封装件基底210的底表面210b接触。底填充层400可以包括树脂材料。在一些实施例中，设置在下封装件基底110和上封装件基底210之间的底填充层400可以被称为第一底填充层，设置在下封装件基底110的底表面110b和基板10的顶表面之间以包围多个外端子115的底填充层400可以被称为第二底填充层。
此外，下成型层150的外侧表面150c可以与下封装件基底110的侧表面共平面，如图3B中所示。例如，图1的第一距离L1和第二距离L2可以基本相同。因此，可以不设置图3A中所示的第三空间353。此外，最外连接端子300b的侧表面可以被下成型层150覆盖。另外，在图3B中，第二空间352的第二高度d2会小于如图3A中所示的第三空间353的第三高度d3，在这种情况下，注入到第二空间352中的底填充层400不会与最外连接端子300b接触。例如，底填充层400可以与下成型层150的侧表面150c接触。因此，在下封装件基底110和上封装件基底210的边缘区域之间会形成空的空间。该空的空间会导致难以保护半导体封装件免受外部或内部力(例如物理冲击)的影响。
根据本发明构思的示例性实施例，底填充层400可以注入到第三空间353中。由于第三空间353的第三高度d3大于第二空间352的第二高度d2，因此第三空间353可以被底填充层400填充。因此，可以有效地固定下封装件基底110的顶表面110a的边缘区域和上封装件基底210的底表面210b的边缘区域。因此，可以防止连接端子300a和300b被外部或内部力(例如，物理冲击)损坏，从而增大半导体封装件1的机械刚度。
在本发明构思的示例性实施例中，可以根据诸如热固性树脂的浓度和处理时间的工艺条件来改变底填充层400的位置。例如，如果热固性树脂具有稀释的浓度并且工艺时间增加，则可以沿远离下封装件基底110的边缘的方向并朝向下半导体芯片120进一步注入底填充层400。例如，底填充层400可以形成为填充第二空间352和第一空间351的一部分。在本发明构思的示例性实施例中，底填充层400可以与连接端子300a和300b的侧表面以及下半导体芯片120的第二表面120b接触。例如，底填充层可以与连接端子300a和300b的侧表面的至少一部分接触。
图4A至图4F是示出根据本发明构思的示例性实施例的制造半导体封装件的方法的剖视图，图5是根据本发明构思的示例性实施例的图4C的透视图。该示例的未被描述的元件和特征可以假定为与上面描述的对应的元件相似。
参照图4A，可以在下封装件基底110的顶表面110a上形成下半导体芯片120和下连接端子130。可以在下半导体芯片120周围形成下连接端子130。在本发明构思的示例性实施例中，可以通过倒装芯片结合方法将下半导体芯片120连接到下封装件基底110的顶表面110a。可以通过连接端子125将下半导体芯片120电连接到下封装件基底110。下连接端子130可以包括导电材料(例如锡(Sn)、银(Ag)、铜(Cu)、镍(Ni)、铋(Bi)、铟(In)、锑(Sb)、铈(Ce)或包含上述元素中的至少一种的合金)。
参照图4B，可以形成初步下成型层158以覆盖下半导体芯片120的侧表面，并仍然暴露下半导体芯片120的第二表面120b。初步下成型层158可以形成为包围设置在下半导体芯片120和下封装件基底110之间的连接端子125。例如，初步下成型层158可以形成在连接端子125周围。此外，初步下成型层158可以形成为覆盖设置在下封装件基底110的顶表面110a上的下连接端子130。
参照图4C和图5，可以使初步下成型层158图案化以形成暴露下连接端子130的连接孔155，这里，可以从下封装件基底110的顶表面110a的边缘区域去除初步下成型层158。例如，可以使用激光钻孔工艺来执行初步下成型层158的图案化以形成连接孔155。由于图案化工艺，因此可以形成下成型层150。下成型层150可以形成为暴露下封装件基底110的边缘区域并提供连接孔155。下连接端子130可以包括设置在连接孔155中的第一下连接端子130a和设置在下成形层150外侧的第二下连接端子130b。第一下连接端子130a可以形成在下成型层150中，第二下连接端子130b可以形成在下成型层150外侧。这里，第二下连接端子130b可以与下成型层150的外侧表面150c接触。
参照图4D，可以将外端子115附接到下封装件基底110的底表面110b，从而形成下封装件100。此后，可以在下封装件100上设置上封装件200，从而形成堆叠结构。上封装件200可以包括上封装件基底210、上半导体芯片220和上成型层250。可以在上封装件基底210的底表面210b上设置上连接端子230。上连接端子230可以包括与设置在下封装件基底110上的下连接端子130的材料相同的材料。
参照图4E，可以对下封装件100和上封装件200的堆叠结构执行回流焊工艺以形成连接端子300a和300b。可以对与上连接端子230接触的下连接端子130执行回流焊工艺。由于回流焊工艺，因此下连接端子130和上连接端子230可以彼此连接以形成连接端子300a和300b。由于所述工艺，因此可以在下封装件100和上封装件200之间形成第一空间351、第二空间352和第三空间353。此后，可以在下封装件基底110的底表面110b上设置基板10。
参照图4F，可以将基板10连接到外端子115。接下来，可以通过将热固性树脂注入第三空间353以及下封装件基底110的底表面110b和基板10之间的空间中来设置底填充层400。例如，可以通过注入和固化热固性树脂的工艺形成底填充层400。热固性树脂的固化温度可以为大约150℃。由于形成底填充层400，因此可以制造半导体封装件1。
此外，如果没有形成第三空间353，则热固性树脂可能必须注入到下成型层150和上封装件基底210的底表面210b之间的空间中，所述空间在下成型层150与上封装件基底210的底表面210b之间的距离非常小的位置处。此外，在热固性树脂没有注入到下成型层150与上封装件基底210的底表面210b之间的空间中的情况下，热固性树脂会溢出；在这种情况下，存在热固性树脂会与邻近于半导体封装件1的另一电子装置接触的可能性。
根据本发明构思的示例性实施例，由于形成第三空间353使得暴露下封装件基底110的顶表面110a，因此热固性树脂可以通过第三空间353注入到下成型层150与上封装件基底210的底表面210b之间的空间中。因此，可以在下封装件基底110的顶表面110a与上封装件基底210的底表面210b之间有效地形成底填充层400。
图6A至图6D是示出根据本发明构思的示例性实施例的制造下封装件的方法的剖视图。该示例的未描述的元件和特征可以假定为与上面描述的对应的元件相似。
参照图6A，可以在下封装件基底110的顶表面110a上形成下半导体芯片120和第一下连接端子130a。可以在下半导体芯片120周围形成第一下连接端子130a。可以在下封装件基底110的边缘区域上形成虚设块(dummy block)500。当形成虚设块500时，虚设块500可以与第一下连接端子130a间隔开。例如，可以不在下封装件基底110的顶表面110a的边缘区域上形成第一下连接端子130a。
参照图6B，可以形成初步下成型层158以覆盖下半导体芯片120的侧表面，并仍然暴露下半导体芯片120的第二表面120b。初步下成型层158可以形成为包围下半导体芯片120和下封装件基底110之间的连接端子125。例如，初步下成型层158可以形成在连接端子125周围。此外，初步下成型层158可以形成为覆盖下封装件基底110上的第一下连接端子130a。
参照图6C，可以使初步下成型层158图案化以形成下成型层150。下成型层150可以形成为具有暴露第一下连接端子130a的连接孔155。另外，可以去除虚设块500。由于去除虚设块500，因此可以暴露下成型层150的外侧表面150c。
参照图6D，可以在下成型层150外侧的区域上形成第二下连接端子130b。第二下连接端子130b可以与下成型层150的外侧表面150c接触。在本发明构思的示例性实施例中，第二下连接端子130b可以与下成型层150的外侧表面150c间隔开。可以暴露下封装件基底110的顶表面110a的位于第二下连接端子130b外侧的至少一部分。例如，下封装件基底110的顶表面110a的暴露部分可以位于第二下连接端子130b的与下封装件基底110的顶表面110a的边缘区域最接近的侧表面处。可以在下封装件基底110的底表面110b上形成外端子115。由于形成外端子115，因此可以制造下封装件100。
图7是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图。图8是根据本发明构思的示例性实施例的沿图7的线B-B'截取的剖视图。图9是根据本发明构思的示例性实施例的沿图7的线C-C'截取的剖视图。该示例的未描述的元件和特征可以被假定为与上面描述的对应的元件相似。
参照图7至图9，连接端子300a、300b和300c可以包括位于相对于下半导体芯片120的位置的最内的位置处和最外的位置处的第一连接端子300a和第二连接端子300b。例如，第一连接端子300a可以位于下半导体芯片120附近，第二连接端子300b可以位于下封装件基底110的边缘附近。连接端子300a、300b和300c还可以包括设置在第一连接端子300a和第二连接端子300b之间的第三连接端子300c。第一连接端子300a可以在与下半导体芯片间隔开的位置处包围下半导体芯片120。第三连接端子300c可以包围第一连接端子300a。第二连接端子300b可以包围第三连接端子300c。
下成型层150可以包括与下半导体芯片120的侧表面接触的中心下成型层151以及与中心下成型层151的边缘间隔开的第一至第四下成型层152a、152b、152c和152d。第一至第四下成型层152a、152b、152c和152d中的每个下成型层的外侧表面可以与下封装件基底110的侧表面中的对应的侧表面共平面。第一下成型层152a和第三下成型层152c可以设置为相对于下半导体芯片120在第一方向上彼此面对。此外，第二下成型层152b和第四下成型层152d可以设置为相对于下半导体芯片120在与第一方向垂直的第二方向上彼此面对。
中心下成型层151可以设置在下半导体芯片120与下封装件基底110之间以包围连接端子125，并覆盖下半导体芯片120的侧表面。第一连接端子300a可以设置在中心下成型层151与第一至第四下成型层152a、152b、152c和152d中的每个下成型层之间。因此，可以暴露每个第一连接端子300a的侧表面。第一至第四下成型层152a、152b、152c和152d可以包围第二连接端子300b和第三连接端子300c中的一些连接端子。第一至第四下成型层152a、152b、152c和152d可以暴露下封装件基底110的角落区域。角落区域可以是下封装件基底110的顶表面110a的与下封装件基底110的角边缘相邻的部分。因此，可以暴露设置在下封装件基底110的角落区域上的连接端子300a、300b和300c中的每个连接端子。
底填充层400可以设置在中心下成型层151与第一至第四下成型层152a、152b、152c、152d中的每个下成型层之间以及下封装件基底110的角落区域上。底填充层400可以与设置在中心下成型层151和第一至第四下成型层152a、152b、152c、152d中的每个下成型层之间的第一连接端子300a的侧表面接触，并可以与设置在下封装件基底110的角落区域上的连接端子300a、300b和300c接触。
当在平面图中观察时，如图7中所示，底填充层400可以包括位于中心下成型层151和第一至第四下成型层152a、152b、152c、152d中的每个下成型层之间的第一区域400a以及位于下封装件基底110的角落区域上的第二区域400b。第一区域400a可以具有围绕下半导体芯片120的矩形形状，每个第二区域400b可以具有多边形形状(例如，矩形形状)。第一区域400a和每个第二区域400b可以彼此部分叠置。
图10是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图。图11是根据本发明构思的示例性实施例的沿图10的线D-D'截取的剖视图。该示例的未被描述的元件和特征可以被假定为与上述对应的元件相似。
参照图10和图11，连接端子300a和300b可以包括设置在下成型层150中的内连接端子300a和设置在下成型层150外侧的外连接端子300b。可以设置下成型层150使得暴露设置在下封装件基底110的角落区域上的外连接端子300b的侧表面。
底填充层400可以覆盖设置在下封装件基底110的角落区域上的外连接端子300b。底填充层400可以填充外连接端子300b之间的空间。当在平面图中观察时，如图10中所示，底填充层400可以在下封装件基底110的角落区域上具有三角形形状。
图12是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图。图13是根据本发明构思的示例性实施例的沿图12的线E-E'截取的剖视图。图14是示出根据本发明构思的示例性实施例的图12的下封装件的透视图。图15A和图15B是根据本发明构思的示例性实施例的图13的区域'Y'的放大图。该示例的未被描述的元件和特征可以被假定为与上述对应的元件相似。
参照图12至图14和图15A，下成型层150可以包括与下半导体芯片120的至少一个侧表面接触并填充下半导体芯片120与下封装件基底110之间的间隙的第一下成型层151。下成型层150还可以包括被设置为包围连接端子300a和300b的至少下侧表面的第二下成型层153。第一下成型层151和第二下成型层153可以设置为阶梯形状。例如，第一下成型层151可以具有第一顶表面151a，第二下成型层153可以具有低于第一顶表面151a的第二顶表面153a。第一顶表面151a可以与下半导芯片120的第二表面120b基本上共平面(例如，对准)，并可以高于第二顶表面153a。
在下文中，上封装件基底210的底表面210b与下半导体芯片120的第二表面120b之间的空间可以被称为“第一空间351”。此外，上封装件基底210的底表面210b与第二下成型层153的第二顶表面153a之间的空间可以被称为“第四空间354”。第一空间351可以具有第一高度d1，所述第一高度d1是上封装件基底210的底表面210b与下半导体芯片120的第二表面120b之间的距离。第四空间354可以具有第四高度d4，所述第四高度d4是上封装件基底210的底表面210b和第二下成型层153的第二顶表面153a之间的距离。第四高度d4可以大于第一高度d1。
第二下成型层153可以暴露连接端子300a和300b的上侧表面。第二下成型层153可以连接到第一下成型层151，并可以从第一下成型层151朝向最外连接端子300b延伸。第二下成型层153可以至少部分地覆盖下封装件基底110的顶表面110a。例如，第二下成型层153可以延伸到下封装件基底110的边缘，第二下成型层153可以具有与下封装件基底110的侧表面基本上共平面的外侧表面153c。
底填充层400可以覆盖连接端子300a和300b的被第二下成型层153暴露的上侧表面。底填充层400可以填充位于连接端子300a和300b之间的间隙。此外，底填充层400可以设置在第二下成型层153的第二顶表面153a与上封装件基底210的底表面210b之间，底填充层400可以与第二下成型层153的顶表面153a和上封装件基底210的底表面210b接触。例如，底填充层400可以填充第四空间354。
另外，下成型层150的外侧表面150c可以与下封装件基底110的侧表面对准(例如，共平面)，如图15B中所示。在这种情况下，可以不设置图15A中示出的第四空间354。相反，可以设置第二空间352。由于第二空间352小于第四空间354，因此通过第二空间352注入的底填充层400不会与最外连接端子300b接触。因此，会在下封装件基底110和上封装件基底210的边缘区域之间形成空的空间，这会导致难以保护半导体封装件免受外部或内部力(例如物理冲击)的影响。
根据本发明构思的示例性实施例，底填充层400可以注入到第四空间354中。由于第四空间354大于第二空间352，所以底填充层400可注入到第四空间354中，并可以与最外连接端子300b接触。此外，底填充层400可以与内连接端子300a接触。因此，上封装件基底210的底表面210b和第二下成型层153的第二顶表面153a之间的空间可以被底填充层400填充，上封装件基底210可以连接到第二下成型层153。因此，可以防止连接端子300a和300b被外部或内部力(例如，物理冲击)损坏，从而增大半导体封装件2的机械刚度。
图16是示出根据本发明构思的示例性实施例的半导体封装件的示意性平面图。图17是根据本发明构思的示例性实施例的沿图16的线F-F'截取的剖视图。图18是示出根据本发明构思的示例性实施例的图16的下封装件的透视图。该示例的未被描述的元件和特征可以被假定为与上述相应的元件相似。
参照图16至图18，第二下成型层153可以暴露下封装件基底110的边缘区域。例如，第二下成型层153可以以矩形形状暴露下封装件基底110的顶表面110a。例如，矩形形状将在下半导体芯片120周围。此外，可以设置第二下成型层153使得可以暴露最外连接端子300b的侧表面。
第二下成型层153可以从第一下成型层151延伸到最外连接端子300b和与其相邻的内连接端子300a之间的区域。在本发明构思的示例性实施例中，最外连接端子300b可以设置在第二下成型层153的外侧，并可以与第二下成型层153的外侧表面153c接触。第二下成型层153可以允许最外连接端子300b的侧表面暴露在下封装件100和上封装件200之间。
底填充层400可以覆盖下封装件基底110的被第二下成型层153暴露的顶表面110a。此外，底填充层400可以覆盖被第二下成型层153暴露的连接端子300a和300b的上侧表面，并可以填充位于连接端子300a和300b之间的间隙区域。底填充层400可以与第二下成型层153的第二顶表面153a和上封装件基底210的底表面210b接触。
根据本发明构思的示例性实施例，底填充层可以将上封装件基底和下封装件基底的边缘部分彼此固定。因此，可以防止连接端子被外部或内部力(例如，物理冲击)损坏，因此增大半导体封装件的机械刚度。
虽然已经参照本发明构思的示例性实施例具体地示出和描述了本发明构思，但是对于本领域普通技术人员而言，将明了的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (18)

1.一种半导体封装件，所述半导体封装件包括：
下封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层；
上封装件，设置在下封装件上，其中，上封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片；
多个连接端子，设置在下封装件基底和上封装件基底之间，其中，多个连接端子包括多个最外连接端子和多个内连接端子，其中，多个内连接端子设置在下半导体芯片和多个最外连接端子之间；
第一底填充层，设置在下封装件基底和上封装件基底之间，
其中，多个最外连接端子中的至少一个设置在下成型层的外侧并且与下成型层的外侧表面接触。
2.根据权利要求1所述的半导体封装件，其中，第一底填充层与下封装件基底的顶表面的一部分和上封装件基底的底表面的一部分接触。
3.根据权利要求1所述的半导体封装件，其中，第一底填充层设置在被设置于下成型层外侧的多个最外连接端子之间，以将多个最外连接端子连接到下成型层。
4.根据权利要求1所述的半导体封装件，其中，下成型层暴露下封装件基底的一个区域的顶表面，其中，所述区域与下封装件基底的边缘相邻，
多个最外连接端子中的每个设置在下成型层的外侧。
5.根据权利要求1所述的半导体封装件，其中，当在平面图中观察时，下封装件基底具有矩形形状，
下成型层在下半导体芯片周围以矩形形状暴露下封装件基底的顶表面。
6.根据权利要求1所述的半导体封装件，其中，当在平面图中观察时，下成型层暴露下封装件基底的与下封装件基底的角落边缘相邻的角落区域，
设置在角落区域上的多个内连接端子和多个最外连接端子设置在下成型层的外侧。
7.根据权利要求1所述的半导体封装件，其中，下成型层包括：
中心下成型层，与下半导体芯片的侧表面接触；
第一至第四下成型层，第一至第四下成型层的外侧表面与中心下成型层间隔开并分别与下封装件基底的边缘对准，
其中，第一至第四下成型层暴露下封装件基底的角落区域。
8.根据权利要求1所述的半导体封装件，所述半导体封装件还包括：
多个外端子，设置在下封装件基底的底表面上；
基板，连接到多个外端子；以及
第二底填充层，设置在下封装件基底的底表面和基板的顶表面之间以包围多个外端子。
9.一种半导体封装件，所述半导体封装件包括：
下封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层；
上封装件，设置在下封装件上，其中，上封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片；
底填充层，设置在下成型层与上封装件基底之间；以及
多个连接端子，设置在下封装件和上封装件之间，其中，多个连接端子将下封装件连接到上封装件，并且其中，多个连接端子包括内连接端子和最外连接端子，内连接端子与下半导体芯片相邻，最外连接端子位于内连接端子与下封装件基底的边缘之间；
其中，下成型层包括第一下成型层和第二下成型层，第一下成型层与下半导体芯片的侧表面接触，第二下成型层连接到第一下成型层并且至少部分地包围多个连接端子中的每个连接端子的下侧表面，
其中，第一下成型层具有位于比第二下成型层的顶表面的水平面高的顶表面，并且
其中，最外连接端子设置在第二下成型层的外侧。
10.根据权利要求9所述的半导体封装件，其中，第二下成型层的边缘位于下封装件基底的边缘之内。
11.根据权利要求9所述的半导体封装件，其中，底填充层包围多个连接端子的被第二下成型层暴露的上侧表面，并与第二下成型层的顶表面和上封装件基底的底表面接触。
12.根据权利要求9所述的半导体封装件，其中，第二下成型层暴露下封装件基底的顶表面的边缘区域，
底填充层与下封装件基底的暴露的顶表面接触。
13.根据权利要求9所述的半导体封装件，其中，当在平面图中观察时，下封装件基底具有矩形形状，
第二下成型层以包围下半导体芯片的矩形形状暴露下封装件基底的边缘区域。
14.一种半导体封装件，所述半导体封装件包括：
第一封装件，包括下封装件基底、设置在下封装件基底上的下半导体芯片和设置在下封装件基底上的下成型层；
第二封装件，设置在第一封装件上，其中，第二封装件包括上封装件基底和设置在上封装件基底上的上半导体芯片；
多个连接端子，设置在下封装件基底和上封装件基底之间，其中，多个连接端子电连接第一封装件和第二封装件，并且其中，多个连接端子包括内连接端子和最外连接端子，内连接端子与下半导体芯片相邻，最外连接端子位于内连接端子与下封装件基底的边缘之间；以及
底填充层，设置在下封装件基底上，
其中，下成型层包括第一下成型层和第二下成型层，第一下成型层与下半导体芯片的侧表面接触，第二下成型层至少部分地包围多个连接端子中的每个连接端子的下侧表面，
其中，多个连接端子中的至少一个连接端子具有与底填充层接触的侧表面，并且
其中，最外连接端子设置在第二下成型层的外侧。
15.根据权利要求14所述的半导体封装件，其中，第一下成型层和第二下成型层彼此连接，第一下成型层具有比第二下成型层的顶表面高的顶表面。
16.根据权利要求15所述的半导体封装件，其中，多个连接端子中的最内连接端子至少部分地被第一下成型层和第二下成型层包围。
17.根据权利要求14所述的半导体封装件，其中，当在平面图中观察时，下成型层在下封装件基底的至少一个角落区域上以三角形形状暴露下封装件基底的顶表面。
18.根据权利要求14所述的半导体封装件，其中，当在平面图中观察时，下成型层在下半导体芯片周围以第一矩形形状暴露下封装基底的顶表面，并且在下封装件基底的至少一个角落区域上以第二矩形形状暴露下封装件基底的顶表面，其中，第一矩形形状与第二矩形形状至少部分地叠置。
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