CN102646668A - 具有基板穿孔的中间体的半导体封装及其制造方法 - Google Patents

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Abstract

本发明提供了具有基板穿孔的中间体的半导体封装及其制造方法，该半导体封装通过包括具有基板穿孔(TSV)的中间体而具有减小的尺寸，该半导体封装可以包括下半导体封装，该下半导体封装包括下基底基板、在下基底基板上具有TSV的中间体以及在中间体上并电连接到中间体的下半导体芯片。半导体封装可以包括在下半导体封装上的上半导体封装，该上半导体封装包括上半导体芯片和在中间体上并将上半导体封装电连接到中间体的封装连接件。可以设置外部模制件。

Description

具有基板穿孔的中间体的半导体封装及其制造方法
技术领域
本公开涉及半导体封装，更具体地，涉及包括具有基板穿孔(TSV)的中间体(interposer)的半导体封装和制造该半导体封装的方法。
背景技术
随着电子产业的发展，能够以低价提供轻、小、快速且高性能的电子产品。根据电子产业的最新趋向，在其中多个半导体芯片或半导体封装被实施成单一封装的半导体器件引起很多关注。已经对这样的半导体器件的小型化和高集成度方面进行了各种研究。
发明内容
在此公开的半导体封装包括：下半导体封装、上半导体封装和封装连接件，该下半导体封装包括：下基底基板；中间体，位于下基底基板上并包括基板穿孔(TSV)；和下半导体芯片，安装在中间体上并电连接到中间体，该上半导体封装位于下半导体封装上并包括上半导体芯片，该封装连接件位于中间体上并将上半导体封装电连接到中间体。
还公开了一种制造半导体封装的方法，该方法包括：提供具有TSV的中间体；将第一封装连接件附接到中间体上；将下半导体芯片附接到中间基板上；形成密封下半导体芯片的下模制件；去除位于下半导体芯片上的下模制件。该方法还可包括附接辅助基板到下半导体芯片上；通过去除中间基板的下部而暴露TSV；去除辅助基板。该方法还可包括通过切割中间晶片来形成多个中间体，其中多个下半导体芯片电连接到该多个中间体。
附图说明
从以下结合附图的详细描述，示范实施方式将被更清楚地理解，附图中：
图1为根据一些实施方式的中间晶片(interposer wafer)的俯视图；
图2是沿图1的线II-II截取的图1的中间晶片的截面图；
图3为图2中示出的中间晶片的区域III的放大截面图；
图4为根据另一实施方式的图2中示出的中间晶片的区域III的放大截面图；
图5和图6为半导体芯片安装在图1所示的中间晶片上的情况的俯视图；
图7为根据一些实施方式的半导体封装的截面图；
图8为示出图7的半导体封装的电连接的概念视图；
图9至图22为截面图，示出根据一些实施方式的形成图7的半导体封装的方法；
图23至图28为放大视图，示出包括在图7的半导体封装中的下模制件(molding member)改变的情况；
图29为根据一些实施方式的半导体封装的截面图；
图30为根据一些实施方式的半导体封装的截面图；
图31至图33为截面图，示出根据一些实施方式的形成图30的半导体封装的方法；
图34为根据一些实施方式的半导体封装的截面图；
图35和图36为根据一些实施方式的半导体封装的截面图；
图37为根据一些实施方式的半导体封装的截面图；
图38至图42为根据一些实施方式的半导体封装的截面图；
图43至图46为截面图，示出根据一些实施方式的形成半导体封装的方法；
图47至图53为截面图，示出根据一些实施方式的形成半导体封装的方法；
图54至图57为根据一些实施方式的半导体封装的截面图；
图58至图62为截面图，示出根据一些实施方式的形成半导体封装的方法；
图63为根据一实施方式的存储卡的方框图；
图64为根据一实施方式的系统的示意性方框图；以及
图65为采用根据实施方式制造的半导体器件的电子设备的透视图。
具体实施方式
现将参考附图更全面地描述示范实施方式。
然而，本发明可以以许多不同的形式实现且不应解释为限于这里阐述的实施例。而是，提供这些实施例使得本公开充分和完整。在附图中，为了清晰且便于解释，可以夸大层的厚度和尺寸。
将理解当元件诸如层、区域或基板被称为在另一元件“上”或延伸到另一元件“上”时，它可以直接在所述另一元件上或直接延伸到所述另一元件上，或者也可以存在中间元件。相反，当元件被称为“直接”在另一元件“上”或者“直接”延伸在另一元件“上”时，则没有中间元件存在。还将理解当元件被称为“连接到”或“耦合到”另一元件时，它可以直接连接到或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接到”和/或“直接耦合到”另一元件时，则没有中间元件存在。相同的附图标记在说明书中始终指代相似的元件。如这里所用的，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。
将理解虽然术语第一、第二、第三等可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
可以在此使用空间相对术语，诸如“上方”、“上”、“下方”、“下”等，来描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解空间相对术语旨在包含除了在图中所绘的取向之外的装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个取向。装置也可以以别的方式取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例且不旨在限制本发明。如这里所用，单数形式也旨在包括复数形式，除非内容清楚地指示另外的意思。将进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件、部件和/或其组的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、部件和/或其组。
例如制造技术和/或公差会引起图示的形状的变化。因此，除非明确地声明，本发明不应解释为限于这里所示的区域特别形状，而可以包括由于例如由制造引起的形状的偏离。例如，被示为具有锐利边缘的边缘或拐角区域可以具有稍微圆化或弯曲的特征。相似地，被示为圆形或球形的元件可以为椭圆形或可以具有特定直线形部分或平坦部分。作为另一实例，这里使用的术语“相同”当涉及形状、尺寸、数量或其他度量时，不必意味着精确地相同，而旨在包含在因例如制造工艺导致会发生的可接受变化内的几乎相同的度量。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明所属领域的普通技术人员一般理解的相同意思。还将理解诸如那些在共同使用的字典中定义的术语应解释为与在相关技术的背景中它们的意思一致的意思，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
图1为根据一些实施方式的中间晶片10的俯视图。图2为沿图1的II-II线截取的中间晶片10的截面图。
参考图1和图2，中间晶片10可以包括按照标准半导体制造工艺处理的晶片。例如，中间晶片10可以是200mm(8英寸)、300mm(12英寸)或450mm(18英寸)的晶片。中间晶片10可以由诸如硅(其可以是晶体硅)的半导体、玻璃、或其它这样的基板(例如，绝缘体上硅、其可以是形成在玻璃上的非晶硅、多晶硅或晶体硅)形成。备选地，或另外地，中间晶片10可以由具有100GPa或更大杨氏模数的刚性材料形成。中间体10可以具有平滑和/或平坦的表面。作为一个实例，晶片的rms(均方根)表面粗糙度可以是1.5nm或更小，例如，小于1.3nm。中间晶片10可以包括多个中间元件20，当中间元件20通过后续加工从中间体10分离时，其可以构成独立中间芯片20。多个中间元件20可以用划线(scribe line)12划分并且由划线12定义。备选地，中间元件/芯片20可以被半导体集成电路管芯(die)(例如，仍然结合到晶片上)或半导体集成电路芯片(例如，从晶片分离的集成电路管芯)代替。
中间晶片10可以包括下部30、位于下部30上的上部40以及位于上部40上的布线部分50。上部40可以包括掩埋到上部40中的通孔42。通孔42可以不延伸到下部30中。在诸如关于图7描述的制造半导体封装1的工艺期间，例如在薄化工艺期间，可以去除下部30。由于下部30的去除，通孔42将延伸穿过上部40并构成中间体10的基板穿孔(TSV)42。基板穿孔42可以是当中间体基体部(interposer base portion)32由硅形成时的硅穿孔。
上部40和下部30的组合厚度可以足以使中间晶片10和/或中间芯片20用作载体基板。
下部30和上部40可以构成基体部32，其可以用作用于中间晶片10的基板。基体部32可以由晶片形成，该晶片由半导体材料或绝缘材料形成，例如，硅、锗、硅-锗、镓-砷(GaAs)、玻璃、陶瓷、绝缘体上硅等。基体部32可以是未掺杂材料。
布线部分50可以包括绝缘层52和位于绝缘层52内的布线图案54。布线图案54可以电连接到通孔42。绝缘层52可以包括氧化物、氮化物或氮氧化物，例如，硅氧化物、硅氮化物或硅氮氧化物。布线图案54可以包括金属，可以包括如上所述用于形成通孔42的至少一种材料，或可以包括与TSV42相同的材料。布线图案54可以是再布线图案。在一些实施方式中，某些或全部通孔42可以形成为穿透布线部分50。通孔42可以从中间晶片10的上表面暴露。
图3为根据一实施方式的图2示出的中间晶片10的区域III的放大截面图。图4为根据另一实施方式的图2示出的中间晶片10的区域III的放大截面图。
参考图3，中间晶片10的上部40可以包括上部垫58和通孔42。中间晶片10的布线部分50可以包括布线图案54和布线图案垫56。上部垫58可以电连接和/或物理连接到通孔42。布线图案垫56还可以电连接和/或物理连接到安装在中间晶片10上的半导体芯片130(见图7)。布线图案54可以将布线图案垫56电连接到上部垫58或可以将布线图案垫56电连接与通孔42。布线图案垫56可以比上部垫58或通孔42更密集地布置。例如，布线图案垫56之间的间距(pitch)距离d1可以小于上部垫58之间的间距距离d2，并且可以小于通孔42之间的间距距离d3。在这种情况下，布线图案54可以用作再布线图案。
至少一些布线图案垫56可以具有比上部垫58小的尺寸。布线图案垫56和上部垫58可以包括导电材料，或可以包括用于形成布线图案54的材料，例如，与布线图案54相同的材料。
每个通孔42可以具有在其中绝缘层43、籽晶层44和导电层45被顺序形成的结构。绝缘层43可以使导电层45与基体部32电绝缘。绝缘层43可以包括氧化物、氮化物或氮氧化物，例如，硅氧化物、硅氮化物或硅氮氧化物。导电层45可以包括导电的材料，例如，金属。籽晶层44和/或导电层45可以包括，例如，从铝(Al)、金(Au)、铍(Be)、铋(Bi)、钴(Co)、铜(Cu)、铪(Hf)、铟(In)、锰(Mn)、钼(Mo)、镍(Ni)、铅(Pb)、钯(Pd)、铂(Pt)、铑(Rh)、铼(Re)、钌(Ru)、钽(Ta)、碲(Te)、钛(Ti)、钨(W)、锌(Zn)和锆(Zr)组成的组中选出的至少一种。构成每个通孔42的绝缘层43、籽晶层44和导电层45可以通过化学气相沉积(CVD)、等离子体增强CVD  (PECVD)、高密度等离子体CVD(HDP-CVD)、溅射、金属有机CVD(MOCVD)或原子层沉积(ALD)形成。
参考图4，中间晶片10的上部40可以包括通孔42并且可以不包括上部垫58。在这种情况下，包括在中间晶片10的布线部分50中的布线图案54可以物理连接到通孔42并因此电连接到通孔42。虽然在图3和图4中每个通孔42的上部的面积等于每个布线图案54的下部与每个通孔42的上部接触的面积，但是本发明不限于此。例如，每个通孔42的上部的面积可以小于或大于每个布线图案54的下部与每个通孔42的上部接触的面积。
图5和图6为俯视图，示出半导体芯片安装在中间晶片10上的情况。
参考图5，单一半导体芯片60安装在中间晶片10的每个中间元件20上。如图5的放大部分(blown-up portion)所示，多个封装连接件(未示出)安装在中间晶片10上。封装连接件可以包括凸块、垫等，并可以具有这里进一步描述的各种构造。每个封装连接件(未示出)可以具有与中间晶片10中形成的相应TSV(或随后将形成在TSV中的通孔)之间的电连接。这些电连接中的每个可以经由中间晶片10的布线图案50形成。
参考图6，多个分立器件，在这里，半导体芯片60a、60b和60c安装在中间晶片10的每个中间元件20上。如图6的膨胀部分所示，多个封装连接件(未示出)安装在中间晶片10上。封装连接件可以包括凸块、垫等，并可以具有这里进一步描述的各种构造。每个封装连接件(未示出)可以具有与中间晶片10中形成的相应TSV(或随后将形成在TSV中的通孔)的电连接。这些电连接中的每个可以经由中间晶片10的布线图案50形成。
在一个实例中，半导体芯片60、60a、60b和60c可以是逻辑半导体芯片或存储器半导体芯片。逻辑半导体芯片可以是例如中央处理器(CPU)的微处理器、控制器、专用集成电路(ASIC)等。存储器半导体芯片可以是诸如DRAM(动态随机存取存储器)和/或SRAM(静电随机存取存储器)的易失性存储器，和/或诸如快闪存储器的非易失性存储器。例如，半导体芯片60a、60b和60c可以是至少一个逻辑半导体芯片和至少一个DRAM芯片的组合。
图7为根据一些实施方式的半导体封装1的截面图。
参考图7，半导体封装1可以包括下半导体封装100、上半导体封装200和封装连接件260。
下半导体封装100可以包括下基底基板110、位于下基底基板110上并具有TSV 122的中间体120、以及安装在中间体120上并且电连接到中间体120的下半导体芯片130。
上半导体封装200可以位于下半导体封装100上并可以包括上半导体芯片230。上半导体封装200可以包括密封上半导体芯片230的上模制件250。
封装连接件260可以位于中间体120上并可以将上半导体封装200电连接到中间体120。封装连接件260可以位于例如下半导体芯片130之外。半导体封装1还可以包括密封中间体120的外部模制件170。
现将详细描述下半导体封装100。
下基底基板110可以包括玻璃、陶瓷或塑料。下基底基板110可以是用于半导体封装的基板，例如，印刷电路板(例如，聚酰亚胺、FR-4等)、陶瓷基板或带式布线基板(tape wiring substrate)。上部垫112可以位于下基底基板110的上表面上，下部垫114可以位于下基底基板110的下表面上。
外部连接件116可以位于下基底基板110的下部垫114上以电连接或物理连接到下部垫114。下基底基板110可以经由外部连接件116电连接到外部。因此，下半导体封装100、上半导体封装200或者下半导体封装100和上半导体封装200二者可以经由外部连接件116电连接到外部。外部连接件116可以是例如焊球。备选地，外部连接件116可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。在一些实施方式中，下基底基板110和外部连接件116可以包括半导体封装1的封装基板和封装端子。例如，外部连接件116可以形成封装端子，以提供对于在半导体封装1内的芯片和在其上安装半导体封装1的系统印刷电路板(例如，计算机的主板、便携式电子设备的印刷电路板等)的所有外部通信。在一个实例中，下基底基板110可以由仅两个PCB层(上PCB层堆叠在下PCB层上)和仅三个布线层组成。第一布线层可以是在下基底基板110的顶表面上的再分配布线层，第二布线层可以是在下基底基板的下表面上的再分配布线层，第三布线层可以是形成在两个PCB层之间的再分配布线层。下基底基板110的两个PCB层可以包括在它们的相反表面上的布线层的通孔连接布线，以形成期望的电连接，例如，如在此进一步讨论的。
中间体120可以位于下基底基板110上。中间体120可以相应于参考图1和图2描述的中间元件20。中间体120可以包括基底层121、TSV 122、第一垫(pad)123、第二垫124、绝缘层125和布线图案层126。
第一垫123可以位于基底层121的下表面上，第二垫124可以位于基底层121的上表面上。第二垫124可以相应于参考图3描述的上部垫58。基底层121可以包括参考图2描述的绝缘材料。
TSV 122可以穿透基底层121的一部分。TSV 122可以包括参考图2的基体部32描述的导电材料。TSV 122可以将第一垫123分别电连接到第二垫124。换句话说，TSV 122可以提供在第一垫123和第二垫124之间的电连接通路。
绝缘层125可以位于基底层121上。绝缘层125可以包括具有布线图案的布线图案层126。布线图案层126可以电连接和/或物理连接到中间体120的第二垫124。因此，布线图案层126可以电连接到TSV 122。布线图案层126也可以电连接和/或物理连接到下半导体芯片130和封装连接件260。布线图案层126可以包括以上参考图3描述的布线图案54。布线图案层126可以起到以上参考图3的布线部分50所描述的再布线图案的作用，和/或布线图案层126被包括以作为参考图3的布线部分50所描述的再布线图案。
中间连接件128可以位于基底层121下面。中间连接件128可以电连接和/或物理连接到中间体120的第一垫123。中间连接件128可以电连接和/或物理地连接到下基底基板110的上部垫112。因此，TSV 122可以经由中间连接件128电连接到下基底基板110。中间连接件128可以是例如焊球。备选地，中间连接件128可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。
下半导体芯片130可以位于中间体120上。下半导体芯片130可以是如上所述的逻辑半导体芯片或存储器半导体芯片。下连接件140可以位于下半导体芯片130下面。下半导体芯片130可以经由下连接件140电连接到中间体120的布线图案层126。下半导体芯片130可以以面朝下的构造连接到中间体120。下半导体芯片130也可以经由下连接件140电连接到TSV 122。尽管下连接件140可以是焊球，但是本发明不限于此。例如，下连接件140可以是接合线。备选地，下连接件140可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。
下连接件140可以比中间连接件128更密集地布置。例如，下连接件140的中心之间的间距距离d4可以小于中间连接件128的中心之间的间距距离d5。下连接件140可以具有比中间连接件128更小的尺寸。在这种情况下，具有与以上参考图3描述的布线图案54相应的布线图案的布线图案层126可以起再布线图案的作用。
下半导体芯片130可以被下模制件150密封，因此可以被保护而不受外部冲击影响。下半导体芯片130的上表面可以从下模制件150暴露。
下模制件150可以包括封装连接件260。现在将详细描述封装连接件260。
下模制件150可以包括位于下半导体芯片130下面，即，填充下连接件140之间的空间的底填充件(见图23至图25)，以及位于底填充件上并密封下半导体芯片130的横侧面的横侧模制件(见图23至图25)。下模制件150可以通过模制底填充(molded underfilling technique，MUF)技术形成。下模制件150可以包括绝缘材料。上模制件250和下模制件150可以由相同材料或不同材料构成。下文将参考图23至图28详细描述下模制件150。
中间体120、下半导体芯片130和封装连接件260可以被外部模制件170密封，因此可以被保护而不受外部冲击影响。外部模制件170可以密封中间体120的横侧面(1ateral side)。外部模制件170可以延伸以填充中间体120下面的空间，即，可以填充中间连接件128之间的空间。外部模制件170也可以延伸以密封下模制件150的横侧面以及封装连接件260的上部的一部分。外部模制件170可以进一步延伸以接触上半导体封装200。例如，外部模制件170可以延伸以进一步包括接触上基底基板210的下表面的接触部分172。外部模制件170也可以通过MUF技术形成。外部模制件170可以由绝缘材料构成。外部模制件170可以包括树脂，或主要由硅石和树脂的组合构成。外部模制件170可以是同质的一体材料(homogeneous integral material)。外部模制件170和下模制件150可以包括相同材料或不同材料。
现在将详细描述上半导体封装200。上半导体封装200可以包括上基底基板210和上半导体芯片230。上半导体芯片230可以位于上基底基板210上。
上基底基板210可以包括玻璃、陶瓷或塑料。上基底基板210可以是用于半导体封装的基板，例如，印刷电路板、陶瓷基板或带式布线基板。电连接和/或物理连接到上半导体芯片230的上垫212可以位于上基底基板210的上部，电连接和/或物理连接到封装连接件260的下垫214可以位于上基底基板210的下部。
上半导体芯片230可以位于上基底基板210上。上半导体芯片230可以是如上所述的逻辑半导体芯片或存储器半导体芯片。上连接件240可以位于上半导体芯片230下面。上半导体芯片230可以经由上连接件240电连接到上基底基板210。例如，上连接件240可以电连接和/或物理连接到上垫212。尽管上连接件240可以是焊球，但是本发明构思不限于此。例如，上连接件240可以是接合线。备选地，上连接件240可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。
上半导体芯片230可以被上模制件250密封，并可以被保护而不受外部环境影响。上模制件250可以包括位于上半导体芯片230下面(即，填充上连接件240之间的空间)的底填充件，以及密封上半导体芯片230的上部的盖构件。上模制件250可以通过MUF技术形成。上模制件250可以包括绝缘材料。上模制件250和下模制件150可以包括相同材料或不同材料。上模制件250和外部模制件170可以由相同材料或不同材料构成。在替换实施方式中，上半导体封装200可以不包括上模制件，上半导体芯片230可以在形成上封装之后被暴露(尽管随后的工艺，诸如用于形成半导体封装1的工艺，可以包封上半导体芯片230)。
上半导体封装200可以位于下半导体封装100上。下半导体封装100和上半导体封装200可以经由封装连接件260彼此电连接。
现在将详细描述封装连接件260。封装连接件260可以位于中间体120上并可以电连接到中间体120。凸块下金属化层(under-bump metallizationlayer，UBM层-未示出)可以是插置在中间体120与封装连接件260之间的唯一元件。封装连接件260可以位于开口160内，这将在下文参考图19描述，开口160可以向下延伸以具有均匀的宽度或收缩的宽度。封装连接件260可以是焊球。
封装连接件260可以是多个封装连接件。例如，封装连接件260可以包括第一封装连接件270和第二封装连接件280，该第一封装连接件270(例如，通过UBM层)电连接和/或物理连接到中间体120，该第二封装连接件280(例如，通过UBM层)电连接和/或物理连接到上半导体封装200。第一封装连接件270和第二封装连接件280可以具有相同的形状，例如，球形。球形的粘合上表面和下表面可以略微变平。第一封装连接件270和第二封装连接件280可以具有相同的尺寸。第一封装连接件270和第二封装连接件280可以通过使用热压工艺和/或回流工艺彼此连接并且因此可以转变成一体结构。第一封装连接件270和第二封装连接件280的每个可以具有除球形以外的形状，和/或它们可以具有彼此不同的形状。第一封装连接件270和第二封装连接件280可以具有不同的尺寸。例如，第一封装连接件270可以具有比第二封装连接件280更大或更小的尺寸。下文将参考图38至图42详细描述示范封装连接件260。
气隙180可以位于上半导体封装200和下半导体封装100之间。气隙180可以位于下半导体芯片130上方，因此弥补因下半导体芯片130的运行而引起的热膨胀。每个封装连接件260相对于中间体120的高度大于下半导体芯片130和下连接件140的高度之和，从而延伸穿过气隙180并连接到上封装200的下表面。下半导体芯片130的最高表面的高度可以形成在低于封装连接件260的顶部的高度的位置。
下半导体芯片130和上半导体芯片230可以具有相同尺寸或不同尺寸。例如，下半导体芯片130可以具有比上半导体芯片230更大的尺寸。下半导体芯片130和上半导体芯片230可以具有相同功能或不同功能。例如，下半导体芯片130可以是如上所述的逻辑半导体芯片，上半导体芯片230可以是如上所述的存储器半导体芯片。例如，下半导体芯片130可以是用于驱动如上所述的移动设备等的驱动芯片，上半导体芯片230可以是由下半导体芯片130驱动的DRAM芯片。作为另一示例，上半导体芯片230可以是能够用作移动设备的外部存储器件的快闪存储器芯片。下半导体芯片130可以是主芯片，诸如，单机驱动器主芯片(例如，接收信号、缓冲信号及驱动信号而没有存储器阵列)或充当主芯片的存储器芯片，上半导体芯片230可以是从属芯片，诸如从属存储器芯片。
半导体封装1可以是其中多个半导体封装被堆叠且一体地形成的层叠封装(POP)，或者半导体封装1可以是其中逻辑半导体芯片和存储器半导体芯片被集成到单一封装中的系统级封装(SIP)。
半导体封装1可以通过包括中间体120而具有减小的尺寸。例如，半导体封装可以例如具有大约50μm或更小厚度的气隙180、大约50μm或更小厚度的下半导体芯片130、以及大约30μm或更小高度或者20μm或更小高度的下连接件140。这里，下连接件140可以是典型地被称为μ-凸块(微凸块)或C4凸块的连接件。因此，气隙180、下半导体芯片130和每个下连接件140的厚度之和可以是大约0.13mm或更小，或者是0.12mm或更小。因此，从中间体120的顶表面到上半导体封装200的下表面的高度为约0.13mm或更小，或者0.12mm或更小。从中间体120的上表面到下半导体芯片130上表面的距离为80μm或更小，或者70μm或更小。
另外，封装的总厚度可以减少。当中间体120由中间晶片10形成时，布线部分50和通孔/TSV42可以利用晶片级工艺(诸如光刻工艺)制成，具有精细布线尺寸。例如，布线图案层126的至少一些相邻导体的布线间距可以是10μm或更小，或者5μm或更小。
中间体120的布线部分50的使用允许上半导体芯片230和下半导体芯片130的信号的再分配。这可以给设计师自由以从下基底基板110去除布线层(该下基底基板110可能曾经是需要或必须的)，由此减小封装的厚度。例如，下基底基板110可以仅具有两层或更少的再分配布线层和/或具有220μm或更小的厚度。
另外，下半导体芯片130的后侧研磨减小了封装的总高度。当中间体120由具有与下半导体芯片130的材料相同或接近的CTE(热膨胀系数)的材料形成时，下半导体芯片130能被制造得甚至更薄，而最少的考虑因CTE失配引起的后续开裂。例如，中间体120和下半导体芯片130的CTE可以都小于6ppm/K，或小于4ppm/K。中间体120的CTE可以不大于下半导体芯片130的CTE的两倍。在一些实施方式中，中间体120的CTE可以不大于下半导体芯片130的CTE的大约1.3倍。在一些实施方式中，中间体120和下半导体芯片130可以具有实质上相同的CTE(例如，它们可以由相同材料形成)。
另外，当中间体120由具有与下半导体芯片130相同或接近的CTE的材料形成时，下连接件140可以制造得更小，而具有最小的损坏(例如，开裂或分离)风险。例如，下连接件140可以具有20μm或更小的高度。
由于从中间体120的顶表面到上半导体封装200的下表面之间的高度减小，所以封装连接件260的尺寸也可以在竖直和水平二者方向上减少。随着水平尺寸(例如，图7中的宽度)减小，封装连接件260的间距可以制造得更小。例如，封装连接件260的间距可以制造得小于或等于0.4mm，或小于或等于0.3mm。由于小的间距尺寸，封装的总面积可以制造得小。作为一个示例，参考图5的放大部分，封装连接件70之间的小的间距距离允许每个中间体20的尺寸减小。
另一方面，不包括中间体120的半导体封装可以包括具有大约50μm厚度的气隙、具有大约100μm厚度的下半导体芯片和具有大约80μm高度的下连接件，对应于0.23mm的总距离。另外，可能需要更厚的封装基板以容纳期望的再分配。
图8为概念视图，示出在图7的半导体封装1内的示范电连接。参考图8，半导体封装1可以具有沿着由第一箭头A、第二箭头B、第三箭头C、第四箭头D和第五箭头E指示的路径的电通路。每个电通路可以将信号通信(例如，数据、寻址、控制、时钟等)和/或电源(例如，Vdd)和/或参考电压(例如，Vss、Gnd)提供到下半导体芯片130和/或上半导体芯片230的相应的信号通信芯片垫和/或电源垫和/或参考电压芯片垫。下半导体芯片130的信号通信芯片垫可以包括分别连接到下半导体芯片130的数据缓冲器、寻址缓冲器、控制缓冲器和时钟缓冲器的数据垫、寻址垫、控制垫和/或时钟垫，如已知的。上半导体芯片230的信号通信芯片垫可以包括分别连接到上半导体芯片230的数据缓冲器、寻址缓冲器、控制缓冲器和时钟缓冲器的数据垫、寻址垫、控制垫和/或时钟垫，如已知的。下半导体芯片130的电源芯片垫和参考电压芯片垫可以连接到下半导体芯片130的内部电源电路。上半导体芯片230的电源芯片垫和参考电压芯片垫可以连接到上半导体芯片230的内部电源电路。
沿着由第一箭头A指示的路径，上半导体芯片230可以电连接到半导体封装1外面。例如，上半导体芯片230可以经由上连接件240、上基底基板210、封装连接件260、布线图案层126、TSV 122、中间连接件128、下基底基板110和外部连接件116而电连接到半导体封装1外面。由第一箭头A指示的电通路可以专用于上半导体芯片230。由第一箭头A指示的电通路可以与下半导体芯片130电绝缘和/或可以不电连接到下半导体芯片130。由箭头A指示的电通路可以连接到上半导体芯片230的数据垫、寻址垫、控制垫和/或时钟垫。
沿着由第二箭头B指示的路径，下半导体芯片130可以电连接到半导体封装1外面。例如，下半导体芯片130可以经由下连接件140、布线图案层126、TSV 122、中间连接件128、下基底基板110和外部连接件116而电连接到半导体封装1外面。由第二箭头B指示的电通路可以专用于下半导体芯片130。由第二箭头B指示的电通路可以与上半导体芯片230电绝缘和/或可以不电连接到上半导体芯片230。由箭头B指示的电通路可以连接到下半导体芯片130的数据垫、寻址垫、控制垫和/或时钟垫。
沿着由第三箭头C指示的路径，上半导体芯片230可以电连接到下半导体芯片130。例如，上半导体芯片230可以经由上连接件240、上基底基板210、封装连接件260、布线图案层126和中间连接件140而电连接到下半导体芯片130。由第三箭头C指示的电通路可以延伸穿过中间体120的布线图案126的布线而不连接到中间体120的任何TSV(或者另外包括延伸穿过中间体120和/或延伸到中间体120的下侧的连接)。由第三箭头C指示的电通路可以不电连接到半导体封装1之外的任何电路。由第三箭头C指示的电通路可以专用于提供下半导体芯片130与上半导体芯片230之间的电通路(例如，通信通路)。由箭头C指示的电通路可以将上半导体芯片230的数据垫、寻址垫、控制垫和/或时钟垫连接到下半导体芯片130的相应的数据垫、寻址垫、控制垫和/或时钟垫。沿着由第四箭头D指示的路径，上半导体芯片230可以电连接到下半导体封装130。例如，上半导体芯片230可以经由中间体120的TSV 122电连接到下半导体芯片130。例如，上半导体芯片230可以经由上连接件240、上基底基板210、封装连接件260、布线图案层126、TSV122、中间连接件128、下基底基板110、中间连接件128、TSV 122、布线图案层126和下连接件140而电连接到下半导体芯片130。由第四箭头D指示的电通路可以不电连接到半导体封装1外部的任何电路。由第四箭头D指示的电通路可以专用于提供下半导体芯片130与上半导体芯片230之间的电通路(例如，通信通路)。在另一个示例中，由第四箭头D指示的电通路可以不延伸到和/或不超过下基底基板110的下表面。由箭头D指示的电通路可以连接上半导体芯片230的数据垫、寻址垫、控制垫和/或时钟垫与下半导体芯片130的相应的数据垫、寻址垫、控制垫和/或时钟垫。备选地，由第四箭头D指示的路径可以进一步包括由第五箭头E(以虚线示出)指示的路径。换句话说，沿着由第四箭头D指示的路径和由第五箭头E指示的路径的组合，上半导体芯片230可以电连接到下半导体芯片130，同时上半导体芯片230和下半导体芯片130可以电连接到半导体封装1外面。由箭头E指示的电通路可以连接上半导体芯片230的数据垫、寻址垫、控制垫和/或时钟垫、下半导体芯片130的相应的数据垫、寻址垫、控制垫和/或时钟垫、以及下基底基板110的相应的数据端子、寻址端子、控制端子和/或时钟端子(由相应的外部连接件116体现)。
在下文，参考图8描述具有以下示范电连接的半导体封装1。应当注意到：由在描述中提及的第一箭头A、第二箭头B、第三箭头C、第四箭头D和第五箭头E所指示的每个电通路可以构成具有如上所述的相应特性的一个或多个路径。首先，下半导体芯片130可以是逻辑芯片，上半导体芯片230可以是存储器芯片，例如，DRAM芯片或快闪存储器芯片。例如，下半导体芯片130可以电连接到上半导体芯片230并可以构造为发送信号到上半导体芯片230和从上半导体芯片230接收信号。
诸如Vdd路径的一个或多个电源通路可以沿着由第一箭头A指示的路径被提高到上半导体芯片230。此电源信号通路没有电连接到下半导体芯片130。
用于传输来自外部接口等的命令的信号通路可以经由第二箭头B所指示的一个或多个路径来提供。换句话说，下半导体芯片130可以从外部源接收命令。诸如Vdd的电源也可以沿着由第二箭头B指示的一个或多个路径被提供到下半导体芯片130。
沿着由第三箭头C指示的一个或多个路径，命令可以从下半导体芯片130被提供到上半导体芯片230。此命令可以是由下半导体芯片130从外部接收并且转发到上半导体芯片的命令。备选地，或另外，此命令可以由下半导体芯片130产生。信号可以沿着由第三箭头C指示的一个或多个路径从上半导体芯片230传输到下半导体芯片130。换句话说，下半导体芯片130与上半导体芯片230之间的输入/输出信号路径可以沿着由第三箭头C指示的一个或多个路径提供。
与由第三箭头C指示的路径相似的功能可以经由由第四箭头D指示的路径来提供。例如，下半导体芯片130与上半导体芯片230之间的输入/输出信号路径可以经由由第四箭头D指示的路径来提供。特别地，由于在中间体120中形成的布线比在下基底基板110中形成的布线细，所以对于RC延迟敏感的信号可以通过在下基底基板110中形成的布线而不是在中间体120中形成的布线来传输。在下基底基板110中形成的布线可以具有比在中间体120中形成的布线厚的宽度和/或比其高的导电率。因此，由第四箭头D指示的电通路可以具有比由第三箭头C指示的电通路高的导电率。
通过由第四箭头D和第五箭头E指示的路径的组合，Vss路径和/或接地路径可以提供到每个下半导体芯片130和上半导体芯片230。换句话说，当从外部源(external source)提供Vss和/或接地时，Vss和/或接地路径可以在中间体120中分离开，并因此可以被提供到每个下半导体芯片130和上半导体芯片230。备选地，当从外部源提供Vss和/或接地信号时，Vss和/或接地路径可以在下基底基板110中分离并被传输到每个下半导体芯片130和上半导体芯片230。在一个示例中，下半导体芯片130和上半导体芯片230共用一个、多个或所有的Vss和/或与外部源的接地连接(例如，通路(或多个通路)E)，下半导体芯片130和上半导体芯片230的每个具有至少一个、多个和/或所有的专用Vdd连接(例如，分别通过通路B和A)。
在一个示例中，上半导体芯片230可以是例如快闪存储器，诸如，NAND快闪存储器。在另一示例中，下半导体芯片130可以由诸如多个芯片的分离的器件取代。在另外的示例中，一个或多个下半导体芯片130可以不传输信号到上半导体芯片230且不从上半导体芯片230接收信号。在另外的示例中，上半导体芯片230可以仅直接从外部源接收命令。
图9至图22为截面图，示出根据一些实施方式形成图7的半导体封装1的方法。根据这些实施方式，多个半导体封装1可以采用同一晶片作为中间晶片10而同时形成，多个下半导体芯片130、上半导体芯片230和它们之间的连接形成在晶片上的相应的多个位置上(例如，在图1的中间体10的每个中间元件20上)。然而，为了清楚，下文仅提及制造仅一个半导体封装1，但是将认为该描述与由晶片制造的其他半导体封装1有关。
参考图9，中间晶片10包括具有通孔122的多个中间体120(仅示出一个中间体120)。中间晶片10可以包括下部30、位于下部30上的上部40以及位于上部40上的布线部分50。在图9至图17示出的中间晶片10中，仅示出了相应于单个半导体封装1的区域。
下部30和上部40可以包括基底层121。上部40可以包括一部分穿透基底层121的通孔122。上部40可以包括电连接和/或物理连接到通孔122的第二垫124，第二垫124可以相应于上部垫58(见图3)。如上文参考图4所述，上部40可以不包括第二垫124。虽然下部30可以不包括通孔42，但是这仅是一个示例，通孔可以代替地穿透整个中间体基底层121。例如，通孔42可以定位为穿透上部40和下部30二者。布线部分50可以包括绝缘层125和位于绝缘层125内的布线图案层126。布线图案层126可以对应于前述的布线图案54(见图3)。布线图案层126可以是再布线图案。
参考图10，第一封装连接件270附接到中间晶片10上。第一封装连接件270可以附接到中间晶片10中包括的每个中间体120的上外部。第一封装连接件270可以电连接到布线图案层126。第一封装连接件270可以是焊球，可以通过利用热压工艺和/或回流工艺附接到布线图案层126。
参考图11，下半导体芯片130附接到中间晶片10上。下半导体芯片130可以附接到中间晶片10的每个中间体120的中心部。下连接件140可以位于下半导体芯片130下面。下半导体芯片130可以经由下连接件140电连接到中间体120的布线图案层126。下半导体芯片130也可以经由下连接件140电连接到TSV 122。下连接件140可以是焊球，可以通过利用热压工艺和/或回流工艺附接到布线图案层126。可以包括多个下半导体芯片130。
附接第一封装连接件270的工艺和附接下半导体芯片130的工艺可以以与上文所述的顺序相反的顺序执行，或者可以同时执行。
参考图12，形成密封下半导体芯片130的下模制件150。下模制件150可以包括底填充件(见图23至图25)和横侧模制件(见图23至图25)，该底填充件位于下半导体芯片130下面且填充下连接件140之间的空间，该横侧模制件位于底填充件151上(见图23至图25)并密封下半导体芯片130的横侧面(1ateral side)。下模制件150可以完全密封下半导体芯片130。底填充件和横侧模制件可以包括相同材料或不同材料。
参考图13，位于下半导体芯片130上的下模制件150被部分地去除。由于该去除，下半导体芯片130的上表面132可以被暴露。另外，该去除可以包括通过去除下半导体芯片130的上部而使得下半导体芯片130薄化的操作，下半导体芯片130可以是薄的。例如，下半导体芯片130的厚度可以是50μm或更小。该去除可以通过例如化学机械抛光(CMP)来执行。在一些示例中，下半导体芯片130的最高表面可以与下模制件150的最高表面齐平和/或共面。备选地，下半导体芯片130的最高表面和下模制件的最高表面可以彼此间隔开不大于5μm的距离。下模制件150的最高表面可以关于下半导体芯片130的最高表面具有不同的构造。这将在下文参考图23至图28详细描述。
参考图14，辅助基板134附接到下半导体芯片130。该附接可以包括在下半导体芯片130的上表面132上形成粘合层136的操作和在粘合层136上附接辅助基板134的操作。辅助基板134可以具有延伸超过下模制件150的尺寸。辅助基板134可以由刚性材料形成，并包括金属、玻璃、陶瓷等。粘合层136可以是胶带或粘合液。
参考图15，中间晶片10的下部30被去除从而暴露通孔/TSV 122。因此，TSV 122可以从中间晶片10的下表面129暴露，该下表面129位于上部40中。每个中间体120可以包括穿透的TSV 122。该去除可以通过例如机械抛光、CMP或在中间晶片10内形成并分离薄弱层(weak layer)的方法(例如，智能剥离方法(smart cut method))来执行。在本操作中，辅助基板134可以具有变薄的中间晶片10不变形的这样的足够厚度，中间晶片10可以起到移动到后续处理设备的载体基板的作用。
参考图16，中间连接件128附接到中间体120以电连接到TSV 122。例如，中间体120的电连接和/或物理连接到TSV 122的第一垫123形成在中间体120的下表面129上。然后，电连接到TSV 122的中间连接件128附接到形成在中间晶片10下表面129上的中间体120的第一垫123。中间连接件128可以是焊球，可以通过利用热压工艺和/或回流工艺而附接到第一图案123。在本操作中，辅助基板134可以具有变薄的中间晶片10不变形的这样的足够厚度，中间晶片10可以起到用于移动到后续处理设备的载体基板的作用。
参考图17，附接到下半导体芯片130的上表面132的辅助基板134被去除。此时，粘合层136也可以被去除。此后，中间晶片10沿图1和图2所示的划线12被切割(dice)，从而形成下半导体芯片130与其电连接的多个分开的中间体120。
参考图18，中间体120附接到下基底基板110。上垫112可以位于下基底基板110的上表面上，下垫114可以位于下基底基板110的下表面上。下基底基板110和中间体120可以经由中间连接件128彼此电连接。中间连接件128可以通过利用热压工艺和/或回流工艺而附接到下基底基板110的上垫112。外部连接件116可以位于下基底基板110的下表面上。外部连接件116可以是例如焊球。备选地，外部连接件116可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。因此，可以形成下半导体封装100。
本领域的普通技术人员可以理解，其中在上半导体封装200附接到下半导体封装100之后外部连接件116附接到下基底基板110的情况，或者其中外部连接件116在外部模制件170之后附接到下基底基板110的情况是替换实施方式。这里没有描述的其他顺序对本领域的普通技术人员将是显而易见的。
参考图19至图21，包括上半导体芯片230的上半导体封装200附接到中间体120。该附接可以包括以下操作。
参考图19，下模制件150被选择性去除以形成选择性地暴露第一封装连接件270的开口160。开口160可以通过光刻或通过利用激光来形成。每个开口160可以向下延伸以具有均匀的宽度或具有收缩的宽度。
参考图20和图21，提供了包括相应于第一封装连接件270的第二封装连接件280的上半导体封装200。第二封装连接件280位于上半导体封装200的上基底基板210下面。上半导体封装200位于下半导体封装100上。然后，第二封装连接件280插入开口160中使得第一封装连接件270分别电连接和/或物理连接到第二封装连接件280。由此，形成了图21所示的结构。气隙180可以在下半导体封装100与上半导体封装200之间形成。
参考图22，形成了密封中间体120和下半导体芯片130的外部模制件170。外部模制件170可以填充中间连接件128之间的空间并可以密封中间体120的横侧面。例如，外部模制件170的形成可以包括底部填充中间体120以填充中间连接件128之间的空间的操作，和密封中间体120的横侧面和/或封装连接件260的横侧面的操作。外部模制件170可以延伸以接触下基底基板110的上表面。外部模制件170还可以包括接触上基底基板210的下表面的接触部分172。接触部分172可以朝向封装连接件260的内侧延伸并可以接触下半导体芯片130。因此，气隙180可以位于封装连接件260之间的内部区域中。在形成外部模制件170之后，气隙180可以不暴露于封装外部的空气中。
然后，下半导体封装10与上半导体封装200之间的电连接被制成和/或被加强以完成图7的半导体封装1的形成。此电连接可以通过将第一封装连接件270电连接和/或物理连接到第二封装连接件280来实现。第一封装连接件270和第二封装连接件280通过利用热压工艺和/或回流工艺而彼此连接。气隙180可以位于上半导体封装200与下半导体封装100之间。
外部模制件170和下半导体封装100与上半导体封装200之间的电连接的形成可以以与上文所述的顺序相反的顺序执行。
图23至图28是放大图，示出包括在图7的半导体封装1中的下模制件150变化的情况。因此，图7的实施方式与图23至图28的实施方式之间的重复描述现将被省略。
参考图23，下模制件150a可以包括填充下连接件140之间的空间的底填充件151a和位于底填充件151a上并密封下半导体芯片130的横侧模制件152a。底填充件151a可以填充下连接件140之间的空间，并可以密封下半导体芯片130的横侧表面(例如，侧表面)的一部分。底填充件151a可以接触封装连接件260并可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。横侧模制件152a可以位于底填充件151a上并可以密封下半导体芯片130的横侧。横侧模制件152a可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。
下半导体芯片130的最高表面可以与横侧模制件152a的最高表面共面。备选地，下半导体芯片130的最高表面可以与横侧模制件152a的最高表面间隔开不大于5μm的距离。在上文参考图13描述的去除操作中，下模制件150可以被部分去除使得下半导体芯片130和下模制件150a在相同高度(level)上具有最高的表面。
底填充件151a和横侧模制件152a可以由不同材料形成。例如，底填充件151a可以由高流动材料形成以提高底填充材料151a的流动从而围绕半导体芯片130下面的下连接件140。比较起来，横侧模制件152a可以更少流动。横侧模制件152a可以由具有比底填充材料151a更高的CTE的材料制成。相同的性质也可以被施加到在本公开中在别处描述的底填充材料151和横侧模制件152。备选地，底填充件151a和横侧模制件152a可以由相同材料形成，并可以利用相同工艺或不同工艺形成。底填充件151a和横侧模制件152a可以通过MUF技术形成。
参考图24，下模制件150b可以包括填充下连接件140之间的空间的底填充件151b和位于底填充件151b上并密封下半导体芯片130的横侧模制件152b。底填充件151b可以填充下连接件140之间的空间，并可以密封下半导体芯片130的横侧表面的一部分。底填充件151b可以接触封装连接件260并可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。横侧模制件152b可以位于底填充件151b上并可以密封下半导体芯片130的横侧表面。横侧模制件152b可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。
横侧模制件152b的最高表面可以相对于下半导体芯片130的最高表面凹入，因此可以形成凹陷153b。例如，横侧模制件152b的顶表面可以在远离下半导体芯片130的顶表面(例如，在图24中的右侧)的方向上变得越来越低。此凹陷可以在上文参考图13描述的去除期间形成。例如，当用于形成下半导体芯片130的材料与用于形成横侧模制件152b的材料相比具有高抗磨损性和/或高抗化学腐蚀性时，横侧模制件152b的去除速度可以高于下半导体芯片130的去除速度，并可以形成凹陷153b。凹入的横侧模制件152b可以执行关于热产生的缓冲操作(例如，更均匀地分布热以避免热点)和/或可以执行关于应力的缓冲操作(例如，防止或减小下半导体芯片130开裂的能力)。
参考图25，下模制件150c可以包括填充下连接件140之间的空间的底填充件151c和位于底填充件151c上并密封下半导体芯片130的横侧模制件152c。底填充件151c可以填充下连接件140之间的空间，并可以密封下半导体芯片130的横侧表面的一部分。底填充件151c可以接触封装连接件260并可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。横侧模制件152c可以位于底填充件151c上并可以密封下半导体芯片130的横侧表面。横侧模制件152c也可以密封下半导体芯片130与封装连接件260之间的区域的一部分和/或封装连接件260之间的区域的一部分。
横侧模制件152c的最高表面可以相对于下半导体芯片130的最高表面突出，因此可以形成突起154c。例如，横侧模制件152c的顶表面(其也可以是突起154c的顶表面)可以在远离下半导体芯片130的顶表面(例如，到图25中右侧)的方向上变得越来越高。此突起可以在上文参考图13描述的去除期间形成。例如，当与用于形成横侧模制件152c的材料相比，用于形成下半导体芯片130的材料具有低抗磨损性和/或低抗化学腐蚀性时，横侧模制件152c的去除速度可以低于下半导体芯片130的去除速度，并可以形成突起154c。包括突起154c的横侧模制件152c可以更可靠地保持将下半导体芯片130与上半导体封装200间隔开的气隙180。
参考图26，下模制件150d可以包括填充下连接件140之间的空间并密封下半导体芯片130的底填充件151d和位于底填充件151d的外侧上并密封底填充件151d的横侧模制件152d。底填充件151d可以填充下连接件140之间的空间，并可以密封下半导体芯片130的整个横侧表面。底填充件151d可以通过横侧模制件152d与封装连接件260间隔开。横侧模制件152d可以位于底填充件151d外侧上并可以密封底填充件151d的整个横侧表面。横侧模制件152d还可以密封底填充件151d与封装连接件260之间的区域和/或封装连接件260之间的区域。
由于底填充件151d通过横侧模制件152d与封装连接件260间隔开，所以底填充件151d与横侧模制件152d的热膨胀系数之间的差异可以减小，且封装连接件260的热破坏可以降低。由于封装连接件260仅被横侧模制件152d围绕，所以封装连接件260与横侧模制件152d之间的粘合可靠性可以增大。在对于封装连接件260形成开口的蚀刻操作中，仅横侧模制件152d会被蚀刻。因此，蚀刻可靠性可以提高。
底填充件151d的最高表面和/或横侧模制件152d的最高表面可以与下半导体芯片130的最高表面共面。底填充件151d的最高表面和/或横侧模制件152d的最高表面可以位于距离下半导体芯片130的最高表面不大于5μm的距离的位置。在上文参考图13描述的去除中，下模制件150可以被部分去除使得下半导体芯片130和下模制件150d在相同高度上具有最高表面。
参考图27，下模制件150e可以包括填充下连接件140之间的空间并密封下半导体芯片130的底填充件151e和位于底填充件151e外侧上并密封底填充件151e的横侧模制件152e。底填充件151e可以填充下连接件140之间的空间，并可以密封下半导体芯片130的整个横侧表面。底填充件151e可以通过横侧模制件152e与封装连接件260间隔开。横侧模制件152e可以位于底填充件151e的外侧上并可以密封底填充件151e的整个横侧表面。横侧模制件152e还可以密封底填充件151e与封装连接件260之间的区域和/或封装连接件260之间的区域。
底填充件151e的最高表面和/或横侧模制件152e的最高表面可以相对于下半导体芯片130的最高表面凹入，因此可以形成凹陷153e。例如，底填充件151e的最高表面和/或横侧模制件152e的最高表面可以在远离下半导体芯片130的方向上向下倾斜。此凹陷可以在上文参考图13描述的去除期间形成。例如，当与用于形成底填充件151e和/或横侧模制件152e的材料相比，用于形成下半导体芯片130的材料具有高抗磨损性和/或高抗化学腐蚀性时，可以形成凹陷153e。凹入的底填充件151e和/或凹入的横侧模制件152e可以对于下半导体芯片130执行热集中缓冲操作和/或应力缓冲操作。
参考图28，下模制件150f可以包括填充下连接件140之间的空间并密封下半导体芯片130的底填充件151f和位于底填充件151f外侧上并密封底填充件151f的横侧模制件152f。底填充件151f可以填充下连接件140之间的空间，并可以密封下半导体芯片130的整个横侧表面。底填充件151f可以通过横侧模制件152f与封装连接件260间隔开。横侧模制件152f可以位于底填充件151f的外侧上并可以密封底填充件151f的整个横侧表面。横侧模制件152f还可以密封底填充件151f与封装连接件260之间的区域和/或封装连接件260之间的区域。
底填充件151f的最高表面和/或横侧模制件152f的最高表面可以相对于下半导体芯片130的最高表面突出，因此可以形成突起154f。例如，底填充件151f的最高表面和/或横侧模制件152f的最高表面可以关于远离下半导体芯片130的方向向上倾斜。此突起可以在上文参考图13描述的去除期间形成。例如，当与用于形成底填充件151f和/或横侧模制件152f的材料相比，用于形成下半导体芯片130的材料具有低抗磨损性和/或低抗化学腐蚀性时，可以形成突起154f。底填充件151f和/或包括突起154f的横侧模制件152f可以对于下半导体芯片130执行热集中缓冲操作和/或应力缓冲操作。
图29为根据发明构思的一些实施方式的半导体封装1a的截面图。与图7示出的实施方式相比，图29示出的实施方式涉及中间体120不包括第二垫124的情况。因此，图7和图29的实施方式之间的重复描述现将被省略。
参考图29，半导体封装1a包括包含中间体120a的下半导体封装100，和上半导体封装200。如上文参考图4所述，中间体120a可以包括TSV 122并可以不包括第二垫124。在此情况下，包括在中间体120a的布线图案层126中的布线图案可以物理地连接到TSV 122并由此电连接于此。
图30为根据发明构思的一些实施方式的半导体封装1b的截面图。与图7示出的实施方式相比，图30示出的实施方式涉及替换的外部模制件170a。因此，图7和图30的实施方式之间的重复描述现将被省略。
参考图30，半导体封装1b包括包含中间体120的下半导体封装100，和上半导体封装200。中间体120、下半导体芯片130和部分的封装连接件260可以被外部模制件170a密封，由此可以被保护不受外部冲击影响。外部模制件170a可以密封中间体120的横侧。外部模制件170a可以延伸以填充中间体120下面的空间，即，它可以填充中间连接件128之间的空间，围绕并包封中间连接件128。
外部模制件170a可以通过MUF技术形成。外部模制件170a可以接触并延伸以密封封装连接件260的横侧的一部分和下模制件150。外部模制件170a可以延伸到并接触下基底基板110的上表面。外部模制件170a可以与上半导体封装200间隔开。下模制件150的最高表面可以与外部模制件170a的最高表面共面。备选地，下半导体芯片130的最高表面可以与外部模制件170a的最高表面共面。下模制件150的最高表面、外部模制件170a的最高表面以及下半导体芯片的最高表面可以间隔不大于5μm的距离。
半导体封装1b还可以包括位于下半导体封装100与上半导体封装200之间的第一气隙180a和第二气隙180b。换句话说，半导体封装1b可以包括位于封装连接件260之间的内部区域中的第一气隙180a和位于封装连接件260外部的第二气隙180b。第一气隙180a和第二气隙180b可以形成更大的连续气隙。
图31至图33为截面图，示出根据发明构思的一些实施方式形成图30的半导体封装1b的方法。在这些实例中，可以先执行参考图9至图18描述的工艺，为了简明将省略对其的描述。
参考图31，外部模制件170a形成在如图18所示形成的结构上。外部模制件170a可以填充中间连接件128之间的空间，围绕并包封中间连接件128，并可以密封中间体120的横侧。外部模制件170a还可以密封下模制件150的横侧。外部模制件170a可以通过MUF技术形成。下半导体芯片130的最高表面可以与外部模制件170a的最高表面共面。下半导体芯片130的最高表面和外部模制件170a的最高表面可以间隔不大于5μm的距离。
参考图32，下模制件150被局部地去除以形成分别暴露第一封装连接件270的开口160。开口160可以通过光蚀刻或通过利用激光来形成。每个开口160可以向下延伸为具有均匀的宽度或具有收缩的宽度。
参考图33，提供了包括第二封装连接件280的上半导体封装200，该第二封装连接件280相应于第一封装连接件270定位。第二封装连接件280位于上半导体封装200的上基底基板210下面。上半导体封装200位于下半导体封装100上。然后，第二封装连接件280分别插入到开口160中使得第一封装连接件270分别电连接和/或物理连接到第二封装连接件280。
然后，下半导体封装100电连接到上半导体封装200。此电连接可以通过将第一封装连接件270电连接和/或物理连接到第二封装连接件280来实现。第一封装连接件270和第二封装连接件280可以通过利用热压工艺和/或回流工艺而彼此连接。由此，完成了图30所示的半导体封装1b的形成。
图34为根据本发明构思的一些实施方式的半导体封装1c的截面图。与图7所示的实施方式相比，图34所示的实施方式涉及包括不同于外部模制件170的外部模制件170c的情况。因此，现将省略图7和图34的实施方式之间的重复描述。
参考图34，半导体封装1c包括上半导体封装200和包含中间体120的下半导体封装100。外部模制件170c可以填充中间连接件128之间的空间并可以密封中间体120的横侧。下模制件150的横侧可以被暴露而没有被外部模制件170c密封。因此，第三气隙180c可以比上述实施方式中的第二气隙180b更大。第一气隙180a和第三气隙180c可以形成更大的连续气隙。
图35和图36为根据另外的实施方式的半导体封装1d和1e的截面图。与图7和图30的实施方式相比，图35和图36的实施方式包括多个下半导体芯片130。因此，将省略图35和图36的实施方式与图7和图30的实施方式之间的重复描述。
参考图35，半导体封装1d包括位于中间体120上的多个下半导体芯片130d。半导体封装1d包括包含在上半导体封装200中的多个上半导体芯片230d。半导体封装1d可以包括参考图7描述的外部模制件170。下半导体芯片130d可以是逻辑半导体芯片、存储器半导体芯片、或逻辑半导体芯片和存储器半导体芯片的组合。上半导体芯片230d可以是逻辑半导体芯片、存储器半导体芯片、或逻辑半导体芯片和存储器半导体芯片的组合。备选地，可以采用单个下半导体芯片130(见图7)或多于两个下半导体芯片130d替代两个下半导体芯片130d。备选地或另外，可以采用单个上半导体芯片230(见图7)或多于两个上半导体芯片230替代上半导体芯片230d。实现关于图35描述的多个芯片也可以在这里描述的其他备选实施方式中实现。
例如，参考图36，半导体封装1e包括位于中间体120上的多个下半导体芯片130e。半导体封装1e包括包含在上半导体封装200中的多个上半导体芯片230e。半导体封装1e可以包括参考图30描述的外部模制件170a。下半导体芯片130e可以是逻辑半导体芯片、存储器半导体芯片、或逻辑半导体芯片和存储器半导体芯片的组合。上半导体芯片230e可以是逻辑半导体芯片、存储器半导体芯片、或逻辑半导体芯片和存储器半导体芯片的组合。备选地，可以采用单个下半导体芯片130(见图7)或多于两个下半导体芯片130e替代两个下半导体芯片130e。备选地或另外，可以采用单个上半导体芯片230(见图7)或多于两个上半导体芯片230e替代上半导体芯片230e。图37为根据一些备选实施方式的半导体封装2的截面图。与图7所示的实施方式相比，与图7的中间体120相比，图37所示的实施方式包括替换中间体120a。因此，将省略图7和图37的实施方式之间的重复描述。本领域的普通技术人员可以理解，还可以预期图37的当前实施方式和这里描述的备选实施方式的任意特征的组合。
参考图37，半导体封装2可以包括中间体120a。中间体120a可以包括无源(passive)部件129a、有源(active)部件129b，或无源部件129a和有源部件129b两者。无源部件129a可以包括无源电子器件并包括例如电阻器、电感器、电容器或开关。有源部件129b可以包括例如运算放大器、二极管或晶体管。无源部件129a和/或有源部件129b可以位于中间体120上面、下面或在中间体120内。
图38至图42为根据一些备选实施方式的半导体封装3a、3b、3c、3d和3e的截面图。图38至图42所示的实施方式关于封装连接件260a、260b、260c、260d和260e与图7所示的实施方式不同。因此，将省略图38至图42的实施方式与图7的实施方式之间的重复描述。图38至图42所示的封装连接件260a、260b、260c、260d和260e可以通过热压工艺和/或回流工艺而变形并且填充在开口160内。
参考图38，半导体封装3a可以包括将中间体120连接到上半导体封装200的封装连接件260a。封装连接件260a可以包括电连接到中间体120的第一封装连接件270a和电连接到上半导体封装200的第二封装连接件280a。第一封装连接件270a和第二封装连接件280a可以都具有球形。被粘合的球形上表面和下表面可以略微地变平。第一封装连接件270a和第二封装连接件280a可以利用热压工艺和/或回流工艺彼此连接，由此可以转变成一体结构。第一封装连接件270a和第二封装连接件280a可以具有不同的尺寸。例如，第一封装连接件270a可以具有比第二封装连接件280a小的尺寸。
参考图39，半导体封装3b可以包括将中间体120连接到上半导体封装200的封装连接件260b。封装连接件260b可以包括电连接到中间体120的第一封装连接件270b和电连接到上半导体封装200的第二封装连接件280b。第一封装连接件270b、第二封装连接件280b或这两者可以具有球形或半球形。例如，第一封装连接件270b可以具有半球形，第二封装连接件280b可以具有球形。备选地，被粘合的半球形和球形的上表面和下表面可以略微变平。第一封装连接件270b和第二封装连接件280b可以通过利用热压工艺和/或回流工艺而彼此连接，由此可以转变成一体结构。第一封装连接件270b和第二封装连接件280b可以具有不同尺寸。例如，第一封装连接件270b可以具有比第二封装连接件280b小的尺寸。备选地，第一封装连接件270b可以具有比第二封装连接件大的尺寸。
参考图40，半导体封装3c可以包括将中间体120连接到上半导体封装200的封装连接件260c。封装连接件260c可以包括电连接到中间体120的第一封装连接件270c和电连接到上半导体封装200的第二封装连接件280c。第一封装连接件270c、第二封装连接件280c或这两者可以具有圆柱形或多棱柱形。第一封装连接件270c和第二封装连接件280c可以通过利用热压工艺和/或回流工艺而彼此连接，并由此可以转变成一体结构。第一封装连接件270c可以具有比第二封装连接件280c小的尺寸。备选地，第一封装连接件270c可以具有与第二封装连接件280c大的尺寸。
参考图41，半导体封装3d可以包括将中间体120连接到上半导体封装200的封装连接件260d。封装连接件260d可以包括电连接到中间体120的第一封装连接件270d、电连接到上半导体封装200的第二封装连接件280d以及位于第一封装连接件270d与第二封装连接件280d之间的第三封装连接件290d。第一封装连接件270d、第二封装连接件280d或这两者可以具有球形或半球形。第三封装连接件290d可以具有球形、半球形、圆柱形或多棱柱形。第一封装连接件270d和第二封装连接件280d可以通过利用热压工艺和/或回流工艺而彼此连接，由此可以转变成一体结构。第一封装连接件270d可以具有比第二封装连接件280d小的尺寸。第三封装连接件290d可以具有比第一封装连接件270d、第二封装连接件280d、或这两者都小的尺寸。备选地，第一封装连接件270d、第二封装连接件280d和第三封装连接件290d可以具有不同于这里所描述的尺寸关系。
参考图42，半导体封装3e可以包括将中间体120连接到上半导体封装200的封装连接件260e。封装连接件260e可以包括电连接到中间体120的第一封装连接件270e和电连接到上半导体封装200的第二封装连接件280e。第一封装连接件270e和第二封装连接件280e可以都具有球形。被粘合的球形上表面和下表面可以略微变平。第一封装连接件270e和第二封装连接件280e可以通过利用热压工艺和/或回流工艺而彼此连接，由此可以转变成一体结构。第一封装连接件270e和第二封装连接件280e可以具有不同尺寸。例如，第一封装连接件270e可以具有比第二封装连接件280e大的尺寸。
图43至图46为示出根据一些实施方式形成半导体封装4的方法的截面图。在当前实施方式中，可以先执行参考图9至图12描述的工艺，为了简明，将省略对其的描述。
参考图43，在形成密封下半导体芯片130的下模制件150之后，局部地去除位于下半导体芯片130上的下模制件150。在该去除中，下半导体芯片130的上表面132可以被暴露。此外，该去除可以包括通过去除下半导体芯片130的上部来薄化下半导体芯片130的操作。在该去除中，第一封装连接件270的上表面272可以被暴露。该去除可以通过例如CMP来执行。然后，执行参考图14至图16描述的工艺，为了简明，将省略对其的描述。因此，中间晶片10变薄，形成穿透中间晶片10的TSV 122，附接到中间体120的中间连接件128形成为电连接到TSV 122。
参考图44，中间晶片10被切成下半导体芯片130与其电连接的多个中间体120。然后，执行参考图18描述的工艺。因此，中间体120可以附接到下基底基板110，下基底基板110和中间体120可以经由中间连接件128彼此电连接。外部连接件116可以形成在下基底基板110的下表面上。由此，可以形成下半导体封装100。
参考图45，提供了上半导体封装200。第一导电突起(protrusion)274可以进一步分别形成在下半导体封装100的第一封装连接件270的上表面272上。第一导电突起274可以相对于下半导体芯片130的上表面132突出。第一导电突起274可以包括导电材料，并可以通过采用例如焊球、镀覆法或焊膏来形成。
上半导体封装200可以包括对应于第一封装连接件270定位的第二导电突起284。第二导电突起284位于上半导体封装200的上基底基板210下面。第二导电突起284可以相对于上半导体芯片230的下垫214突出。第二导电突起284可以包括导电材料，并可以通过采用例如焊球、镀覆法或焊膏来形成。
上半导体封装200位于下半导体封装100上。然后，下半导体封装100电连接到上半导体封装200。例如，第一导电突起274分别电连接和/或物理连接到第二导电突起284。第一导电突起274可以通过利用热压工艺和/或回流工艺而连接到第二导电突起284，由此可以形成封装连接件260(见图46)。气隙180(见图46)可以形成在下半导体封装100与上半导体封装200之间。
参考图46，形成了密封中间体120和下半导体芯片130的外部模制件170，由此完成了半导体封装4的形成。形成外部模制件170的工艺可以与参考图22描述的工艺相似，为了简明，将省略对其的描述。外部模制件170和下半导体封装100与上半导体封装200之间的电连接的形成可以以与上述顺序相反的顺序执行。
图47至图53为示出根据一些实施方式形成半导体封装5的方法的截面图。将省略图47至图53的实施方式与图9至图22的实施方式之间的重复描述。
参考图47，提供了包括具有TSV 122的多个中间体120的中间晶片10。下半导体芯片130附接到中间晶片10上。下连接件140可以位于下半导体芯片130下面。下半导体芯片130可以经由下连接件140电连接到中间体120的布线图案层126。下半导体芯片130也可以经由下连接件140电连接到TSV122。然后，形成了密封下半导体芯片130的下模制件150。
参考图48，位于下半导体芯片130上的下模制件150被局部地去除。在该去除中，可以暴露下半导体芯片130的上表面132。此外，该去除可以包括通过去除下半导体芯片130的上部而薄化下半导体芯片130的操作，并且下半导体芯片130可以制造得薄。然后，执行参考图14至图16描述的工艺，为了简明，将省略对其描述。因此，中间晶片10变薄，形成了穿透中间晶片10的TSV 122，并且附接到中间体120的中间连接件128形成为电连接到TSV 122。
参考图49，中间晶片10被切成多个中间体120。每个中间体120可以具有附接且电连接的一个或多个下半导体芯片130(图49示出一个)。然后，执行参考图18描述的工艺。因此，中间体120可以附接到下基底基板110上，下基底基板110和中间体120可以经由中间连接件128彼此电连接。外部连接件116可以形成在下基底基板110的下表面上。由此，可以形成下半导体封装100。
参考图50，下模制件150被局部地去除以形成暴露中间体120的开口160a。开口160a可以通过光蚀刻或通过利用激光来形成。每个开口160a可以向下延伸以具有均匀的宽度或具有沿向下的方向收缩的宽度。
参考图51，用导电材料填充开口160a，由此形成第一封装连接件570。第一导电突起574可以形成在第一封装连接件570上。第一导电突起574可以相对于下半导体芯片130的上表面132突出。第一导电突起574可以包括导电材料，并可以通过采用例如焊球、镀覆法(plating method)或焊膏来形成。
参考图52，提供了上半导体封装200。上半导体封装200可以包括对应于第一封装连接件570定位的第二导电突起584。第二导电突起584位于上半导体封装200的上基底基板210下面。第二导电突起584可以相对于上半导体芯片230的下垫214突出。第二导电凸起584可以包括导电材料，并可以通过采用例如焊球、镀覆法或焊膏来形成。
上半导体封装200位于下半导体封装100上。然后，下半导体封装100电连接到上半导体封装200。例如，第一导电突起574分别电连接和/或物理连接到第二导电突起584。第一导电突起574可以通过利用热压工艺和/或回流工艺而连接到第二导电突起584，由此可以形成封装连接件560(见图53)。气隙180(见图53)可以形成在下半导体封装100与上半导体封装200之间。
参考图53，形成了密封中间体120和下半导体芯片130的外部模制件170，由此完成了半导体封装5的形成。形成外部模制件170的工艺可以与参考图22描述的工艺相似，为了简明，将省略对其的描述。外部模制件170和下半导体封装100与上半导体封装200之间的电连接的形成可以与上述顺序相反的顺序执行。
图54至图57为根据另外的实施方式的半导体封装6a、6b、6c和6d的截面图。将省略图54至图57的实施方式与图7的实施方式之间的重复描述。
参考图54，半导体封装6a可以包括基底基板610、中间体620和半导体芯片630。半导体封装6a可以包括基底基板610、位于基底基板610上且具有TSV 622的中间体620、安装在中间体620上并电连接到中间体620的半导体芯片630。半导体封装6a可以进一步包括密封中间体620的模制件670。
基底基板610可以包括玻璃、陶瓷或塑料。基底基板610可以是用于半导体封装的基板，例如，印刷电路板、陶瓷基板或带式布线基板。上垫612可以位于基底基板610的上表面上，下垫614可以位于基底基板610的下表面上。
外部连接件616可以位于基底基板610的下垫614上以电连接和/或物理连接到下垫614。下基底基板610可以经由外部连接件616电连接到外部。外部连接件616可以是例如焊球。备选地，外部连接件616可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。可以不包括外部连接件616。
中间体620可以位于基底基板610上。中间体620可以包括基底层621、TSV 622、第一垫623、第二垫624、绝缘层625和布线图案层626。中间体620可以对应于参考图7描述的中间体20。
第一垫623可以位于基底层621的下表面上，第二垫624可以位于基底层621的上表面上。TSV 622可以穿透一部分基底层621。TSV 622可以将第一垫623分别电连接到第二垫624。
绝缘层625可以位于基底层621上。绝缘层625可以包括布线图案层626。布线图案层626可以电连接和/或物理地连接到中间体620的第二垫624。因此，布线图案层626可以电连接到TSV 622。
中间连接件628可以位于基底层621下面。中间连接件628可以电连接和/或物理地连接到中间体620的第一垫623，并电连接和/或物理地连接到基底基板610的上垫612。因此，TSV 622可以经由中间连接件628电连接到基底基板610。中间连接件628可以是例如焊球。备选地，中间连接件628可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。
半导体芯片630可以位于中间体620上。半导体芯片630可以是如上所述的逻辑半导体芯片或存储器半导体芯片。下连接件640可以位于半导体芯片630下面。半导体芯片630可以经由下连接件640电连接到中间体620的布线图案层626。半导体芯片630还可以经由下连接件640电连接到TSV622。下连接件640可以是焊球，或其他类型的连接件，诸如，在本公开中别处描述的替换连接件。例如，下连接件640可以是接合线。备选地，下连接件640可以形成具有诸如引脚栅格阵列、球栅阵列或平面栅格阵列的栅格阵列的倒装芯片连接结构。
下连接件640可以比中间连接件628更密集地布置。下连接件640可以具有比中间连接件628小的尺寸。在此情况下，布线图案626可以用作再布线图案。下连接件640和中间连接件628的相对布置和相对尺寸应理解为示范性的。
半导体芯片630可以通过第一模制件650而被模制，并因此可以被保护而不受外部冲击影响。第一模制件650可以延伸以密封半导体芯片630的横侧和最高侧。第一模制件650可以包括第一底填充件651和第一盖件652，该第一底填充件651位于半导体芯片630下面，即，填充下连接件640之间的空间，围绕并包封下连接件640，该第一盖件652位于第一底填充件651上并密封半导体芯片630的横侧表面和最高表面。第一模制件650可以通过MUF技术形成。第一模制件650可以是绝缘材料。
中间体620可以被第二模制件670密封，由此可以被保护而不受外部冲击影响。第二模制件670可以延伸以填充中间体620下面的空间。第二模制件670可以填充中间连接件628之间的空间并可以围绕且包封中间连接件628。第二模制件670可以延伸以接触和/或密封第一模制件650的横侧。半导体芯片630可以由第二模制件670提供额外的封装保护。第二模制件670可以通过MUF技术形成。第二模制件670可以是绝缘材料。第一模制件650和第二模制件670可以包括相同的材料或不同的材料。
作为图54所示的实施方式的替换，图55所示的实施方式提供了第一模制件650a和第二模制件670a。
参考图55，半导体封装6b可以包括基底基板610、中间体620和半导体芯片630。半导体封装6b可以包括基底基板610、位于基底基板610上且具有TSV 622的中间体620、安装在中间体620上并电连接到中间体620的半导体芯片630。半导体封装6b可以进一步包括包封和/或密封中间体620和中间连接件628的模制件670a。
半导体芯片630可以被第一模制件650a保护，由此可以被保护而不受外部冲击和/或外部环境影响。第一模制件650a可以延伸以接触和/或密封半导体芯片630的横侧。半导体芯片630的最高表面可以不被第一模制件650a密封并且可以相对于第一模制件650a暴露。半导体芯片630的最高表面可以与第一模制件650a的最高表面共面。备选地，半导体芯片630的最高表面和第一模制件650a的最高表面可以间隔开不大于5μm的距离。第二模制件670a可以延伸以填充中间体620下面的空间，即，可以填充中间连接件628之间的空间。第二模制件670a可以延伸以接触和/或密封第一模制件650a的横侧，由此半导体芯片630可以由第二模制件670a提供额外的保护。第二模制件670a也可以通过MUF技术形成。半导体芯片630的最高表面可以不被第二模制件670a密封，由此可以相对于第二模制件670a暴露。半导体芯片630的最高表面可以与第二模制件670a的最高表面共面。备选地，半导体芯片630的最高表面和第二模制件670a的最高表面可以间隔开不大于5μm的距离。
与图54和图55的实施方式相比，图56和图57的实施方式涉及包括多个半导体芯片630的情况。因此，将省略图56和图57的实施方式与图54和图55的实施方式之间的重复描述。
参考图56，半导体封装6c包括位于中间体620上的多个下半导体芯片630a。半导体封装6c包括以上参考图54描述的第一模制件650和第二模制件670。换句话说，半导体芯片630a可以被第一模制件650和/或第二模制件670密封。第一模制件670可以延伸以接触和/或密封半导体芯片630a的横侧和最高侧。半导体芯片630a可以是逻辑半导体芯片、存储器半导体芯片，或逻辑半导体芯片和存储器半导体芯片的组合。
参考图57，半导体封装6d包括位于中间体620上的多个下半导体芯片630a。半导体封装6d包括以上参考图55描述的第一模制件650a和第二模制件670a。换句话说，半导体芯片630a可以被第一模制件650a和/或第二模制件670a密封。第一模制件670a可以延伸以密封半导体芯片630a的横侧。半导体芯片630a可以是逻辑半导体芯片、存储器半导体芯片，或逻辑半导体芯片和存储器半导体芯片的组合。半导体芯片630a的最高表面可以不被第一模制件650a密封并且由此可以相对于第一模制件650a暴露。半导体芯片630a的最高表面可以与第一模制件650a的最高表面共面。备选地，半导体芯片630a的最高表面和第一模制件650a的最高表面可以间隔开不大于5μm的距离。半导体芯片630a的最高表面可以不被第二模制件670a密封，由此可以相对于第二模制件670a暴露。半导体芯片630a的最高表面可以与第二模制件670a的最高表面共面。备选地，半导体芯片630a的最高表面和第二模制件670a的最高表面可以间隔开不大于5μm的距离。半导体芯片630a可以是逻辑半导体芯片、存储器半导体芯片，或逻辑半导体芯片和存储器半导体芯片的组合。
图58至图62为示出根据一些实施方式形成半导体封装7的方法的截面图。将省略图58的实施方式与图9至图22以及图47和图48的实施方式之间的重复描述。
在制造半导体封装7期间，可以先完成以上关于图47和48描述的工艺步骤。因此，参考图58，从图48所示的结构开始，开口160b可以形成在模制件150中。开口160b可以是延伸穿过模制件150的模子穿孔(through moldvia，TMV)。开口160b可以通过光蚀刻和/或激光切割形成。诸如金属层的导电层被沉积并被平坦化以用导电插塞770填充每个开口160b。模制件150的顶表面、导电插塞770的顶表面和下半导体芯片130的顶表面可以共面和/或间隔开5μm内的距离。
参考图59，接着，再分配层780形成在模制件150的顶表面、导电插塞770的顶表面和下半导体芯片130的顶表面上。再分配层可以通过以下步骤形成：沉积绝缘层781、图案化绝缘层781(例如，通过光刻)以暴露导电插塞770的顶部、沉积导电层782、以及图案化导电层782以提供垫782a和从导电插塞到垫782a的多个布线连接。垫782a可以由与再分配层780的布线连接相同的导电层形成。虽然在该实施方式中仅示出一个导电层782，但是备选实施方式预期多个导电层可以形成为再分配层780的一部分，其中相应的绝缘层夹在相邻导电层之间。
参考图60，辅助基板134通过胶层136附接到再分配层780的顶表面。辅助基板134可以与参考图14描述的辅助基板相同。
参考图61，中间体120的下部130可以以关于图15描述的方式(例如，通过研磨、CMP和/或智能剥离)被去除，中间连接件128以参考图16描述的方式被附接。
参考图62，辅助基板134和胶层136可以被去除，中间体安装下基底基板110上，如关于图17和18描述的。可以增加外部模制件170a，如关于图30所述。在替换实施方式中，可以增加这里描述的替换外部模制件或其他构件。然后，电子器件(诸如一个或多个上半导体封装200、没有完全包封封装的一个或多个上半导体芯片230a、和/或一个或多个无源电子部件730)可以连接到再分配层的垫782a。备选地或另外，一个或多个无源电子部件730可以直接连接到导电插塞770而不使用再分配层780。无源电子部件可以包括例如无源电子器件，诸如电阻器、电感器和/或电容器。这些电子器件的每个可以通过凸块790连接到垫782a。这些电子器件的每个可以以上文关于图8描述的电通路A、C、D和/或E相同的方式具有与下半导体芯片130的电连接和/或与外部封装端子的电连接。
图63为根据本发明构思的实施方式的诸如存储卡的卡5000的示意方框图。
参考图63，控制器5100和存储器5200可以布置为彼此交换电信号。例如，当由控制器5100发出命令时，存储器5200可以传输数据。每个控制器5100和/或存储器5200都可以包括一个或多个半导体芯片作为根据在此描述的实施方式之一的单个半导体封装的一部分。例如，控制器5100可以对应于在此描述的上述实施方式(例如，图7、图29、图30、图34-42、图46和图53中所示及它们的替换)中的下半导体芯片130，存储器5200可以对应于在此描述的上述实施方式中的上半导体芯片230。存储器5200可以包括存储器阵列(未示出)或存储器阵列块(memory array bank)(未示出)。卡5000可以是在更大系统中使用的固定存储卡，或者可以是可移动存储卡，诸如，例如，记忆棒卡、智能媒体(SM)卡、安全数字(SD)卡、迷你SD卡或多媒体卡(MMC)。
图64为根据本发明构思的一实施方式的系统6000的示意方框图。
参考图64，系统6000可以包括控制器6100、输入/输出(I/O)设备6200、存储器6300和接口6400。系统6000可以是传输或接收信息的移动设备。移动系统可以是PDA、便携式计算机、网络写字板、无线电话、移动电话、数字音乐播放器或存储卡。控制器6100可以执行程序并对系统6000提供控制。控制器6100可以是微处理器、数字信号处理器、微控制器或与这些器件类似的器件。I/O设备6200可以用于输入或输出系统6000的数据。系统6000可以通过使用I/O设备6200而连接到外部设备，例如，个人计算机或网络，由此可以与外部设备交换数据。I/O设备6200可以是键区、键盘或显示器。存储器6300可以存储用于操作控制器6100的代码和/或数据，和/或存储由控制器6100处理的数据。每个控制器6100和存储器6300都可以包括一个或多个半导体芯片作为根据在此公开的实施方式之一的单一半导体封装的一部分。例如，控制器6100可以对应于在此描述的上述实施方式(例如，图7、图29、图30、图34-42、图46和图53所示及它们的替换)中的下半导体芯片130并且存储器6300可以对应于在此描述的上述实施方式中的上半导体芯片230。接口6400可以是系统6000与另一外部设备之间的数据传输通道。控制器6100、I/O设备6200、存储器6300和接口6400可以经由总线6500而彼此通信。例如，系统6000可以用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
图65为电子设备的透视图，根据在此公开的实施方式制造的半导体器件可适用于该电子设备。
图65示出移动电话7000，图64的电子系统6000可以应用于该移动电话7000。图64的电子系统6000可以用于便携式笔记本、MP3播放器、导航、SSD、汽车或家用电器。
虽然已经参考本发明的示范实施方式具体示出和描述了本发明，但是应当理解，可以对其进行形式和细节上的各种修改而不背离权利要求的精神和范围。
本申请要求于2011年2月17日向韩国知识产权局提交的韩国专利申请No.10-2011-0014145的权益，在此通过引起整体结合于此。

Claims (49)

1.一种半导体封装，包括：
下半导体封装，包括：
由半导体材料或玻璃材料形成的中间体，包括下表面、上表面、在所述下表面上的下端子、在所述上表面上的上端子以及基板穿孔，该基板穿孔至少延伸穿过所述中间体的基板并将所述中间体的下端子电连接到所述中间体的相应上端子；
安装到所述中间体上的下半导体芯片，所述下半导体芯片包括电连接到所述中间体的至少一些所述上端子的芯片垫；和
模制材料，围绕所述下半导体芯片的侧面；
上半导体器件，层叠在所述下半导体封装上，包括：
下表面；
在所述下表面上的端子；和
集成电路，电连接到所述下表面上的至少一些所述端子；和
导电凸块，设置在所述中间体的所述上表面上并延伸到所述上半导体器件的所述下表面且将所述中间体的所述上表面上的所述上端子电连接到所述上半导体器件的所述下表面上的相应所述端子，每个所述导电凸块包括下部和上部。
2.如权利要求1所述的半导体封装，还包括：
无源器件，包括连接到所述导电凸块的端子垫。
3.如权利要求2所述的半导体封装，其中所述无源器件包括电容器、电阻器和电感器中的至少一种。
4.如权利要求1所述的半导体封装，其中所述上半导体器件包括上半导体封装，该上半导体封装包括：
上封装基板，包括下表面、上表面、在所述下表面上的下端子、在所述上表面上与所述下端子电通信的上端子；
上半导体芯片，包括安装到所述上封装基板的所述集成电路，所述上半导体芯片包括芯片垫，其经由所述上端子电连接所述上封装基板的至少一些所述下端子；和
其中每个所述导电凸块的所述上部连接到所述上封装基板的所述下表面上的相应下端子，
其中每个所述导电凸块的所述上部连接到所述导电凸块的相应下部。
5.如权利要求4所述的半导体封装，其中所述导电凸块的所述上部的尺寸大于所述导电凸块的所述下部的尺寸。
6.如权利要求1所述的半导体封装，所述中间体包括
布线图案，将所述中间体的所述基板穿孔的上端子连接到所述下半导体芯片的相应芯片焊盘。
7.如权利要求1所述的半导体封装，还包括：
印刷电路板，包括上表面和下表面；和
封装端子，附接到所述印刷电路板的所述下表面，
其中所述中间体在所述印刷电路板的所述上表面处安装到所述印刷电路板。
8.如权利要求7所述的半导体封装，其中所述印刷电路板包括再分布布线层，该再分布布线层包括第一导体，该第一导体通过所述中间体的第一基板穿孔而电连接到所述下半导体芯片的芯片垫并且通过所述中间体的第二基板穿孔而连接到所述上半导体芯片的芯片垫，但是不连接到所述印刷电路板的所述下表面上的任何导电端子，包括不连接到所述印刷电路板的所述下表面上的任何封装端子。
9.如权利要求8所述的半导体封装，其中所述下半导体芯片的所述芯片垫是连接到所述下半导体芯片的数据缓冲器的数据垫，所述上半导体芯片的所述芯片垫是连接到所述上半导体芯片的数据缓冲器的数据垫。
10.如权利要求8所述的半导体封装，其中所述下半导体芯片的所述芯片垫是连接到所述下半导体芯片的寻址缓冲器的寻址垫，所述上半导体芯片的所述芯片垫是连接到所述上半导体芯片的寻址缓冲器的寻址垫。
11.如权利要求8所述的半导体封装，其中所述下半导体芯片的所述芯片垫是连接到所述下半导体芯片的时钟缓冲器的时钟垫，所述上半导体芯片的所述芯片垫是连接到所述上半导体芯片的时钟缓冲器的时钟垫。
12.如权利要求7所述的半导体封装，还包括封装模制材料，该封装模制材料至少从所述印刷电路板的所述上表面延伸到所述上半导体器件的所述下表面。
13.如权利要求7所述的半导体封装，还包括在所述下半导体封装的外部表面上的同质模制，该同质模制至少从所述上半导体器件的下表面延伸到所述印刷电路板的所述上表面。
14.如权利要求7所述的半导体封装，其中所述印刷电路板的厚度为220μm或更小。
15.如权利要求7所述的半导体封装，其中所述印刷电路板基板包括两层或更少的布线再分配层。
16.如权利要求1所述的半导体封装，其中所述下半导体芯片以面朝下构造安装到所述中间体上。
17.如权利要求16所述的半导体封装，其中所述导电凸块为第一导电凸块，其中所述下半导体芯片包括在所述下半导体芯片的面对所述中间体的有源表面处的芯片垫，所述半导体封装还包括：
第二导电凸块，从所述下半导体芯片的所述有源表面延伸到所述中间体，将所述下半导体芯片的所述芯片垫连接到所述中间体的相应的所述上端子，所述第二导电凸块具有20μm或更小的高度。
18.如权利要求17所述的半导体封装，其中所述第二导电凸块将所述下半导体芯片的所述芯片垫直接连接到所述中间体的相应的所述上端子。
19.如权利要求1所述的半导体封装，其中所述半导体下芯片具有面对所述中间体的所述上表面的第一表面和与所述第一表面相反的第二表面，所述半导体封装还包括：
气隙，其在所述下半导体芯片的所述第二表面与所述上半导体器件的所述下表面之间。
20.如权利要求19所述的半导体封装，其中所述气隙具有50μm或更小的厚度。
21.如权利要求1所述的半导体封装，其中所述导电凸块从所述中间体的所述上表面延伸到在所述上半导体器件的所述下表面上的所述下端子。
22.如权利要求21所述的半导体封装，其中所述导电凸块具有120μm或更小的高度。
23.如权利要求1所述的半导体封装，其中所述中间体的所述上表面具有小于1.3nm的均方根表面粗糙度。
24.如权利要求1所述的半导体封装，其中所述中间体包括布线再分配层。
25.如权利要求24所述的半导体封装，其中所述布线再分配层包括再分配图案，该再分配图案包括与所述下半导体芯片电绝缘的第一导体。
26.如权利要求24所述的半导体封装，其中所述布线再分配层包括再分配图案，该再分配图案具有在所述再分配图案的至少一些相邻导体之间的10μm或更小的间距。
27.如权利要求24所述的半导体封装，其中所述布线再分配层包括再分配图案，该再分配图案具有在所述再分配图案的至少一些相邻导体之间的5μm或更小的间距。
28.如权利要求1所述的半导体封装，其中所述中间体的热膨胀系数不大于所述下半导体芯片的热膨胀系数的两倍。
29.如权利要求1所述的半导体封装，其中所述中间体的热膨胀系数不大于所述下半导体芯片的热膨胀系数的1.3倍。
30.如权利要求1所述的半导体封装，其中所述中间体的热膨胀系数等于所述下半导体芯片的热膨胀系数。
31.如权利要求1所述的半导体封装，其中所述中间体由硅、锗、硅-锗或镓砷化物构成。
32.如权利要求4所述的半导体封装，
其中第一导电节点包括所述中间体的第一下端子、所述中间体的第一基板穿孔、所述中间体的第一上端子、设置在所述中间体上的第一导电凸块、在所述上封装基板的所述下表面上的第一下端子、所述上封装基板的所述上表面的第一上端子、以及所述上半导体芯片的Vdd芯片垫，所述上半导体芯片的Vdd芯片垫被连接以提供Vdd电源到所述上半导体芯片的内部电源电路；
其中第二导电节点包括所述中间体的第二下端子、所述中间体的第二基板穿孔、所述中间体的第二上端子、设置在所述中间体上的第二导电凸块、在所述上封装基板的所述下表面上的第二下端子、所述上封装基板的所述上表面的第二上端子、所述上半导体芯片的Vss芯片垫以及所述下半导体芯片的Vss芯片垫，所述上半导体芯片的Vss芯片垫被连接以提供Vss电源到所述上半导体芯片的所述内部电源电路，所述下半导体芯片的Vss芯片垫被连接以提供Vss电源到所述下半导体芯片的内部电源电路，
其中第三导电节点包括所述中间体的第三下端子、所述中间体的第三基板穿孔、以及所述下半导体芯片的Vdd芯片垫，所述下半导体芯片的Vdd芯片垫被连接以提供Vdd电源到所述下半导体芯片的内部电源电路，和
其中所述第一导电节点、所述第二导电节点和所述第三导电节点每个彼此不同，
其中所述第一导电节点不提供Vdd电源到所述下半导体芯片，和
其中所述第三导电节点不提供Vdd电源到所述上半导体芯片。
33.如权利要求1所述的半导体封装，其中所述中间体的主体材料由具有100GPa或更大的杨氏模数的刚性材料构成。
34.一种半导体封装，包括：
上半导体封装；和
下半导体封装，所述上半导体封装堆叠在所述下半导体封装上，
其中所述下半导体封装包括：
由半导体材料或玻璃材料形成的中间体，包括下表面、上表面、在下表面上的下端子、在上表面上的上端子以及基板穿孔，该基板穿孔至少延伸穿过所述中间体的基板并电连接所述中间体的相应的所述下端子与所述中间体的所述上端子；
安装到所述中间体上的下半导体芯片，所述下半导体芯片包括电连接到所述中间体的至少一些所述上端子的芯片垫；
导电凸块，设置在所述中间体的所述上表面上，与所述下半导体芯片相邻，并且电连接到所述中间体的至少一些所述上端子；
模制材料，围绕所述下半导体芯片的侧面，
其中所述上半导体封装包括：
上封装基板，包括：下表面、上表面、在所述下表面上的下端子、在所述上表面上且与所述下端子电通信的上端子，所述上封装基板的所述下端子电连接到所述导电凸块；和
安装在所述上封装基板上的上半导体芯片，所述上半导体芯片包括电连接到所述上封装基板的至少一些所述上端子的芯片垫。
35.如权利要求34所述的封装，其中所述模制材料的所述上表面与所述下半导体芯片的所述上表面共面。
36.如权利要求34所述的封装，其中所述模制材料的整个最高表面和所述下半导体芯片的整个最高表面彼此间隔开不大于5μm的距离。
37.如权利要求34所述的封装，其中所述模制材料的上表面与所述下半导体芯片的上表面齐平。
38.如权利要求34所述的封装，
其中至少一些所述导电凸块以0.4mm或更小的间距规则间隔开。
39.如权利要求34所述的封装，
其中所述下半导体芯片具有面对所述中间体的所述上表面的第一表面和与所述第一表面相反的第二表面，和
其中从所述下半导体芯片的所述第二表面到所述中间体的所述上表面的距离为70μm或更小。
40.一种半导体封装，包括：
上半导体封装；和
下半导体封装，所述上半导体封装堆叠在所述下半导体封装上，
其中所述下半导体封装包括：
中间体，包括下表面、上表面、在下表面上的下端子、在上表面上的上端子以及基板穿孔，该基板穿孔至少延伸穿过所述中间体的基板并将所述中间体的所述下端子中的相应下端子电连接到所述中间体的所述上端子；
安装到所述中间体上的下半导体芯片，所述下半导体芯片包括电连接到所述中间体的至少一些所述上端子的芯片垫，所述下半导体芯片具有50μm或更小的厚度；
导电凸块，设置在所述中间体的所述上表面上，与所述下半导体芯片相邻，并且电连接到所述中间体的至少一些所述上端子；
其中所述上半导体封装包括：
上封装基板，包括：下表面、上表面、在所述下表面上的下端子、在所述上表面上且与所述下端子电通信的上端子、所述上封装基板的所述下端子电连接到所述导电凸块；和
安装在所述上封装基板上的上半导体芯片，所述上半导体芯片包括电连接到所述上封装基板的至少一些所述上端子的芯片垫。
41.一种制造方法，包括：
将多个第一半导体芯片以面朝下的构造安装到晶片的顶表面，包括将所述第一半导体芯片的芯片垫连接到所述晶片中形成的第一导电通孔；
在所述晶片上形成导电凸块，以提供在所述导电凸块与形成在所述晶片中的第二导电通孔之间的电连接；
围绕所述多个第一半导体芯片和导电凸块形成模制材料；
蚀刻所述第一半导体芯片的背侧同时所述第一半导体芯片保持安装在所述晶片上；和
在每个所述第一半导体芯片上层叠各自的第二半导体芯片，包括提供从所述各自的第二半导体芯片到相应的导电凸块的电连接。
42.如权利要求41所述的方法，其中层叠各自的第二半导体芯片的步骤包括将包含相应的第二半导体芯片的各自的封装层叠到每个所述第一半导体芯片上。
43.如权利要求42所述的方法，其中所述层叠步骤包括将在所述各自的封装的底表面上的凸块连接到所述相应的导电凸块。
44.如权利要求43所述的方法，其中所述层叠步骤包括在每个第一半导体芯片的所述顶表面与层叠在所述第一半导体芯片上的相应的封装之间形成气隙。
45.如权利要求41所述的方法，其中所述蚀刻步骤包括化学机械抛光。
46.如权利要求41所述的方法，其中所述蚀刻步骤去除了形成在所述第一半导体芯片上方的模制材料。
47.如权利要求41所述的方法，还包括：
切割所述晶片以使第一半导体芯片和第二半导体芯片的层叠彼此分离。
48.如权利要求41所述的方法，还包括：
通过从所述晶片的与所述第一半导体芯片相反的底表面去除材料来薄化所述晶片，其中所述多个第一半导体芯片安装在所述晶片上。
49.如权利要求48所述的方法，其中所述薄化步骤暴露了所述晶片中形成的所述第一导电通孔和所述第二导电通孔的底部分。
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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915421A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 用于形成堆叠封装件的方法和装置
CN103972202A (zh) * 2013-01-31 2014-08-06 联想(北京)有限公司 电路装置及pcb板
CN104051450A (zh) * 2013-03-14 2014-09-17 联发科技股份有限公司 半导体封装
CN104051364A (zh) * 2013-03-15 2014-09-17 英特尔移动通信有限责任公司 芯片布置、芯片封装、以及用于制造芯片布置的方法
CN104229723A (zh) * 2013-06-20 2014-12-24 罗伯特·博世有限公司 晶片级封装形式的部件及其制造方法
CN105009236A (zh) * 2013-02-13 2015-10-28 高通股份有限公司 基板内被耦式电感器结构
CN105097750A (zh) * 2014-05-08 2015-11-25 矽品精密工业股份有限公司 封装结构及其制法
CN105122445A (zh) * 2013-03-14 2015-12-02 伊文萨思公司 不具有tsv结构的低cte中介片和方法
CN105720013A (zh) * 2014-12-02 2016-06-29 力成科技股份有限公司 防止中介导体桥接的半导体封装件立体堆栈方法
CN106024766A (zh) * 2016-07-18 2016-10-12 华进半导体封装先导技术研发中心有限公司 高堆叠晶圆系统级封装结构及制备方法
CN106328605A (zh) * 2015-06-30 2017-01-11 三星电子株式会社 半导体封装件
US9576888B2 (en) 2013-03-12 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package joint structure with molding open bumps
CN106960825A (zh) * 2017-03-08 2017-07-18 华进半导体封装先导技术研发中心有限公司 一种基于硅转接板的双面扇出封装结构及封装方法
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
CN107104087A (zh) * 2016-02-22 2017-08-29 联发科技股份有限公司 半导体封装结构及其形成方法
CN107154388A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体封装件及其制造方法
CN107293520A (zh) * 2016-04-11 2017-10-24 三星电子株式会社 堆叠型半导体封装件
CN107424938A (zh) * 2016-04-20 2017-12-01 力成科技股份有限公司 封装结构及其制造方法
CN107591174A (zh) * 2016-07-08 2018-01-16 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统
CN108206177A (zh) * 2016-12-20 2018-06-26 力成科技股份有限公司 微间距封装堆叠方法与微间距封装堆叠构造
CN108461454A (zh) * 2017-02-20 2018-08-28 力成科技股份有限公司 封装堆叠构造及其制造方法
CN109599378A (zh) * 2018-12-21 2019-04-09 华进半导体封装先导技术研发中心有限公司 一种芯片的封装结构及制备方法
CN110047530A (zh) * 2018-01-17 2019-07-23 三星电子株式会社 具有时钟共享的半导体封装件
WO2021129092A1 (zh) * 2019-12-27 2021-07-01 华为技术有限公司 一种系统级封装结构及其封装方法
CN113270390A (zh) * 2020-01-30 2021-08-17 台湾积体电路制造股份有限公司 生物传感器系统封装件及其制造方法
US20220148953A1 (en) * 2020-11-09 2022-05-12 Qualcomm Incorporated Hybrid reconstituted substrate for electronic packaging
CN115332195A (zh) * 2022-10-13 2022-11-11 江苏长电科技股份有限公司 双面SiP封装结构及其制作方法

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102017133B (zh) 2008-05-09 2012-10-10 国立大学法人九州工业大学 芯片尺寸两面连接封装件及其制造方法
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
KR101719636B1 (ko) 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101817159B1 (ko) 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20130007049A (ko) * 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지
US9245773B2 (en) * 2011-09-02 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packaging methods and structures thereof
US8698297B2 (en) * 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
US8922013B2 (en) * 2011-11-08 2014-12-30 Stmicroelectronics Pte Ltd. Through via package
US8592259B2 (en) 2011-11-29 2013-11-26 Broadcom Corporation Method of fabricating a wafer level semiconductor package having a pre-formed dielectric layer
JP2013120838A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及び半導体チップ
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
KR20130071884A (ko) * 2011-12-21 2013-07-01 삼성전자주식회사 다이 패키지 및 이를 포함하는 시스템
US9484319B2 (en) * 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
KR101394203B1 (ko) * 2011-12-29 2014-05-14 주식회사 네패스 적층형 반도체 패키지 및 그 제조 방법
US9548251B2 (en) 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
US9620430B2 (en) * 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8872321B2 (en) 2012-02-24 2014-10-28 Broadcom Corporation Semiconductor packages with integrated heat spreaders
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US9991190B2 (en) * 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US9117772B2 (en) * 2012-06-19 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding package components through plating
US9349663B2 (en) * 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US8618648B1 (en) 2012-07-12 2013-12-31 Xilinx, Inc. Methods for flip chip stacking
US9508563B2 (en) * 2012-07-12 2016-11-29 Xilinx, Inc. Methods for flip chip stacking
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
KR102008014B1 (ko) * 2012-10-15 2019-08-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102000678B1 (ko) * 2012-10-26 2019-07-16 삼성전자주식회사 반도체 장치 및 이를 제조하는 방법
WO2014069662A1 (ja) 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
US9263377B2 (en) * 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same
US10714378B2 (en) * 2012-11-15 2020-07-14 Amkor Technology, Inc. Semiconductor device package and manufacturing method thereof
KR20170116185A (ko) * 2012-11-15 2017-10-18 앰코 테크놀로지 인코포레이티드 다이 대 다이 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지를 위한 방법
US9040349B2 (en) * 2012-11-15 2015-05-26 Amkor Technology, Inc. Method and system for a semiconductor device package with a die to interposer wafer first bond
US9136159B2 (en) 2012-11-15 2015-09-15 Amkor Technology, Inc. Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US8802499B2 (en) * 2012-11-15 2014-08-12 Amkor Technology, Inc. Methods for temporary wafer molding for chip-on-wafer assembly
KR101419601B1 (ko) * 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
US20140138815A1 (en) * 2012-11-20 2014-05-22 Nvidia Corporation Server processing module
KR101404014B1 (ko) * 2012-11-28 2014-06-27 전자부품연구원 3차원 패키징 모듈
US9064880B2 (en) * 2012-12-28 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Zero stand-off bonding system and method
US8906743B2 (en) 2013-01-11 2014-12-09 Micron Technology, Inc. Semiconductor device with molded casing and package interconnect extending therethrough, and associated systems, devices, and methods
US9633872B2 (en) 2013-01-29 2017-04-25 Altera Corporation Integrated circuit package with active interposer
US20140210106A1 (en) * 2013-01-29 2014-07-31 Apple Inc. ULTRA THIN PoP PACKAGE
KR102038488B1 (ko) * 2013-02-26 2019-10-30 삼성전자 주식회사 반도체 패키지의 제조 방법
KR102110984B1 (ko) * 2013-03-04 2020-05-14 삼성전자주식회사 적층형 반도체 패키지
US9355928B2 (en) * 2013-03-12 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure
US9111930B2 (en) * 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package with cavity in interposer
KR102076050B1 (ko) * 2013-03-29 2020-02-12 삼성전자주식회사 적층형 반도체 패키지
KR102178826B1 (ko) * 2013-04-05 2020-11-13 삼성전자 주식회사 히트 스프레더를 갖는 반도체 패키지 및 그 형성 방법
JP2014212215A (ja) * 2013-04-18 2014-11-13 富士通株式会社 配線基板ユニットの製造方法、挿入用台座の製造方法、配線基板ユニット、および挿入用台座
TWI503934B (zh) * 2013-05-09 2015-10-11 Advanced Semiconductor Eng 半導體元件及其製造方法及半導體封裝結構
TWI565020B (zh) * 2013-05-23 2017-01-01 財團法人工業技術研究院 半導體裝置及其製造方法
US9368475B2 (en) 2013-05-23 2016-06-14 Industrial Technology Research Institute Semiconductor device and manufacturing method thereof
TWI539572B (zh) 2013-05-23 2016-06-21 財團法人工業技術研究院 半導體裝置及其製造方法
CN103311207A (zh) * 2013-05-29 2013-09-18 华为技术有限公司 堆叠式封装结构
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
US20150001732A1 (en) * 2013-06-27 2015-01-01 Debendra Mallik Silicon space transformer for ic packaging
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9252076B2 (en) * 2013-08-07 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9899294B2 (en) 2013-08-12 2018-02-20 Samsung Electronics Co., Ltd. Thermal interface material layer and package-on-package device including the same
KR102134133B1 (ko) 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20150033937A (ko) 2013-09-25 2015-04-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제작 방법
KR101953396B1 (ko) * 2013-10-23 2019-03-04 앰코테크놀로지코리아(주) 반도체 패키지 및 그 제작 방법
KR102245770B1 (ko) * 2013-10-29 2021-04-28 삼성전자주식회사 반도체 패키지 장치
KR20150049622A (ko) 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
KR20150054551A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 칩 및 반도체 칩을 구비하는 반도체 패키지
KR102111474B1 (ko) 2013-11-20 2020-06-08 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9305131B2 (en) * 2013-12-03 2016-04-05 Mediatek Inc. Method for flip chip packaging co-design
JP2015122027A (ja) * 2013-12-25 2015-07-02 株式会社東芝 半導体システム、半導体部品、及び電源チップ
US9793242B2 (en) * 2013-12-30 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with die stack including exposed molding underfill
CN103700639B (zh) * 2013-12-31 2017-09-01 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
KR20150091932A (ko) 2014-02-04 2015-08-12 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US9627329B1 (en) * 2014-02-07 2017-04-18 Xilinx, Inc. Interposer with edge reinforcement and method for manufacturing same
FR3018953B1 (fr) * 2014-03-19 2017-09-15 St Microelectronics Crolles 2 Sas Puce de circuit integre montee sur un interposeur
KR101538680B1 (ko) * 2014-04-04 2015-07-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 이의 제조 방법
US9257396B2 (en) * 2014-05-22 2016-02-09 Invensas Corporation Compact semiconductor package and related methods
CN104064551B (zh) * 2014-06-05 2018-01-16 华为技术有限公司 一种芯片堆叠封装结构和电子设备
US9824990B2 (en) 2014-06-12 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
US9881857B2 (en) 2014-06-12 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pad design for reliability enhancement in packages
TWI690029B (zh) * 2014-06-13 2020-04-01 蘋果公司 重組態之寬輸入輸出記憶體模組及使用其之封裝架構
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
KR102198858B1 (ko) * 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9484281B2 (en) * 2014-08-14 2016-11-01 Qualcomm Incorporated Systems and methods for thermal dissipation
US9496196B2 (en) * 2014-08-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of manufacture thereof
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9543170B2 (en) * 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9991239B2 (en) * 2014-09-18 2018-06-05 Intel Corporation Method of embedding WLCSP components in e-WLB and e-PLB
US9514093B2 (en) 2014-09-26 2016-12-06 Intel Corporation Method and apparatus for stacking core and uncore dies having landing slots
US9679842B2 (en) * 2014-10-01 2017-06-13 Mediatek Inc. Semiconductor package assembly
US9570322B2 (en) 2014-11-26 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US9659850B2 (en) * 2014-12-08 2017-05-23 Qualcomm Incorporated Package substrate comprising capacitor, redistribution layer and discrete coaxial connection
US9443785B2 (en) * 2014-12-19 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor package
KR101672622B1 (ko) * 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9859202B2 (en) * 2015-06-24 2018-01-02 Dyi-chung Hu Spacer connector
US9786632B2 (en) 2015-07-30 2017-10-10 Mediatek Inc. Semiconductor package structure and method for forming the same
US10163856B2 (en) 2015-10-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuit structure and method of forming
JP6719228B2 (ja) * 2015-11-13 2020-07-08 ルネサスエレクトロニクス株式会社 半導体装置
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
WO2017108121A1 (en) * 2015-12-23 2017-06-29 Intel IP Corporation Semiconductor die package with more than one hanging die
WO2017111825A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Hybrid technology 3-d die stacking
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
US9881908B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same
WO2017122449A1 (ja) * 2016-01-15 2017-07-20 ソニー株式会社 半導体装置および撮像装置
KR102614960B1 (ko) 2016-02-29 2023-12-19 스몰텍 에이비 나노구조 에너지 저장장치 및 전자 디바이스
KR102527153B1 (ko) * 2016-03-02 2023-05-03 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10797025B2 (en) * 2016-05-17 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced INFO POP and method of forming thereof
TWI602269B (zh) * 2016-06-08 2017-10-11 力成科技股份有限公司 柱頂互連之封裝堆疊方法與構造
US20180053753A1 (en) * 2016-08-16 2018-02-22 Freescale Semiconductor, Inc. Stackable molded packages and methods of manufacture thereof
US10886195B2 (en) 2016-08-18 2021-01-05 Intel Corporation Systems and methods for improved through-silicon-vias
TWI614864B (zh) * 2016-09-21 2018-02-11 欣興電子股份有限公司 組裝方法
WO2018063327A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Overpass dice stacks and methods of using same
US10741644B2 (en) * 2016-11-22 2020-08-11 Delta Electronics, Inc. Semiconductor devices with via structure and package structures comprising the same
US10170429B2 (en) * 2016-11-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming package structure including intermetallic compound
US20180226271A1 (en) 2017-01-31 2018-08-09 Skyworks Solutions, Inc. Control of under-fill using a film during fabrication for a dual-sided ball grid array package
CN111052367A (zh) * 2017-01-31 2020-04-21 天工方案公司 双面球栅阵列封装体的底部填充的控制
US10340198B2 (en) * 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
US9991206B1 (en) * 2017-04-05 2018-06-05 Powertech Technology Inc. Package method including forming electrical paths through a mold layer
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
TWI766072B (zh) 2017-08-29 2022-06-01 瑞典商斯莫勒科技公司 能量存儲中介層裝置、電子裝置和製造方法
KR102427557B1 (ko) 2017-09-29 2022-08-01 삼성전자주식회사 반도체 패키지
US10636715B2 (en) * 2017-11-06 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of fabricating the same
US10446521B2 (en) * 2017-11-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating an integrated fan-out package
US10553533B2 (en) * 2017-11-08 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and manufacturing method thereof
US20190198460A1 (en) * 2017-12-21 2019-06-27 AP Memory Technology Corp. Circuit system having compact decoupling structure
TWI643307B (zh) * 2018-01-30 2018-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11075133B2 (en) 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Underfill structure for semiconductor packages and methods of forming the same
US20200006272A1 (en) * 2018-06-29 2020-01-02 Andreas Augustin Through-silicon via pillars for connecting dice and methods of assembling same
JP7236269B2 (ja) * 2018-12-26 2023-03-09 新光電気工業株式会社 配線基板、半導体装置、及び配線基板の製造方法
US11705383B2 (en) * 2019-08-26 2023-07-18 Intel Corporation Through mold interconnect drill feature
US11410902B2 (en) * 2019-09-16 2022-08-09 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11417587B2 (en) * 2019-10-30 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
KR20210073958A (ko) 2019-12-11 2021-06-21 삼성전자주식회사 반도체 패키지
US11282825B2 (en) * 2020-05-19 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
US11393763B2 (en) * 2020-05-28 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out (info) package structure and method
KR20210148743A (ko) * 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
KR20220037093A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 Tsv를 포함하는 반도체 소자 및 이의 제조 방법
KR20220075507A (ko) * 2020-11-30 2022-06-08 삼성전자주식회사 고 전도 층을 갖는 반도체 패키지
US20220181288A1 (en) * 2020-12-09 2022-06-09 Samsung Electronics Co., Ltd. Semiconductor package including a dualized signal wiring structure
KR20220085624A (ko) 2020-12-15 2022-06-22 삼성전자주식회사 인터포저 및 이를 포함하는 반도체 패키지
CN112908947A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 一种塑封封装结构及其制造方法
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same
KR20220131402A (ko) 2021-03-18 2022-09-28 삼성전자주식회사 반도체 패키지 장치
US11990418B2 (en) * 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with buffer structure and method for forming the same
US12040284B2 (en) 2021-11-12 2024-07-16 Invensas Llc 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna
US11765836B2 (en) 2022-01-27 2023-09-19 Xilinx, Inc. Integrated circuit device with edge bond dam
KR20240111079A (ko) 2023-01-09 2024-07-16 고병훈 티에스브이구조를 가지는 다수개의 칩 적층구조를 포함하는 티에스브이 반도체 패키지 제조방법 및 이에 의해 제조된 티에스브이 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956606A (en) * 1997-10-31 1999-09-21 Motorola, Inc. Method for bumping and packaging semiconductor die
US20010028114A1 (en) * 2000-03-27 2001-10-11 Kabushiki Kaisha Toshiba Semiconductor device including memory unit and semiconductor module including memory units
CN1466282A (zh) * 2002-06-13 2004-01-07 华为技术有限公司 高速码流多类型数据统计总线的实现方法
CN1466762A (zh) * 2000-07-28 2004-01-07 具有状态脉冲串输出的同步快闪存储器
CN1508672A (zh) * 2002-12-16 2004-06-30 中国电子科技集团公司第三十研究所 微控制器ip核
US20050012195A1 (en) * 2003-07-18 2005-01-20 Jun-Young Go BGA package with stacked semiconductor chips and method of manufacturing the same
US20100148332A1 (en) * 2008-12-17 2010-06-17 Shinko Electric Industries Co., Ltd. Semiconductor apparatus and manufacturing method thereof

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6297551B1 (en) 1999-09-22 2001-10-02 Agere Systems Guardian Corp. Integrated circuit packages with improved EMI characteristics
JP3772066B2 (ja) 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US7034386B2 (en) 2001-03-26 2006-04-25 Nec Corporation Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
JP2008118152A (ja) 2001-03-26 2008-05-22 Nec Electronics Corp 半導体装置および積層型半導体装置
JP2006005101A (ja) 2004-06-16 2006-01-05 Rohm Co Ltd 半導体装置
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
US7405477B1 (en) 2005-12-01 2008-07-29 Altera Corporation Ball grid array package-to-board interconnect co-design apparatus
WO2007083351A1 (ja) 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
US7550680B2 (en) 2006-06-14 2009-06-23 Stats Chippac Ltd. Package-on-package system
JP5259059B2 (ja) 2006-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR100800478B1 (ko) 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
JP2008071953A (ja) 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
KR100840788B1 (ko) 2006-12-05 2008-06-23 삼성전자주식회사 칩 적층 패키지 및 그 제조 방법
KR20090027325A (ko) 2007-09-12 2009-03-17 삼성전자주식회사 반도체 패키지 및 이를 갖는 반도체 모듈
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8390117B2 (en) 2007-12-11 2013-03-05 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP2009152253A (ja) 2007-12-19 2009-07-09 Panasonic Corp 半導体装置およびその製造方法
KR100961311B1 (ko) 2008-02-25 2010-06-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR20090119187A (ko) 2008-05-15 2009-11-19 삼성전자주식회사 연료전지를 포함하는 패키지, 그 제조 방법, 및 패키지를포함하는 카드 및 시스템
KR101486420B1 (ko) 2008-07-25 2015-01-26 삼성전자주식회사 칩 패키지, 이를 이용한 적층형 패키지 및 그 제조 방법
JP5078808B2 (ja) 2008-09-03 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5185062B2 (ja) 2008-10-21 2013-04-17 パナソニック株式会社 積層型半導体装置及び電子機器
KR101461630B1 (ko) 2008-11-06 2014-11-20 삼성전자주식회사 실장 높이는 축소되나, 솔더 접합 신뢰도는 개선되는 웨이퍼 레벨 칩 온 칩 패키지와, 패키지 온 패키지 및 그 제조방법
US8093711B2 (en) 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
JP2010262992A (ja) 2009-04-30 2010-11-18 Sanyo Electric Co Ltd 半導体モジュールおよび携帯機器
US8446017B2 (en) 2009-09-18 2013-05-21 Amkor Technology Korea, Inc. Stackable wafer level package and fabricating method thereof
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US7928552B1 (en) 2010-03-12 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with multi-tier conductive interconnects and method of manufacture thereof
US8455995B2 (en) 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8558392B2 (en) 2010-05-14 2013-10-15 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure and mounting semiconductor die in recessed encapsulant
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8076184B1 (en) 2010-08-16 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming wafer-level multi-row etched leadframe with base leads and embedded semiconductor die
US8080445B1 (en) 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US9337116B2 (en) 2010-10-28 2016-05-10 Stats Chippac, Ltd. Semiconductor device and method of forming stepped interposer for stacking and electrically connecting semiconductor die
KR101817159B1 (ko) 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20130007049A (ko) 2011-06-28 2013-01-18 삼성전자주식회사 쓰루 실리콘 비아를 이용한 패키지 온 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956606A (en) * 1997-10-31 1999-09-21 Motorola, Inc. Method for bumping and packaging semiconductor die
US20010028114A1 (en) * 2000-03-27 2001-10-11 Kabushiki Kaisha Toshiba Semiconductor device including memory unit and semiconductor module including memory units
CN1466762A (zh) * 2000-07-28 2004-01-07 具有状态脉冲串输出的同步快闪存储器
CN1466282A (zh) * 2002-06-13 2004-01-07 华为技术有限公司 高速码流多类型数据统计总线的实现方法
CN1508672A (zh) * 2002-12-16 2004-06-30 中国电子科技集团公司第三十研究所 微控制器ip核
US20050012195A1 (en) * 2003-07-18 2005-01-20 Jun-Young Go BGA package with stacked semiconductor chips and method of manufacturing the same
US20100148332A1 (en) * 2008-12-17 2010-06-17 Shinko Electric Industries Co., Ltd. Semiconductor apparatus and manufacturing method thereof

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915421A (zh) * 2012-12-28 2014-07-09 台湾积体电路制造股份有限公司 用于形成堆叠封装件的方法和装置
CN103915421B (zh) * 2012-12-28 2017-06-06 台湾积体电路制造股份有限公司 用于形成堆叠封装件的方法和装置
CN103972202A (zh) * 2013-01-31 2014-08-06 联想(北京)有限公司 电路装置及pcb板
CN105009236A (zh) * 2013-02-13 2015-10-28 高通股份有限公司 基板内被耦式电感器结构
US9576888B2 (en) 2013-03-12 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package on-package joint structure with molding open bumps
CN104051450A (zh) * 2013-03-14 2014-09-17 联发科技股份有限公司 半导体封装
CN105122445B (zh) * 2013-03-14 2018-09-21 伊文萨思公司 不具有tsv结构的低cte中介片和方法
CN105122445A (zh) * 2013-03-14 2015-12-02 伊文萨思公司 不具有tsv结构的低cte中介片和方法
CN104051450B (zh) * 2013-03-14 2017-08-01 联发科技股份有限公司 半导体封装
CN104051364A (zh) * 2013-03-15 2014-09-17 英特尔移动通信有限责任公司 芯片布置、芯片封装、以及用于制造芯片布置的方法
CN104229723A (zh) * 2013-06-20 2014-12-24 罗伯特·博世有限公司 晶片级封装形式的部件及其制造方法
CN105097750A (zh) * 2014-05-08 2015-11-25 矽品精密工业股份有限公司 封装结构及其制法
CN107041137B (zh) * 2014-09-05 2020-01-14 英帆萨斯公司 多芯片模块及其制法
CN107041137A (zh) * 2014-09-05 2017-08-11 英帆萨斯公司 多芯片模块及其制法
CN105720013A (zh) * 2014-12-02 2016-06-29 力成科技股份有限公司 防止中介导体桥接的半导体封装件立体堆栈方法
CN106328605A (zh) * 2015-06-30 2017-01-11 三星电子株式会社 半导体封装件
CN106328605B (zh) * 2015-06-30 2019-01-18 三星电子株式会社 半导体封装件
US10483211B2 (en) 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
CN107104087A (zh) * 2016-02-22 2017-08-29 联发科技股份有限公司 半导体封装结构及其形成方法
CN107154388A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 半导体封装件及其制造方法
CN107293520A (zh) * 2016-04-11 2017-10-24 三星电子株式会社 堆叠型半导体封装件
CN107293520B (zh) * 2016-04-11 2023-04-07 三星电子株式会社 堆叠型半导体封装件
CN107424938A (zh) * 2016-04-20 2017-12-01 力成科技股份有限公司 封装结构及其制造方法
CN107591174B (zh) * 2016-07-08 2021-08-31 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统
CN107591174A (zh) * 2016-07-08 2018-01-16 三星电子株式会社 半导体存储器封装、存储器件和半导体存储器系统
CN106024766A (zh) * 2016-07-18 2016-10-12 华进半导体封装先导技术研发中心有限公司 高堆叠晶圆系统级封装结构及制备方法
CN106024766B (zh) * 2016-07-18 2018-10-02 华进半导体封装先导技术研发中心有限公司 高堆叠晶圆系统级封装结构及制备方法
CN108206177A (zh) * 2016-12-20 2018-06-26 力成科技股份有限公司 微间距封装堆叠方法与微间距封装堆叠构造
CN108461454A (zh) * 2017-02-20 2018-08-28 力成科技股份有限公司 封装堆叠构造及其制造方法
CN106960825A (zh) * 2017-03-08 2017-07-18 华进半导体封装先导技术研发中心有限公司 一种基于硅转接板的双面扇出封装结构及封装方法
CN110047530A (zh) * 2018-01-17 2019-07-23 三星电子株式会社 具有时钟共享的半导体封装件
CN109599378A (zh) * 2018-12-21 2019-04-09 华进半导体封装先导技术研发中心有限公司 一种芯片的封装结构及制备方法
WO2021129092A1 (zh) * 2019-12-27 2021-07-01 华为技术有限公司 一种系统级封装结构及其封装方法
CN113270390A (zh) * 2020-01-30 2021-08-17 台湾积体电路制造股份有限公司 生物传感器系统封装件及其制造方法
CN113270390B (zh) * 2020-01-30 2024-04-05 台湾积体电路制造股份有限公司 生物传感器系统封装件及其制造方法
US20220148953A1 (en) * 2020-11-09 2022-05-12 Qualcomm Incorporated Hybrid reconstituted substrate for electronic packaging
US12046545B2 (en) * 2020-11-09 2024-07-23 Qualcomm Incorporated Hybrid reconstituted substrate for electronic packaging
CN115332195A (zh) * 2022-10-13 2022-11-11 江苏长电科技股份有限公司 双面SiP封装结构及其制作方法
CN115332195B (zh) * 2022-10-13 2023-01-31 江苏长电科技股份有限公司 双面SiP封装结构及其制作方法

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