CN108461454A - 封装堆叠构造及其制造方法 - Google Patents

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Abstract

本发明提供一种封装堆叠构造，包括第一封装结构、中介层、导热层以及第二封装结构。第一封装结构包括第一芯片以及第一绝缘密封体。第一绝缘密封体密封第一芯片且暴露出第一芯片的上表面。中介层配置在第一封装结构上，且与第一封装结构电性连接。导热层夹置在第一封装结构与中介层之间，且覆盖第一芯片的至少部分上表面。导热层与第一芯片以及中介层直接接触。第二封装结构配置在中介层上，且与中介层电性连接。本发明还提供一种封装堆叠构造的制造方法。本发明提供的封装堆叠构造及其制造方法能够有效地提升散热效率并防止接点断裂等问题。

Description

封装堆叠构造及其制造方法
技术领域
本发明涉及一种封装堆叠构造及其制造方法，尤其涉及一种具有导热层的封装堆叠构造及其制造方法。
背景技术
近年来，集成电路的整合度(integration)不断提升。随着封装件的体积越来越小，多芯片堆叠的半导体封装结构，例如堆叠式封装(package on package，PoP)的应用也快速地成长。
堆叠式封装是将不同的芯片封装单元相互堆叠，并在这些芯片封装单元之间夹置中介层。举例来说，将存储芯片封装单元堆叠在中介层上，并在中介层上堆叠逻辑芯片封装单元。在现有的封装叠加制程中，中介层与下层封装结构之间具有间隙，而使得封装结构中的芯片外露与空气接触。然而，由于空气的对流现象不易散热，故会导致芯片过热而使得芯片处理速度变慢。此外，中介层与下层封装结构之间的间隙会使得堆叠式封装结构在信赖性测试中容易产生接点断裂(crack)的现象。
发明内容
本发明提供一种封装堆叠构造及其制造方法，能够有效地提升散热效率并防止接点断裂等问题。
本发明提供一种封装堆叠构造，其包括第一封装结构、中介层、导热层以及第二封装结构。第一封装结构包括第一芯片以及第一绝缘密封体。第一绝缘密封体密封第一芯片且暴露出第一芯片的上表面。中介层配置在第一封装结构上，且与第一封装结构电性连接。导热层夹置在第一封装结构与中介层之间，且覆盖第一芯片的至少部分上表面。导热层与第一芯片以及中介层直接接触。第二封装结构配置在中介层上，且与中介层电性连接。
本发明提供一种封装堆叠构造的制造方法，其至少包括以下步骤。首先，形成第一封装结构，其中第一封装结构包括第一芯片以及第一绝缘密封体，第一绝缘密封体密封第一芯片且暴露出第一芯片的上表面。接着，在第一芯片的至少部分上表面上形成导热层。然后，在导热层以及第一封装结构上形成中介层，其中中介层与第一封装结构电性连接，且导热层夹置在第一封装结构与中介层之间，并与第一芯片以及中介层直接接触。在中介层上形成第二封装结构，其中第二封装结构与中介层电性连接。
基于上述，通过将导热层填入第一封装结构与中介层之间的间隙，能够使得第一封装结构中的第一芯片所产生的热能通过导热层传导并散热，因而大幅提升封装堆叠构造的散热效率。此外，由于导热层与第一芯片以及中介层直接接触，在进行信赖性测试时，导热层可以分散中介层导电端子接收到的应力，故可以防止封装堆叠构造接点断裂的问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1H是依照本发明一实施例的一种封装堆叠构造的制造过程的剖面示意图。
图2是依照本发明另一实施例的一种封装堆叠构造的剖面示意图。
图3是依照本发明再一实施例的一种封装堆叠构造的剖面示意图。
附图标记说明
10、20、30：封装堆叠构造；
100：第一封装结构；
110：第一载板；
112：第一核心层；
114：第一线路层；
116：第二线路层；
114a、114b、116a、314a、316a、414a、416a：接垫；
118、318、418：导通孔；
120：第一导电端子；
130：第一芯片；
132：第一导电凸块；
140：导电结构；
150：第一绝缘密封体；
200、200A、200B：导热层；
300：中介层；
310：中介层基板；
312：中介核心层；
314：第三线路层；
316：第四线路层；
320：中介层导电端子
400：第二封装结构；
410：第二载板；
412：第二核心层；
414：第五线路层；
416：第六线路层；
420：中介层导电端子；
430：第二芯片；
432：第二导电凸块；
450：第二绝缘密封体；
A：主动区；
R：周边区；
H1：高度；
H2：厚度；
T：上表面；
S1：第一表面；
S2：第二表面；
S3：第三表面；
S4：第四表面。
具体实施方式
图1A至图1H是依照本发明的一实施例的一种封装堆叠构造的制造过程的剖面示意图。
请参考图1A，提供第一载板110。第一载板110具有第一表面S1以及相对于第一表面S1的第二表面S2。第一载板110包括第一核心层112、位于第一表面S1的第一线路层114、位于第二表面S2的第二线路层116以及多个导通孔118。第一核心层112为第一载板110的中间层，且其材料例如包括玻璃、环氧树脂、聚酰亚胺(polyimide；PI)、双马来酰亚胺-三氮杂苯(Bismaleimide Triazine；BT)树脂、FR4或其他合适的材料。第一载板110具有主动区A以及环绕主动区A的周边区R。第一线路层114包括位于主动区A内的多个接垫114a以及位于周边区R内的多个接垫114b，而第二线路层116则包括多个接垫116a。接垫114a、接垫114b以及接垫116a的材料例如包括铜、锡、金、镍或其他导电材料。此外，接垫114a、接垫114b以及接垫116a的形成方法例如包括微影蚀刻制程，然而，本发明不限于此。其他适合形成接垫114a、接垫114b以及接垫116a的材料及方法也可用于本发明。导通孔118穿透第一核心层112而使至少部分的接垫114a、接垫114b透过导通孔118与接垫116a电性连接。导通孔118的材料可以与接垫114a、接垫114b以及接垫116a的材料相同或不同。换言之，导通孔118的材料例如包括铜、锡、金、镍或其他导电材料。值得注意的是，图1A省略了第一载板110中的一些电路层。在其他实施例中，除了第一线路层114以及第二线路层116之外，第一载板110还可以包括嵌入在第一核心层112中的其他电路层。
请参考图1B，在第一载板110的第二表面S2上形成多个第一导电端子120。第一导电端子120与第一载板110的第二线路层116电性连接。具体来说，第一导电端子120对应接垫116a设置而与接垫116a以及至少部分的导通孔118电性连接。在一些实施例中，第一导电端子120例如包括锡球，然而本发明不限于此。呈现其他形状或材料的导电结构也可以做为第一导电端子120。举例来说，在其他实施例中，第一导电端子120是导电柱或是导电凸块。在一些实施例中，第一导电端子120可以通过例如植球以及回焊制程形成。
请参考图1C，在第一载板110的第一表面S1上形成第一芯片130以及多个导电结构140。第一芯片130位于主动区A内，而导电结构140位于周边区R内。在一些实施例中，第一芯片130包括多个第一导电凸块132，且第一芯片130通过第一导电凸块132而以倒装芯片(flip-chip)的方式与第一载板110的接垫114a连接。举例来说，第一导电凸块132可为铜柱凸块，且可以使用焊料(未示出)焊接第一导电凸块132的端面至第一载板110的接垫114a。除此之外，在一些实施例中，第一芯片130与第一载板110之间还包括底部填充剂(underfill；未示出)以密封第一导电凸块132并增加第一芯片130与第一载板110的接合制程的可靠性。在一些实施例中，第一芯片130例如是特殊应用集成电路(Application-Specific Integrated Circuit；ASIC)。举例来说，第一芯片130可以是用来执行逻辑运用程序，但本发明不限于此。在其他实施例中，第一芯片130也可以是其他合适的主动元件。
导电结构140环绕第一芯片130。在一些实施例中，导电结构140对应接垫114b设置，故导电结构140与第一载板110的第一线路层114以及至少部分的导通孔118电性连接。在本实施例中，如图1C所示，导电结构140为椭圆形，但本发明不限于此。在其他实施例中，导电结构140也可以是柱体、球体或其他几何形状。在一些实施例中，导电结构140可以在第一载板110上形成密集排列的阵列，以达到后续制程中细间距(fine pitch)走线的需求。导电结构140的材料包括铜、锡、金、镍或其他导电材料，且导电结构140可以为单层或多层结构。举例来说，导电结构140可以是铜、金、镍或是焊料等所构成的单层结构，也可以是铜-焊料、铜-镍-焊料等所构成的多层结构。尽管图1C示出了导电结构140的高度大于第一芯片130的高度，但本发明不限于此。在其他实施例中，导电结构140的高度以及第一芯片130的高度之间的比例可以为1：1。
请参考图1D，在第一载板110的第一表面S1上形成第一绝缘密封体150以将第一芯片130以及导电结构140密封。在一些实施例中，第一绝缘密封体150可通过模塑制程形成在第一载板110上，且第一绝缘密封体150例如是环氧模封化合物(Epoxy Molding Compound；EMC)、树脂(resin)或其他合适的绝缘材料。
请参考图1E，研磨第一绝缘密封体150以及导电结构140直到暴露出第一芯片130的上表面T为止。在此步骤中，第一封装结构100的制造流程已大致完成。值得注意的是，在一些实施例中，在第一芯片130的上表面T被暴露出之后，可以继续研磨第一芯片130以进一步减薄第一封装结构100的整体厚度。如前所述，由于第一芯片130是通过倒装芯片的方式配置，其主动表面会朝向第一载板110，故第一芯片130的上表面T实际上为第一芯片130的非主动表面。因此，就算部分的非主动表面被移除也不会影响到第一芯片130的性能。研磨第一绝缘密封体150以及导电结构140的方法包括机械研磨(Mechanical grinding)、化学机械研磨(Chemical-Mechanical Polishing，CMP)、蚀刻或其他合适的制程。在一些实施例中，研磨程序可以将导电结构140的高度减少约50至100μm。
在一些实施例中，由于导电结构140是中间较宽而顶端及底端较窄的椭圆形或圆形结构，故当导电结构140被移除的高度接近完整导电结构140高度的一半时，导电结构140能有较大的面积被第一绝缘密封体150暴露出来。值得注意的是，尽管图1B以及图1C示出了在第一导电端子120形成之后才在第一载板110的第一表面S1上形成第一芯片130以及导电结构140，但本发明并不限于此顺序。在其他实施例中，也可以在形成第一芯片130以及多个导电结构140之后(如图1C所示)或是研磨完第一绝缘密封体150以及导电结构140(如图1E所示)之后再将第一导电端子120形成在第一载板110的第二表面S2上。
请参考图1F，在第一封装结构100的主动区A上形成导热层200。在本实施例中，导热层200完全覆盖第一芯片130的上表面T，且导热层200的侧壁与第一芯片130的侧壁对齐。也就是说，导热层200仅位于主动区A中。由于第一芯片130与第一绝缘密封体150之间没有间隙，因此，导热层200不会与第一芯片130的侧面接触。在一些实施例中，导热层200的材料包括黏合剂(binder)以及分散在黏合剂中的导热粉体。黏合剂的材料包括环氧树脂、醇酸树脂、丙烯酸树脂、聚氨酯树脂、酚醛树脂、氯乙烯-醋酸乙烯共聚树脂或其组合。另一方面，导热粉体例如是金属、钻石、其组合或其他高导热系数的材料。在一些实施例中，导热层200可以通过旋转涂布、喷墨涂布或微影蚀刻等方法形成。
请参考图1G，在导热层200以及第一封装结构100上形成中介层300。导热层200夹置在第一封装结构100与中介层300之间，并与第一芯片130以及中介层300直接接触。中介层300包括中介层基板310以及多个中介层导电端子320。中介层基板310包括中介核心层312、第三线路层314、第四线路层316以及导通孔318。第三线路层314位于中介层基板310的一侧，而第四线路层316位于中介层基板310的另一侧。第三线路层314包括多个接垫314a，而第四线路层316则包括多个接垫316a。接垫314a与接垫316a的材料及形成方法例如与接垫114a、接垫114b以及接垫116a的材料及形成方法类似，故在此不再赘述。导通孔318穿透中介核心层312而使至少部分的接垫314a透过导通孔318与接垫316a电性连接。在一些实施例中，导通孔318的材料可以与接垫314a以及接垫316a的材料相同或不同。
中介层导电端子320配置在中介层基板310上，并与至少部分接垫316a连接。具体来说，中介层导电端子320对应第一封装结构100的导电结构140设置，以使得中介层300与第一封装结构100电性连接。换句话说，中介层导电端子320配置在第一封装结构100的周边区R上。中介层导电端子320的材料及形成方法例如与第一导电端子120的材料及形成方法类似，故在此不再赘述。在一些实施例中，中介层导电端子320的高度H1会与导热层200的厚度H2相同，以使得导热层200与第一芯片130以及中介层300直接接触。举例来说，在一些实施例中，导热层200与第一芯片130以及中介层300的接垫316a直接接触，故第一芯片130在运作过程中所散发出的热能可以透过接垫316a传导至其他散热结构或是空气中，藉此更进一步提升散热效率。此外，导热层可以在后续的信赖性测试中分散中介层导电端子320接收到的应力，故可以防止接点断裂的问题。
请参考图1H，在中介层300上形成第二封装结构400，且第二封装结构400与中介层300电性连接。第二封装结构400类似于第一封装结构100，故关于第二封装结构400内的各元件的材料以及形成方法在此就不再赘述。第二封装结构400以及第一封装结构100的差异点在于第二封装结构400可以不包括如同第一封装结构100的导电结构140且可以不经过如同第一封装结构100的研磨程序。具体来说，第二封装结构400包括第二载板410、第二芯片430、第二绝缘密封体450以及多个第二导电端子420。第二载板410具有第三表面S3以及相对于第三表面S3的第四表面S4。第二芯片430配置在第三表面S3上。第二绝缘密封体450配置在第三表面S3上且密封第二芯片430。多个第二导电端子420配置在第四表面S4上，且与中介层300的至少部分接垫314a电性连接。
第二载板410包括第二核心层412、位于第三表面S3的第五线路层414、位于第四表面S4的第六线路层416以及多个导通孔418。第五线路层414包括多个接垫414a，而第六线路层416则包括多个接垫416a。导通孔418穿透第二核心层412而使至少部分的接垫414a透过导通孔418与接垫416a电性连接。值得注意的是，图1H省略了第二载板410中的一些电路层。然而，在其他实施例中，除了第五线路层414以及第六线路层416之外，第二载板410还可以包括嵌入在第二核心层412中的其他电路层。
在一些实施例中，第二芯片430包括多个第二导电凸块432，且第二芯片430通过第二导电凸块432而以倒装芯片的方式与第二载板410的接垫414a连接。除此之外，在一些实施例中，第二芯片430与第二载板410之间还包括底部填充剂(未示出)以密封第二导电凸块432并增加第二芯片430与第二载板410的接合制程的可靠性。在一些实施例中，第二芯片430例如是类似于第一芯片130的特定功能集成电路，但本发明不限于此。在其他实施例中，第二芯片430也可以是其他合适的主动元件。
基于上述，通过将导热层200填入第一封装结构100与中介层300之间的间隙，能够使得第一封装结构100中的第一芯片130所产生的热能通过导热层200传导并散热，因而大幅提升封装堆叠构造10的散热效率。此外，由于导热层200与第一芯片130以及中介层300直接接触，在进行信赖性测试时，导热层200可以分散中介层导电端子320接收到的应力，故可以防止封装堆叠构造10接点断裂的问题。
图2是依照本发明另一实施例的一种封装堆叠构造的剖面示意图。在此必须说明的是，图2的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。图2的封装堆叠构造20与图1H的封装堆叠构造10的差异在于：封装堆叠构造20的导热层200A的面积大于第一芯片130的面积。
请参考图2，在本实施例中，导热层200A的面积大于第一芯片130的面积。换句话说，导热层200A完全覆盖第一芯片130的上表面T，且从主动区A延伸至周边区R以覆盖部分第一绝缘密封体150的上表面。由于第一绝缘密封体150的上表面与第一芯片130的上表面共面(coplanar)，因此，导热层200A可以平整地形成于第一芯片130与第一绝缘密封体150上。
基于上述，通过将导热层200A填入第一封装结构100与中介层300之间的间隙，能够使得第一封装结构100中的第一芯片130所产生的热能通过导热层200传导并散热，因而大幅提升封装堆叠构造20的散热效率。此外，由于导热层200A与第一芯片130以及中介层300直接接触，在进行信赖性测试时，导热层200A可以分散中介层导电端子320接收到的应力，故可以防止封装堆叠构造20接点断裂的问题。此外，由于本实施例的导热层200A的面积大于第一芯片130的面积，因此能获得更佳的散热效果。
图3是依照本发明再一实施例的一种封装堆叠构造的剖面示意图。在此必须说明的是，图3的实施例沿用图1的实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重复赘述。图3的封装堆叠构造30与图1H的封装堆叠构造10的差异在于：封装堆叠构造30的导热层200B的面积小于第一芯片130的面积。
请参考图3，在本实施例中，导热层200B的面积小于第一芯片130的面积。换句话说，导热层200B并未完全覆盖第一芯片130且暴露出第一芯片130的部分上表面T。
基于上述，通过将导热层200B填入第一封装结构100与中介层300之间的间隙，能够使得第一封装结构100中的第一芯片130所产生的热能通过导热层200传导并散热，因而大幅提升封装堆叠构造30的散热效率。此外，由于导热层200B与第一芯片130以及中介层300直接接触，在进行信赖性测试时，导热层200B可以分散中介层导电端子320接收到的应力，故可以防止封装堆叠构造30接点断裂的问题。
综上所述，通过将导热层填入第一封装结构与中介层之间的间隙，能够使得第一封装结构中的第一芯片所产生的热能通过导热层传导并散热，因而大幅提升封装堆叠构造的散热效率。此外，由于导热层与第一芯片以及中介层直接接触，在进行信赖性测试时，导热层可以分散中介层导电端子接收到的应力，故可以防止封装堆叠构造接点断裂的问题。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (10)

1.一种封装堆叠构造，其特征在于，包括：
第一封装结构，包括第一芯片以及第一绝缘密封体，其中所述第一绝缘密封体密封所述第一芯片且暴露出所述第一芯片的上表面；
中介层，配置在所述第一封装结构上，且与所述第一封装结构电性连接；
导热层，夹置在所述第一封装结构与所述中介层之间，且覆盖所述第一芯片的至少部分所述上表面，其中所述导热层与所述第一芯片以及所述中介层直接接触；以及
第二封装结构，配置在所述中介层上，且与所述中介层电性连接。
2.根据权利要求1所述的封装堆叠构造，其特征在于，所述第一封装结构还包括：
第一载板，具有第一表面与相对于所述第一表面的第二表面，其中所述第一芯片以及所述第一绝缘密封体配置在所述第一表面上；
多个导电结构，配置在所述第一表面上且环绕所述第一芯片，其中所述导电结构嵌入所述第一绝缘密封体中，且所述第一绝缘密封体暴露出所述导电结构；以及
多个第一导电端子，配置在所述第二表面上。
3.根据权利要求2所述的封装堆叠构造，其特征在于，所述中介层包括：
中介层基板；以及
多个中介层导电端子，配置在所述中介层基板上，其中所述中介层导电端子对应所述第一封装结构的所述导电结构设置，以与所述第一封装结构电性连接。
4.根据权利要求3所述的封装堆叠构造，其特征在于，所述中介层导电端子的高度与所述导热层的厚度相同。
5.根据权利要求1所述的封装堆叠构造，其特征在于，所述第二封装结构包括：
第二载板，具有第三表面以及相对于所述第三表面的第四表面；
第二芯片，配置在所述第三表面上；
第二绝缘密封体，配置在所述第三表面上且密封所述第二芯片；以及
多个第二导电端子，配置在所述第四表面上，且与所述中介层电性连接。
6.根据权利要求1所述的封装堆叠构造，其特征在于，所述导热层包括黏合剂以及分散在所述黏合剂中的导热粉体，其中所述黏合剂的材料包括环氧树脂、醇酸树脂、丙烯酸树脂、聚氨酯树脂、酚醛树脂、氯乙烯-醋酸乙烯共聚树脂或其组合，所述导热粉体的材料包括金属、钻石或其组合。
7.根据权利要求1所述的封装堆叠构造，其特征在于，所述导热层完全覆盖所述第一芯片。
8.一种封装堆叠构造的制造方法，其特征在于，包括：
形成第一封装结构，其中所述第一封装结构包括第一芯片以及第一绝缘密封体，所述第一绝缘密封体密封所述第一芯片且暴露出所述第一芯片的上表面；
在所述第一芯片的至少部分所述上表面上形成导热层；
在所述导热层以及所述第一封装结构上形成中介层，其中所述中介层与所述第一封装结构电性连接，且所述导热层夹置在所述第一封装结构与所述中介层之间并与所述第一芯片以及所述中介层直接接触；以及
在所述中介层上形成第二封装结构，其中所述第二封装结构与所述中介层电性连接。
9.根据权利要求8所述的封装堆叠构造的制造方法，其特征在于，形成所述第一封装结构的步骤包括：
提供第一载板，其中所述第一载板具有第一表面以及相对于所述第一表面的第二表面；
在所述第二表面上形成多个第一导电端子；
在所述第一表面上形成所述第一芯片以及多个导电结构，且所述导电结构环绕所述第一芯片；
通过所述第一绝缘密封体将所述第一芯片以及所述导电结构密封；以及
研磨所述第一绝缘密封体以及所述导电结构直到暴露出所述第一芯片的所述上表面为止。
10.根据权利要求8所述的封装堆叠构造的制造方法，其特征在于，形成所述导热层的方法包括旋转涂布、喷墨涂布或微影蚀刻。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834306A (zh) * 2020-06-11 2020-10-27 华为技术有限公司 半导体装置和包括该半导体装置的电子设备
CN113224014A (zh) * 2020-01-21 2021-08-06 南茂科技股份有限公司 半导体封装结构及其制造方法
CN113496901A (zh) * 2020-03-18 2021-10-12 南茂科技股份有限公司 芯片嵌入式基板结构与芯片封装结构及其制造方法
CN118507443A (zh) * 2024-07-18 2024-08-16 成都兴仁科技有限公司 一种堆叠式电容芯片封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110089563A1 (en) * 2009-10-15 2011-04-21 Renesas Electronics Corporation Method for manufacturing semiconductor device and semiconductor device
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103035593A (zh) * 2011-09-30 2013-04-10 台湾积体电路制造股份有限公司 封装结构上的封装件及其制造方法
US20130105973A1 (en) * 2011-11-02 2013-05-02 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3d and package-on-package applications, and method of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110089563A1 (en) * 2009-10-15 2011-04-21 Renesas Electronics Corporation Method for manufacturing semiconductor device and semiconductor device
US20130059417A1 (en) * 2009-10-15 2013-03-07 Renesas Electronics Corporation Method for manufacturing a package-on-package type semiconductor device
CN102646668A (zh) * 2011-02-17 2012-08-22 三星电子株式会社 具有基板穿孔的中间体的半导体封装及其制造方法
CN103035593A (zh) * 2011-09-30 2013-04-10 台湾积体电路制造股份有限公司 封装结构上的封装件及其制造方法
US20130105973A1 (en) * 2011-11-02 2013-05-02 Stmicroelectronics Pte Ltd. Embedded wafer level package for 3d and package-on-package applications, and method of manufacture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113224014A (zh) * 2020-01-21 2021-08-06 南茂科技股份有限公司 半导体封装结构及其制造方法
CN113496901A (zh) * 2020-03-18 2021-10-12 南茂科技股份有限公司 芯片嵌入式基板结构与芯片封装结构及其制造方法
CN111834306A (zh) * 2020-06-11 2020-10-27 华为技术有限公司 半导体装置和包括该半导体装置的电子设备
CN118507443A (zh) * 2024-07-18 2024-08-16 成都兴仁科技有限公司 一种堆叠式电容芯片封装结构

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