JP2016092300A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2016092300A
JP2016092300A JP2014227144A JP2014227144A JP2016092300A JP 2016092300 A JP2016092300 A JP 2016092300A JP 2014227144 A JP2014227144 A JP 2014227144A JP 2014227144 A JP2014227144 A JP 2014227144A JP 2016092300 A JP2016092300 A JP 2016092300A
Authority
JP
Japan
Prior art keywords
main body
semiconductor device
wiring board
semiconductor element
heat sink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014227144A
Other languages
English (en)
Other versions
JP2016092300A5 (ja
Inventor
小澤 隆史
Takashi Ozawa
隆史 小澤
一貴 徳永
Kazuki Tokunaga
一貴 徳永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014227144A priority Critical patent/JP2016092300A/ja
Priority to US14/886,312 priority patent/US9666506B2/en
Publication of JP2016092300A publication Critical patent/JP2016092300A/ja
Publication of JP2016092300A5 publication Critical patent/JP2016092300A5/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109Indium [In] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29291The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92222Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1432Central processing unit [CPU]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • H01L2924/1435Random access memory [RAM]
    • H01L2924/1436Dynamic random-access memory [DRAM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • H01L2924/1435Random access memory [RAM]
    • H01L2924/1438Flash memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)

Abstract

【課題】薄型化が可能な半導体装置を提供する。
【解決手段】半導体装置10は、配線基板20と、配線基板20に実装された半導体素子30と、半導体素子30の背面に接着剤40を介して設けられた放熱板50と、放熱板50と配線基板20との間に充填された封止樹脂60とを有する。放熱板50は、半導体素子30と平面視で重なるように形成され、半導体素子30の平面形状よりも平面形状が大きく形成された本体部51と、本体部51と一体に形成され、本体部51の端部から外側に突出するように形成され、本体部51よりも低い位置に設けられた突出部52とを有する。封止樹脂60は、突出部52の上下両面を被覆するように形成されている。本体部51の上面51Aは、封止樹脂60から露出されている。
【選択図】図1

Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
CPU(Central Processing Unit)等に使用される半導体素子の高性能化・高速度化に伴って、その半導体素子から発熱する発熱量が年々増大している。この発熱量の増大に伴って半導体素子の温度が上昇すると、動作速度の低下や故障などの問題が生じる。
そこで、このような問題の発生を回避するために、半導体素子を放熱・冷却する技術が様々提案されている(例えば、特許文献1参照)。例えば、配線基板に実装された半導体素子上に、接着剤を介して、高熱伝導性の金属からなる放熱板を熱的に接続した構造を有する半導体装置が提案されている。この場合、冷却すべき半導体素子の発する熱は、接着剤を通じて放熱板に拡散されて大気中に放熱される。これにより、半導体素子の発する熱が効率良く放熱され、半導体素子の温度上昇が抑制される。
特開2009−302556号公報
ところが、上述した半導体装置では、装置全体の機械的強度を十分に確保するために、配線基板及び放熱板を相応の厚さに形成する必要がある。このため、半導体装置全体の薄型化が阻害されるという問題がある。
本発明の一観点によれば、配線基板と、前記配線基板に実装された半導体素子と、前記半導体素子の上面に接着剤を介して設けられた放熱板と、前記放熱板と前記配線基板との間に充填された封止樹脂と、を有し、前記放熱板は、前記半導体素子と平面視で重なるように形成され、前記半導体素子の平面形状よりも平面形状が大きく形成された本体部と、前記本体部と一体に形成され、前記本体部の端部から外側に突出するように形成され、前記本体部よりも低い位置に設けられた突出部と、を有し、前記封止樹脂は、前記突出部の上下両面を被覆するように形成され、前記本体部の上面は、前記封止樹脂から露出されている。
本発明の一観点によれば、半導体装置全体を薄型化できるという効果を奏する。
(a)は、第1実施形態の半導体装置を示す概略断面図(図2における1a−1a断面図)、(b)は、第1実施形態の半導体装置を示す側面図。 第1実施形態の半導体装置を示す概略平面図。 (a)は、第1実施形態の半導体装置の製造方法を示す概略平面図、(b)は、第1実施形態の半導体装置の製造方法を示す概略断面図(図3(a)における3b−3b断面図)。 第1実施形態の半導体装置の製造方法を示す概略断面図。 (a)は、第1実施形態の半導体装置の製造方法を示す概略平面図、(b)は、第1実施形態の半導体装置の製造方法を示す概略断面図(図5(a)における5b−5b断面図)。 (a),(b)は、第1実施形態の半導体装置の製造方法を示す概略断面図。 (a)は、第2実施形態の半導体装置を示す概略断面図(図8における7a−7a断面図)、(b)は、第2実施形態の半導体装置を示す側面図。 第2実施形態の半導体装置を示す概略平面図。 (a)は、第2実施形態の半導体装置の製造方法を示す概略平面図、(b)は、第2実施形態の半導体装置の製造方法を示す概略断面図(図9(a)における9b−9b断面図)。 変形例の半導体装置を示す概略断面図。 変形例の半導体装置を示す概略断面図。
以下、添付図面を参照して各実施形態を説明する。なお、添付図面は、特徴を分かりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、断面図では、各部材の断面構造を分かりやすくするために、一部の部材のハッチングを梨地模様に代えて示し、一部の部材のハッチングを省略している。
(第1実施形態)
以下、図1〜図6に従って第1実施形態を説明する。
図1(a)に示すように、半導体装置10は、BGA(Ball Grid Array)型の配線基板20と、その配線基板20の上面に実装された半導体素子30と、半導体素子30上に接着剤40を介して配置された放熱板50と、半導体素子30等を封止する封止樹脂60とを有している。
配線基板20は、基板本体21と、接続用パッド22と、はんだボール23とを有している。基板本体21としては、接続用パッド22とはんだボール23とが基板内部を通じて相互に電気的に接続された構造を有していれば十分である。このため、基板本体21の内部には配線層が形成されていてもよく、配線層が形成されていなくてもよい。なお、基板本体21の内部に配線層が形成される場合には、例えば、複数の配線層が層間絶縁層を介して積層され、各配線層と各層間絶縁層に形成されたビアとによって接続用パッド22とはんだボール23とが電気的に接続されている。また、基板本体21の内部に配線層が形成されない場合には、例えば、基板本体21を厚さ方向に貫通する貫通電極によって接続用パッド22とはんだボール23とが電気的に接続されている。基板本体21としては、例えば、コア基板を有するコア付きビルドアップ基板やコア基板を有さないコアレス基板等を用いることができる。なお、基板本体21の厚さは、例えば、50〜200μm程度とすることができる。
接続用パッド22は、基板本体21の上面21Aに形成されている。接続用パッド22の材料としては、例えば、銅(Cu)や銅合金を用いることができる。
はんだボール23は、基板本体21の下面に形成されている。はんだボール23の材料としては、例えば、鉛(Pb)を含む合金、錫(Sn)とCuの合金、Snと銀(Ag)の合金、SnとAgとCuの合金などを用いることができる。このはんだボール23は、例えば、マザーボード等と接続される外部接続端子として機能する。
半導体素子30は、例えば、シリコン(Si)等からなる薄板化された半導体基板上に、半導体集積回路(図示略)が形成された回路形成面(ここでは、下面)側がパッシベーション膜で覆われ、その回路形成面に接続端子31が配設された構造を有している。
半導体素子30としては、例えば、CPU(Central Processing Unit)チップやGPU(Graphics Processing Unit)チップなどのロジックチップを用いることができる。また、半導体素子30としては、例えば、DRAM(Dynamic Random Access Memory)チップやフラッシュメモリチップなどのメモリチップを用いることもできる。半導体素子30の平面形状は、任意の形状及び任意の大きさとすることができる。例えば、半導体素子30は、平面視略正方形状に形成されている。半導体素子30の大きさは、例えば、平面視で10mm×10mm程度とすることができる。半導体素子30の厚さは、例えば、10〜100μm程度とすることができる。
半導体素子30は、例えば、配線基板20にフリップチップ実装されている。すなわち、半導体素子30は、接続端子31を介して、配線基板20の接続用パッド22と電気的に接続されている。接続端子31としては、例えば、金(Au)バンプやはんだバンプを用いることができる。はんだバンプの材料としては、例えば、Pbを含む合金、SnとCuの合金、SnとAgの合金、SnとAgとCuの合金などを用いることができる。
半導体素子30の下面(回路形成面)と基板本体21の上面21A(つまり、配線基板20の上面)との間にはアンダーフィル樹脂35が充填されている。アンダーフィル樹脂35の材料としては、例えば、エポキシ系樹脂などの絶縁性樹脂を用いることができる。
半導体素子30の回路形成面と反対側の背面(ここでは、上面)には、接着剤40が形成されている。接着剤40としては、例えば、シリコンポリマー系の樹脂や、熱伝導部材(TIM:Thermal Interface Material)を用いることができる。熱伝導部材の材料としては、例えば、熱伝導性の良い高電気伝導材であるインジウム等を用いることができる。また、熱伝導部材の他の例としては、高電気伝導材を含有するシリコングリース、或いは金属フィラー、グラファイト等を含有した有機系の樹脂バインダー等を用いることができる。接着剤40は、半導体素子30と放熱板50とを接着する機能と、半導体素子30と放熱板50とを熱的に接続する機能とを有している。なお、接着剤40の厚さは、例えば、20〜30μm程度とすることができる。
放熱板50は、半導体素子30の背面上に接着剤40を介して設けられている。放熱板50は、ヒートスプレッダとも呼ばれる。放熱板50は、半導体素子30が発する熱の密度を分散させる機能を有する。また、放熱板50は、半導体素子30上に設けられているため、半導体素子30を機械的に保護する機能も有する。放熱板50の材料としては、熱伝導率の良好な材料であることが好ましい。例えば、放熱板50の材料としては、Cu、Ag、アルミニウム(Al)又はそれらの合金等を用いることができ、本実施形態ではAlを用いる。なお、放熱板50の材料としては、熱伝導率が良好な材料であれば、金属以外の材料を用いることもできる。
放熱板50は、平板状に形成された本体部51と、本体部51と一体的に形成され、本体部51の端部から外側に突出された突出部52とを有している。本体部51の下面は、接着剤40を介して半導体素子30の背面に熱的に結合されている。これにより、半導体素子30から発生する熱は、接着剤40を介して放熱板50に放熱される。また、本体部51の上面51Aは、封止樹脂60から露出されている。
突出部52は、本体部51よりも低い位置に配置されている。突出部52は、本体部51と連続して形成された接続部53及び延出部54を有している。接続部53は、本体部51と、その本体部51よりも低い位置の平面上に形成された延出部54とを接続する。本例の接続部53は、本体部51の端部から基板本体21の外周縁側に向かって斜め下方に屈曲形成されている。また、本例の延出部54は、接続部53の端部から本体部51の端部とは反対方向の外周縁側に向かって略水平に屈曲形成されている。延出部54は、例えば、その上面54Aが本体部51の上面51Aと平行となるように形成されている。本例では、延出部54の下面が、本体部51の下面及び半導体素子30の背面(ここでは、上面)よりも低い位置であって、且つ半導体素子30の回路形成面(ここでは、下面)よりも高い位置に形成されている。これら本体部51と接続部53と延出部54とによって段差部が形成されている。
図2に示すように、本体部51は、例えば、平面視略正方形状に形成されている。本例の本体部51の平面形状は、正方形の角部が面取りされるように形成されている。このため、本例の本体部51は、平面視略八角形状に形成されている。本体部51の平面形状は、基板本体21の平面形状よりも一回り小さく形成されている。また、本体部51の平面形状は、半導体素子30の平面形状よりも一回り大きく形成されている。このため、封止樹脂60から露出される露出面となる本体部51の上面51Aの平面形状は、半導体素子30の平面形状よりも大きく形成されている。
突出部52は、面取りされた本体部51の角部(コーナー)から配線基板20の角部に向かって突出するように形成されている。本例の突出部52は、平面視において配線基板20の対角線に沿った方向に延びるように形成されている。このように、突出部52は、本体部51の角部のみに対応して形成されている。このため、図1(b)及び図2に示すように、配線基板20の外周領域と平面視で重なる領域には、その四隅に突出部52が設けられるのみで、その他の部分には放熱板50が設けられていない。
図1(a)に示すように、放熱板50の下面と基板本体21の上面21Aとの間の空間には、半導体素子30等を封止する封止樹脂60が充填されている。この封止樹脂60は、突出部52(接続部53及び延出部54)の上面を被覆するように形成されている。このため、突出部52は、その上下両面が封止樹脂60によって被覆(封止)されている。また、放熱板50が形成されていない基板本体21の外周領域に形成された封止樹脂60は、本体部51の側面及び突出部52の側面を被覆するように形成されている。この外周領域に形成された封止樹脂60の上面60Aは、例えば、本体部51の上面51Aと略面一に形成されている。また、封止樹脂60の外側面は、突出部52の延出部54の外側面及び基板本体21の外側面と略面一に形成されている。
このような封止樹脂60により、放熱板50が配線基板20に対して固定されるとともに、半導体素子30が封止される。すなわち、封止樹脂60は、配線基板20と放熱板50とを接着する接着剤として機能するとともに、半導体素子30を保護する保護層として機能する。また、封止樹脂60を設けたことにより、半導体装置10全体の機械的強度を高めることができる。このため、配線基板20及び放熱板50を薄型化することができ、半導体装置10全体を薄型化することができる。
封止樹脂60の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂などの絶縁性樹脂を用いることができる。また、封止樹脂60の材料としては、例えば、エポキシ系樹脂やポリイミド系樹脂にシリカ等のフィラーを混入した樹脂材を用いることができる。フィラーとしては、シリカ等の周知の無機化合物、又は、有機化合物等を用いることができる。また、封止樹脂60としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などにより形成されたモールド樹脂を用いることができる。
ここで、図1(b)に示した半導体装置10の側面は、例えば、製造過程においてダイシングブレード等によって切断された切断面である。この半導体装置10の側面には、基板本体21の外側面と、封止樹脂60の外側面と、突出部52の延出部54の外側面とが露出されている。そして、上述したように、これら基板本体21の外側面、封止樹脂60の外側面、延出部54の外側面が略面一に形成されている。このとき、上下両面が封止樹脂60によって被覆され、その封止樹脂60内に埋め込まれた延出部54の外側面は、封止樹脂60の厚さ方向の中途位置において封止樹脂60から露出されている。
次に、半導体装置10の製造方法について説明する。なお、説明の便宜上、最終的に半導体装置10の各構成要素となる部分には、最終的な構成要素の符号を付して説明する。
図3(a)及び図3(b)に示す工程では、まず、配線基板20を用意する。配線基板20の基板本体21としては、半導体装置10が多数個取れる大判の基板が使用される。詳述すると、基板本体21には、半導体装置10に対応する構造体が形成される個別領域C1がマトリクス状(図3(a)では、4×3)に形成されている。なお、大判の基板本体21は、最終的に破線で示した切断線D1に沿ってダイシングブレード等によって切断され、個々の半導体装置10として切り出される。
また、各個別領域C1には、図3(b)に示した構造体、つまり基板本体21と、基板本体21の上面21Aに形成された接続用パッド22とを有する構造体が形成されている。この構造体は、公知の製造方法により製造することが可能であるため、ここでは説明を省略する。
続いて、各個別領域C1の接続用パッド22に、半導体素子30の接続端子31をフリップチップ接合する。次いで、基板本体21の上面21Aと半導体素子30の回路形成面との間にアンダーフィル樹脂35を形成する。
次に、図4に示す工程では、各半導体素子30の背面上に接着剤40を形成する。例えば、半導体素子30の背面上に熱硬化型の接着剤40を塗布する。
続いて、図5(a)及び図5(b)に示すように、複数の放熱板50が連結された大判の放熱板55を用意する。放熱板55には、基板本体21の個別領域C1に対応して複数の個別領域E1がマトリクス状(図5(a)では、4×3)、具体的には個別領域C1と同一の平面配置で形成されている。また、放熱板55は、複数の個別領域E1を囲むように形成されたフレーム部56を有している。
各個別領域E1には、その個別領域E1の平面視略中央部に形成された本体部51と、その本体部51の四隅から個別領域E1の角部に向かって突出された突出部52とを有する放熱板50が形成されている。換言すると、各個別領域E1には、本体部51及び突出部52を画定する開口部50Xが形成されている。開口部50Xは各個別領域E1間の領域に形成されており、この開口部50Xによって、隣り合う放熱板50の本体部51同士が離間して形成されている。また、開口部50Xの形成により、各個別領域E1の境界(破線参照)を含む外周領域には、各放熱板50のうちの突出部52のみが配置されている。
各放熱板50の突出部52は、隣り合う放熱板50の突出部52又はフレーム部56と連結されている。具体的には、各放熱板50は隣り合う放熱板50と互いの突出部52を介して連結され、外側に配置された放熱板50の突出部52がフレーム部56と連結されている。このように、複数の放熱板50がフレーム部56によって支持され、各本体部51がフレーム部56及び突出部52によって支持されている。このため、放熱板55では、突出部52が本体部51を支持する吊り部として機能する。そして、突出部52は例えば段差加工により形成され、図5(b)に示すように、その突出部52と本体部51とによって段差部が形成されている。ここで、突出部52は、本体部51の端部から斜め下方に傾斜して形成された接続部53と、本体部51と略平行に形成された延出部54とを有している。なお、以上説明した大判の放熱板55は、例えば、プレス加工、鍛造加工や機械切削などにより製造される。例えば、放熱板55は、金属板を型抜きした後にプレス加工して製造される。
次に、図6(a)に示す工程では、配線基板20上に、放熱板55を配置する。具体的には、配線基板20の4×3個の個別領域C1と、放熱板55の4×3個の個別領域E1とがそれぞれ上下に整列するように、放熱板55を配線基板20上に配置する。より具体的には、各放熱板50の本体部51の下面が各半導体素子30の背面に対向するように、且つ各放熱板50の延出部54が個別領域C1の境界(つまり、切断線D1)となる基板本体21の上面21Aと対向するように、半導体素子30上に放熱板55を配置する。このとき、放熱板50のうち延出部54のみが切断線D1上に配置される。
続いて、半導体素子30の背面上に、接着剤40を介して放熱板55を接着する。例えば、上述のように配置した配線基板20、接着剤40及び放熱板50を加熱及び加圧することにより、各放熱板50の本体部51の下面を接着剤40に当接するとともに、接着剤40を硬化する。これにより、放熱板55(放熱板50)が接着剤40を介して半導体素子30に接合される。例えば、図4に示した構造体と、図5(b)に示した放熱板55とを重ね合わせ、一対のプレス熱盤の間に配置し、真空プレスなどにより上下両面から加熱及び加圧することによって、図6(a)に示すような一体構造を得ることができる。
本工程では、複数の放熱板50が連結された大判の放熱板55を半導体素子30上に接着するようにしたため、複数(ここでは、12個)の放熱板50を各個別領域C1の半導体素子30上に一括して接着することができる。したがって、個々に切断された放熱板50を半導体素子30上に個別に接着する場合に比べて、複数の放熱板50を接着するための工数を削減することができる。
次に、図6(b)に示す工程では、配線基板20と放熱板55との間の空間及び放熱板55の開口部50X(図5(a)参照)を充填し、突出部52の上面を被覆する封止樹脂60を形成する。この封止樹脂60は、本体部51の側面を被覆するように、且つ、本体部51よりも低い位置に形成された突出部52の上下両面を被覆するように形成される。また、突出部52の上面を被覆する封止樹脂60及び開口部50Xを充填する封止樹脂60、つまり各個別領域C1の外周領域に形成された封止樹脂60の上面60Aが本体部51の上面51Aと略面一に形成される。このような封止樹脂60によって、配線基板20と放熱板50とが強固に固定される。また、封止樹脂60によって、半導体素子30が封止される。
例えば、封止樹脂60の材料として熱硬化性を有したモールド樹脂を用いる場合には、図6(a)に示した構造体を金型内に収容し、その金型内に圧力(例えば、5〜10MPa)を印加し、流動化したモールド樹脂を導入する。その後、モールド樹脂を180℃程度の温度で加熱して硬化させることで、封止樹脂60を形成する。なお、モールド樹脂を充填する方法としては、例えば、トランスファーモールド法、コンプレッションモールド法やインジェクションモールド法などの方法を用いることができる。
続いて、各個別領域C1における基板本体21の下面にはんだボール23を形成する。以上の製造工程により、各個別領域C1に半導体装置10に対応する構造体を製造することができる。
その後、図6(b)に示す構造体を切断線D1に沿ってダイシングブレード等によって切断する。具体的には、切断線D1上の基板本体21、封止樹脂60及び突出部52の延出部54を切断する。これにより、本実施形態の半導体装置10が個片化され、複数の半導体装置10が製造される。なお、個片化後の半導体装置10の切断面には、基板本体21、封止樹脂60及び延出部54の外側面が露出される。
本工程は、ダイシングブレード等によって、例えば基板本体21の下面側から切断線D1に沿って切断が行われる。このとき、図6(b)に示した構造体では、切断線D1(切断領域)上には放熱板50のうち突出部52の延出部54のみが配置され、その延出部54の上面54Aが封止樹脂60によって被覆されている。このため、図6(b)に示した構造体における切断線D1上の上面には、金属板である放熱板50(延出部54)が露出されていない。したがって、ダイシングブレードによって基板本体21の下面側から切断が行われる場合であっても、切断面にバリ(ここでは、メタルバリ)が発生することを抑制することができる。
以上説明した本実施形態によれば、以下の効果を奏することができる。
(1)配線基板20に半導体素子30をフリップチップ実装し、その半導体素子30の背面上に接着剤40を介して放熱板50を接着し、その放熱板50と配線基板20との間の空間を充填する封止樹脂60を形成するようにした。この封止樹脂60を設けたことにより、半導体装置10全体の機械的強度を高めることができる。これにより、半導体装置10の反りを効果的に低減することができる。また、配線基板20及び放熱板50を薄型化することが可能となるため、半導体装置10全体の薄型化を図ることができる。
(2)放熱板50の一部である突出部52の上下両面を被覆する封止樹脂60を形成するようにした。これにより、突出部52が封止樹脂60内に埋め込まれるため、放熱板50が半導体素子30から脱離することを好適に抑制できる。
(3)封止樹脂60から上面51Aが露出される本体部51の外形(平面形状)を半導体素子30の外形(平面形状)よりも大きく形成した。これにより、半導体素子30から発する熱を、放熱板50(本体部51)によって大気中に効率良く放熱させることができる。ひいては、半導体装置10における放熱性を向上させることができる。
(4)ところで、半導体装置10を個片化する際に、切断線D1上に放熱板50が露出されていると、放熱板50の切断面にバリが発生するという問題がある。例えば、封止樹脂60を形成する前の図6(a)に示した構造体を切断線D1に沿って切断すると、放熱板50の切断面にバリが発生する。なお、封止樹脂60が形成された場合であっても、切断線D1上において封止樹脂60から放熱板50の上面が露出されている場合には、放熱板50の切断面にバリが発生する。
これに対し、本実施形態では、切断線D1上に放熱板50のうち突出部52のみを配置し、その突出部52の上下両面を被覆する封止樹脂60を形成した後に、切断線D1上に形成された封止樹脂60及び突出部52等を切断するようにした。すなわち、切断線D1上において突出部52が封止樹脂60から露出されていない状態で、その切断線D1に沿って封止樹脂60及び突出部52等を切断するようにした。このため、切断面にバリが発生することを好適に抑制できる。
(5)複数の放熱板50が連結された大判の放熱板55において、隣り合う放熱板50の間に開口部50Xを形成し、本体部51の角部のみから突出するように形成された突出部52を介して隣り合う放熱板50同士を連結するようにした。これにより、本体部51の外周全面に突出部52を設ける場合に比べて、切断線D1上に配置される突出部52の領域を小さくすることができる。したがって、半導体装置10の個片化の際における突出部52(放熱板50)の切断量を減らすことができる。この結果、製造時間を短縮することができ、製造コストの削減に貢献することができる。また、切断時におけるダイシングブレードの損傷を低減することができる。
(6)複数の放熱板50が連結された大判の放熱板55を半導体素子30上に接着するようにした。このため、複数(ここでは、12個)の放熱板50を各個別領域C1の半導体素子30上に一括して接着することができる。したがって、個々に切断された放熱板50を半導体素子30上に個別に接着する場合に比べて、複数の放熱板50を接着するための工数を削減することができる。この結果、製造時間を短縮することができ、製造コストの削減に貢献することができる。
(第2実施形態)
以下、図7〜図9に従って第2実施形態を説明する。この実施形態の半導体装置10Aは、突出部52の形成位置が上記第1実施形態と異なっている。以下、第1実施形態との相違点を中心に説明する。なお、先の図1〜図6に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図8に示すように、半導体装置10Aにおける放熱板50の本体部51は、例えば、平面視略正方形状に形成されている。本体部51の平面形状は、基板本体21の平面形状よりも一回り小さく形成され、半導体素子30の平面形状よりも一回り大きく形成されている。
突出部52は、本体部51の外形をなす各辺の任意の一箇所から外側に向かって突出するように形成されている。本例の突出部52は、本体部51の各辺の略中心部から外側に向かって突出するように形成されている。このため、図7(b)及び図8に示すように、配線基板20の外周領域と平面視で重なる領域には、その配線基板20の各辺に対して1つの突出部52が設けられるのみで、その他の部分には放熱板50が設けられていない。
図7(a)に示すように、突出部52は、上記第1実施形態と同様に、本体部51の各辺の一箇所(端部)から斜め下方に屈曲形成された接続部53と、接続部53の端部から外側に向かって略水平に屈曲形成された延出部54とを有している。そして、突出部52の上下両面は封止樹脂60によって被覆されている。
ここで、図7(b)に示した半導体装置10Aの側面は、例えば、製造過程においてダイシングブレード等によって切断された切断面である。この半導体装置10Aの側面には、基板本体21の外側面と、封止樹脂60の外側面と、突出部52の延出部54の外側面とが露出されている。そして、これら基板本体21の外側面、封止樹脂60の外側面、延出部54の外側面が略面一に形成されている。このとき、封止樹脂60内に埋め込まれた延出部54の外側面は、封止樹脂60の厚さ方向の中途位置であって、且つ封止樹脂60の外側面の幅方向(図中左右方向)の略中心位置において封止樹脂60から露出されている。
以上説明した半導体装置10Aは、上記第1実施形態の半導体装置10と略同様の製造方法により製造することができる。但し、製造過程で使用される大判の放熱板55Aの構造が異なるため、その放熱板55Aについて以下に説明する。ここでは、上記第1実施形態における放熱板55との相違点を中心に説明する。
図9(a)に示すように、放熱板55Aの各個別領域E1には、その個別領域E1の平面視略中央部に形成された本体部51と、その本体部51の各辺の中心部から個別領域E1の外周縁側に向かって突出された突出部52とを有する放熱板50が形成されている。換言すると、各個別領域E1には、本体部51及び突出部52を画定する開口部50Yが形成されている。開口部50Yは各個別領域E1間の領域に形成されており、この開口部50Yによって、隣り合う放熱板50の本体部51同士が離間して形成されている。また、開口部50Yの形成により、各個別領域E1の境界(破線参照)を含む外周領域には、各放熱板50のうちの突出部52のみが配置されている。
各放熱板50は隣り合う放熱板50と互いの突出部52を介して連結され、外側に配置された放熱板50の突出部52がフレーム部56と連結されている。このように、本例の放熱板55Aでは、図中左右方向に延出された突出部52及び図中上下方向に延出された突出部52によって、隣り合う放熱板50(本体部51)同士が連結されている。なお、突出部52は例えば段差加工により形成され、図9(b)に示すように、その突出部52と本体部51とによって段差部が形成されている。以上説明した大判の放熱板55Aは、例えば、プレス加工、鍛造加工や機械切削などにより製造される。
以上説明した大判の放熱板55Aは、先の図6(a)に示した工程において、放熱板55の代わりに用いられる。すなわち、放熱板55Aは、半導体素子30の背面上に接着剤40を介して接着される。その後、図6(b)に示した工程及び切断工程を実施することにより、本実施形態の半導体装置10Aを製造することができる。
以上説明した本実施形態によれば、上記第1実施形態と同様の効果を奏することができる。
(他の実施形態)
なお、上記各実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・図10に示すように、延出部54の上面54Aに切り欠き部54Xを形成するようにしてもよい。切り欠き部54Xは、延出部54の接続部53と接続される端部とは反対側の端部(つまり、配線基板20の外周縁側の端部)における上面54Aに形成されている。このため、半導体装置10Bでは、切り欠き部54Xが形成されていない場合に比べて、封止樹脂60の外側面から露出する延出部54の外側面の面積が小さくなる。この場合には、例えば、半導体装置10Bの個片化の際に切断部分となる延出部54が薄くなるため、上記個片化の際における延出部54(放熱板50)の切断量を減らすことができる。なお、切り欠き部54Xは、例えばプレス加工により、延出部54の一部の厚さを薄くするように形成される。
なお、切り欠き部54Xを、延出部54の端部における下面に形成するようにしてもよい。
・あるいは、放熱板55,55Aにおいて、個別領域E1の境界上に位置する延出部54の厚さ方向の中途部に、その延出部54を幅方向に貫通する貫通孔を形成するようにしてもよい。これによっても、半導体装置10の個片化の際における延出部54の切断量を減らすことができる。
・図11に示すように、放熱板50の突出部52(ここでは、延出部54)を、接着剤70を介して、基板本体21の上面21Aに形成されたグランド配線24に接合するようにしてもよい。ここで、接着剤70は、導電性を有する導電性接着剤である。接着剤70としては、例えば、Agペーストを用いることができる。この接着剤70を介して、放熱板50はグランド配線24と電気的に接続されている。本例の放熱板50の材料としては、Cu、Ag、Al又はそれらの合金等の導電性を有する材料が用いられる。
グランド配線24は、グランド電位とされた配線である。このため、グランド配線24と電気的に接続される放熱板50もグランド電位とされる。グランド配線24は、基板本体21の外周領域に形成され、アンダーフィル樹脂35から露出されている。
このような半導体装置10Cでは、放熱板50を、半導体素子30を電磁波等から保護するシールド層として機能させることができる。
・また、上記各実施形態及び上記各変形例の半導体装置10,10A,10Bにおいて、半導体装置10Cと同様に基板本体21の上面21Aにグランド配線24を形成した上で、封止樹脂60を、導電性を有する材料からなる封止樹脂に変更してもよい。この場合の放熱板50は、導電性を有する封止樹脂を介してグランド配線24と電気的に接続される。
・あるいは、半導体装置10,10A,10Bの個片化後に、放熱板50と配線基板20に形成されたグランド配線とを電気的に接続する金属層を形成するようにしてもよい。例えば、個片化後の半導体装置10,10A,10Bの側面に、封止樹脂60から露出された放熱板50(先端部54)の外側面と基板本体21から露出されたグランド配線とを接続する接続配線を形成するようにしてもよい。
・上記各実施形態及び上記各変形例における放熱板50の接続部53を、本体部51の端部から下向きに垂直に屈曲させるようにしてもよい。
・上記各実施形態では、製造過程における配線基板20を、マトリクス状に配列された複数の個別領域C1を有する配線基板に具体化した。これに限らず、例えば、個別領域C1が帯状に複数個配列された配線基板20に具体化してもよい。すなわち、個別領域C1がN×M個(Nは2以上の整数、Mは1以上の整数)配列された配線基板であれば、その個別領域C1の配列は特に限定されない。
・上記各実施形態では、放熱板55,55Aを、マトリクス状に配列された複数の放熱板50が連結された大判の放熱板に具体化した。これに限らず、例えば、帯状に配列された複数の放熱板50が連結された大判の放熱板に具体化してもよい。すなわち、N×M個の放熱板50が連結された大判の放熱板であれば、その放熱板50の配列は特に限定されない。
・上記各実施形態及び上記各変形例の配線基板20に実装される半導体素子30の個数は特に限定されない。例えば、配線基板20に2個以上の半導体素子30を実装するようにしてもよい。
・また、配線基板20に半導体素子30以外の電子部品を実装するようにしてもよい。
・上記各実施形態及び上記各変形例では、BGA型の配線基板20に具体化したが、PGA(Pin Grid Array)型の配線基板やLGA(Land Grid Array)型の配線基板に具体化してもよい。
・上記各実施形態及び上記各変形例の放熱板50の上方に放熱フィン、ヒートパイプやベーパチャンバなどの各種冷却・放熱手段を設けるようにしてもよい。
10,10A〜10C 半導体装置
20 配線基板
21 基板本体
24 グランド配線
30 半導体素子
40 接着剤
50 放熱板
51 本体部
52 突出部
53 接続部
54 延出部
54X 切り欠き部
55,55A 大判の放熱板
60 封止樹脂
70 接着剤

Claims (8)

  1. 配線基板と、
    前記配線基板に実装された半導体素子と、
    前記半導体素子の上面に接着剤を介して設けられた放熱板と、
    前記放熱板と前記配線基板との間に充填された封止樹脂と、を有し、
    前記放熱板は、
    前記半導体素子と平面視で重なるように形成され、前記半導体素子の平面形状よりも平面形状が大きく形成された本体部と、
    前記本体部と一体に形成され、前記本体部の端部から外側に突出するように形成され、前記本体部よりも低い位置に設けられた突出部と、を有し、
    前記封止樹脂は、前記突出部の上下両面を被覆するように形成され、
    前記本体部の上面は、前記封止樹脂から露出されていることを特徴とする半導体装置。
  2. 前記突出部は、前記本体部の角部から外側に突出するように形成され、又は前記本体部の外形をなす各辺の1箇所から外側に突出するように形成されていることを特徴とする請求項1に記載の半導体装置。
  3. 前記突出部は、前記本体部の端部から下方に屈曲された接続部と、前記接続部の端部から前記配線基板の外周縁に向かって前記本体部と平行となるように屈曲された延出部とを有することを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記延出部の外側面は、前記封止樹脂の外側面及び前記配線基板の外側面と面一になるように形成されていることを特徴とする請求項3に記載の半導体装置。
  5. 前記延出部の前記接続部と接続される端部とは反対側の端部に切り欠き部が形成されていることを特徴とする請求項3又は4に記載の半導体装置。
  6. 前記突出部は、導電性を有する接着剤を介して、前記配線基板の上面に形成されたグランド配線と電気的に接続されていることを特徴とする請求項1〜5のいずれか一項に記載の半導体装置。
  7. N×M個(Nは2以上の整数、Mは1以上の整数)の個別領域を有する配線基板を準備し、前記各個別領域における前記配線基板の上面に半導体素子を実装する工程と、
    本体部と、前記本体部と一体に形成され、前記本体部の端部から外側に突出して前記本体部と段差状に形成された突出部とを有する放熱板がN×M個連結された大判の放熱板を準備する工程と、
    前記本体部が前記半導体素子と平面視で重なるように、前記半導体素子の背面上に接着剤を介して前記大判の放熱板を接着する工程と、
    前記大判の放熱板と前記配線基板との間の空間を充填し、前記突出部の上下両面を被覆し、前記本体部の上面を露出する封止樹脂を形成する工程と、
    切断領域上に配置された前記封止樹脂と前記突出部と前記配線基板とを切断して個片化する工程と、を有し、
    前記切断領域は、前記各個別領域において前記本体部よりも外側に設定されていることを特徴とする半導体装置の製造方法。
  8. 前記突出部は、前記本体部の角部から外側に突出するように形成され、又は前記本体部の外形をなす各辺の1箇所から外側に突出するように形成されていることを特徴とする請求項7に記載の半導体装置の製造方法。
JP2014227144A 2014-11-07 2014-11-07 半導体装置及び半導体装置の製造方法 Pending JP2016092300A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014227144A JP2016092300A (ja) 2014-11-07 2014-11-07 半導体装置及び半導体装置の製造方法
US14/886,312 US9666506B2 (en) 2014-11-07 2015-10-19 Heat spreader with wiring substrate for reduced thickness

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014227144A JP2016092300A (ja) 2014-11-07 2014-11-07 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016092300A true JP2016092300A (ja) 2016-05-23
JP2016092300A5 JP2016092300A5 (ja) 2017-07-20

Family

ID=55912832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014227144A Pending JP2016092300A (ja) 2014-11-07 2014-11-07 半導体装置及び半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9666506B2 (ja)
JP (1) JP2016092300A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018064060A (ja) * 2016-10-14 2018-04-19 オムロン株式会社 電子装置およびその製造方法
JP2018176356A (ja) * 2017-04-13 2018-11-15 ファナック株式会社 制御装置及び機械学習装置
JP2020145270A (ja) * 2019-03-05 2020-09-10 住友ベークライト株式会社 電子装置
WO2021177093A1 (ja) * 2020-03-06 2021-09-10 株式会社村田製作所 放熱構造体及び電子機器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI575676B (zh) * 2014-11-17 2017-03-21 矽品精密工業股份有限公司 電子封裝結構及其製法
FR3053526B1 (fr) 2016-07-01 2018-11-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication collective de dispositifs electroniques et dispositif electronique
CN111769085A (zh) * 2020-07-20 2020-10-13 杰华特微电子(杭州)有限公司 一种半导体散热片装置、封装方法及封装结构
US11482482B2 (en) * 2020-09-11 2022-10-25 Advanced Semiconductor Engineering, Inc. Substrate structures, methods for forming the same and semiconductor device structures comprising the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006501677A (ja) * 2002-09-30 2006-01-12 アドバンスド インターコネクト テクノロジーズ リミテッド ブロック成形集成体用の耐熱強化パッケージ
EP2709144A2 (en) * 2012-09-14 2014-03-19 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW510158B (en) * 1999-05-14 2002-11-11 Siliconware Precision Industries Co Ltd Heat dissipation structure for semiconductor device
JP2001210761A (ja) * 2000-01-24 2001-08-03 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP3817453B2 (ja) * 2001-09-25 2006-09-06 新光電気工業株式会社 半導体装置
US7109520B2 (en) * 2003-10-10 2006-09-19 E. I. Du Pont De Nemours And Company Heat sinks
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
JP2006332436A (ja) * 2005-05-27 2006-12-07 Shinko Electric Ind Co Ltd 半導体モジュールおよび半導体モジュール用放熱板
JP2009302556A (ja) 2009-08-31 2009-12-24 Renesas Technology Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006501677A (ja) * 2002-09-30 2006-01-12 アドバンスド インターコネクト テクノロジーズ リミテッド ブロック成形集成体用の耐熱強化パッケージ
EP2709144A2 (en) * 2012-09-14 2014-03-19 Freescale Semiconductor, Inc. Matrix lid heatspreader for flip chip package

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018064060A (ja) * 2016-10-14 2018-04-19 オムロン株式会社 電子装置およびその製造方法
JP2018176356A (ja) * 2017-04-13 2018-11-15 ファナック株式会社 制御装置及び機械学習装置
US10549423B2 (en) 2017-04-13 2020-02-04 Fanuc Corporation Controller and machine learning device
JP2020145270A (ja) * 2019-03-05 2020-09-10 住友ベークライト株式会社 電子装置
WO2021177093A1 (ja) * 2020-03-06 2021-09-10 株式会社村田製作所 放熱構造体及び電子機器
JPWO2021177093A1 (ja) * 2020-03-06 2021-09-10

Also Published As

Publication number Publication date
US20160133541A1 (en) 2016-05-12
US9666506B2 (en) 2017-05-30

Similar Documents

Publication Publication Date Title
JP6605382B2 (ja) 半導体装置及び半導体装置の製造方法
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US9666506B2 (en) Heat spreader with wiring substrate for reduced thickness
US7656015B2 (en) Packaging substrate having heat-dissipating structure
KR102147354B1 (ko) 반도체 패키지 및 그 제조 방법
KR101069499B1 (ko) 반도체 디바이스 및 그 제조 방법
US20080093733A1 (en) Chip package and manufacturing method thereof
TWI506743B (zh) 半導體裝置的熱能管理結構及其製造方法
JP5081578B2 (ja) 樹脂封止型半導体装置
TWI543314B (zh) 半導體封裝物
KR101323978B1 (ko) 회로 다이의 패키징 방법 및 전자 디바이스
US20130069218A1 (en) High density package interconnect with copper heat spreader and method of making the same
JP2010245383A (ja) 半導体装置および半導体装置の製造方法
US11450580B2 (en) Semiconductor structure and method of fabricating the same
TW201537719A (zh) 堆疊型半導體封裝
JP2012094592A (ja) 半導体装置及びその製造方法
US20120168936A1 (en) Multi-chip stack package structure and fabrication method thereof
CN114551369A (zh) 电子封装件及其制法
JP2008016653A (ja) 半導体パッケージ、その製造方法、プリント基板及び電子機器
CN112420628A (zh) 半导体封装件
KR20100069007A (ko) 반도체 패키지 및 그 제조 방법
WO2014136735A1 (ja) 半導体装置
CN114582851A (zh) 半导体封装
CN107123633B (zh) 封装结构
TWI790054B (zh) 天線整合式封裝結構

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170612

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180327

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20181002