JP2010245383A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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plate type
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Masanori Yoshida
正典 吉田
Katsumi Sugawara
勝美 菅原
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Elpida Memory Inc
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Abstract


【課題】半導体チップの反りを抑制した薄型の半導体装置および半導体装置の製造方法を提供するという課題があった。
【解決手段】配線基板４７と、前記配線基板４７の一面４７ａに積層された２以上の半導体チップ４１〜４５からなるチップ積層体４６と、半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆うように形成された第１の封止体２６と、第１の封止体２６を覆うように形成された第２の封止体２９と、配線基板４７の他面４７ｂに形成された外部端子２８と、を有する半導体装置であって、前記チップ積層体４６が、薄板型の半導体チップ３９と、薄板型の半導体チップ３９よりも板厚が厚い厚板型の半導体チップ４０とを有しており、厚板型の半導体チップ４０の回路形成面４８ａが薄板型の半導体チップ３９に向けられている半導体装置を用いることにより、上記課題を解決できる。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置の高速化、高密度化および多機能化を実現するために、１つの半導体パッケージ内部で、基板上に複数の半導体チップを積層して高密度実装したＣｈｉｐ ｏｎ Ｃｈｉｐ（以下、ＣｏＣ）技術が研究開発されている。なお、ＣｏＣ技術は、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（以下、ＭＣＰ）技術とも呼ばれる。
ＣｏＣ技術を用いた半導体装置（以下、ＣｏＣ型の半導体装置）では、複数の半導体チップが、ワイヤ接続または直接接続（以下、フリップチップ接続）されている。
ＣｏＣ型の半導体装置は複数の半導体チップを積層する構成なので、その厚みが厚くなるという問題があった。特に、携帯電話に代表されるモバイル向けの機器では、できるだけ小型の半導体装置を搭載することが望ましいが、前記機器には年々高密度実装化が要求され、前記要求に応じて半導体装置に搭載する半導体チップの積層数を増加させた場合には、厚みが厚くなりすぎて搭載することが設計上困難となる場合があった。
ＣｏＣ型の半導体装置の厚みを薄くするために、各半導体チップの厚みを薄くした場合には、熱処理工程で、封止樹脂と半導体チップとの間で熱膨張の差による応力（以下、熱応力）が発生して、半導体チップの端部が上方に捲り上がるような反り（以下、凹状の反り）が発生した。特に、積層した半導体チップのうち、基板から最も離れた位置（以下、最上位置）で熱応力が強く加わり、前記最上位置に配置した半導体チップに最も大きな凹状の反りが発生した。この凹状の反りにより、半導体チップや基板にクラック（ワレ）などの不良が発生した。
特許文献１および特許文献２には、半導体チップの反りの問題に対する対策の一例が記載されている。
特許文献１および特許文献２はどちらも半導体装置及びその製造方法に関するものであり、所定の配線等が形成された下部基板（配線基板）と、前記下部基板に電気的に接続された半導体チップと、前記半導体チップを封止する中間部材（封止体）と、前記半導体チップの上方に配置された上部板とを備え、前記上部板の熱膨張率と前記下部基板の熱膨張率がほぼ同じであるＣｏＣ型の半導体装置が開示されている。熱膨張率がほぼ同じである上部板と下部基板とを用いることにより、半導体チップの反りを低減することができる。
しかし、特許文献１および特許文献２に記載の半導体装置は、積層した半導体チップの上方の離れた位置に上部板を配置する構成なので、半導体装置自体の厚みが厚くなる。また、上部板は中間部材とのみ接続される構成なので、機械的な衝撃等により容易に剥がれる。さらに、積層した半導体チップをモールドのみで封止する構成なので、半導体チップ間にボイドが発生して、半導体装置の信頼性を低下させる。
特許文献３〜６には、ＣｏＣ型の半導体装置を補強する構造例が記載されている。
特許文献３は、メモリモジュール及びその製造方法に関するものであり、メモリコアチップ、インターフェースチップ及びインターポーザチップを有するメモリモジュールで、前記インターフェースチップの近傍に放熱板が設けられた構成が開示されている。
また、特許文献４は、積層型半導体装置に関するものであり、第１の半導体チップと第２の半導体チップとを有し、前記半導体チップ間を接続する接続手段が備えられた積層型半導体装置が開示されている。
また、特許文献５は、半導体装置及びその製造方法に関するものであり、基板と、前記基板上に配置された複数の半導体チップからなる積層体と、前記積層体の前記基板側の面と反対側の面または前記基板と前記積層体との間に設けられた補強チップと、を有する半導体装置が開示されている。
さらに、特許文献６は、半導体装置に関するものであり、第１の半導体チップと、前記第１の半導体チップの第１の主面に戴置された第２の半導体チップと、回路基板、とを有し、前記第１の半導体チップの第２の主面が前記回路基板に対向するように前記回路基板に搭載された半導体装置が開示されている。
しかし、いずれの構成を用いても、製造工程で熱応力により発生する半導体チップの凹状の反りを抑制して、薄型の半導体装置を製造することは困難であった。
特開２００６−２６９８６１号公報 特開２００７−０６６９３２号公報 特開２００６−３１９２４３号公報 特開２００７−１９４４４４号公報 特開２００８−２９４３６７号公報 特開２００４−１６５２８３号公報
以上のように、従来の半導体装置では、半導体チップの反りの抑制が困難であった。
本発明の半導体装置は、配線基板と、前記配線基板の一面に積層された２以上の半導体チップからなるチップ積層体と、前記半導体チップの側面を覆うように形成された第１の封止体と、前記第１の封止体を覆うように形成された第２の封止体と、前記配線基板の他面に形成された外部端子と、を有する半導体装置であって、前記チップ積層体が、薄板型の半導体チップと、前記薄板型の半導体チップよりも板厚が厚い厚板型の半導体チップとを有しており、前記厚板型の半導体チップの回路形成面が薄板型の半導体チップに向けられていることを特徴とする。
本発明の半導体装置は、チップ積層体が、薄板型の半導体チップと、前記薄板型の半導体チップよりも板厚が厚い厚板型の半導体チップとを有している構成なので、薄板型の半導体チップの板厚を薄くして半導体装置の厚さを薄くしても、厚板型の半導体チップが熱応力による凹状の反りを抑制して、２以上の半導体チップからなるチップ積層体の反り耐性を強化することができ、半導体チップのクラックの発生を抑制することができる。これにより、半導体チップの反りを抑制した薄型の半導体装置および半導体装置の製造方法を提供することができる。
また、本発明の半導体装置は、厚板型の半導体チップの回路形成面が薄板型の半導体チップに向けられている構成なので、熱応力が加わったときに発生する厚板型の半導体チップの回路形成面側の縮む力（以下、凸状の力）が、凹状の反りを緩和して、半導体装置の厚さを薄くしても、半導体チップのクラックの発生を抑制することができる。
本発明の第１の実施形態の半導体装置を示す透過底面図である。 図１のＡ−Ａ’線における断面図である。 本発明の半導体装置の製造方法に用いる切断前配線基板の平面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する平面図である。 本発明の第２の実施形態の半導体装置を示す断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する断面図である。 本発明の半導体装置の製造方法の一例を説明する平面図である。 本発明の半導体装置の製造方法の一例を説明する平面図である。 比較例の半導体装置を示す透過底面図である。 図２２のＣ−Ｃ’線における断面図である。
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
＜＜半導体装置＞＞
まず、本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の第１の実施形態である半導体装置の一例を示す透過底面図である。また、図２は、図１のＡ−Ａ’線における断面図である。
図１に示すように、本発明の実施形態である半導体装置１１には、平面視矩形状の配線基板４７に形成されてなる絶縁膜３０と、絶縁膜３０上に平面視格子状に配置された複数の平面視円形状の外部端子２８と、が備えられている。
絶縁膜３０が形成された配線基板４７の下には、平面視矩形状の半導体チップ４１、４２、４３、４４、４５（以下、４１〜４５）が配置されている。また、半導体チップ４１〜４５には、平面視円形状の貫通電極３２が平面視格子状に配置されており、それぞれ外部端子２８に接続されている。半導体チップ４１〜４５は、第１の封止体２６に囲まれており、第１の封止体２６は第２の封止体２９に囲まれている。
図２に示すように、本発明の実施形態である半導体装置１１には、配線基板４７と、チップ積層体４６と、が備えられている。また、チップ積層体４６は、第１の封止体２６に覆われており、第１の封止体２６は第２の封止体２９に覆われている。
チップ積層体４６は、配線基板４７の一面４７ａ上に半導体チップ４５〜４１がこの順序で積層されてなる。これにより、本発明の実施形態である半導体装置１１は、チップオンチップ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ：以下、ＣｏＣ）型の半導体装置とされている。
図２に示すように、チップ積層体４６の側面は第１の封止体２６に覆われている。第１の封止体２６は、配線基板４７側が下底側となる断面視台形状とされており、第１の封止体２６の側面２６ｃは傾斜面とされている。
第２の封止体２９は、第１の封止体２６およびチップ積層体４６を覆うように形成されており、チップ積層体４６は配線基板４７に強く固着されている。
以下、各部材について説明する。
＜配線基板＞
配線基板４７は、絶縁材料からなる平面視矩形状の板状の部材であればよく、たとえば、ポリイミド基材からなるフレキシブル基板またはガラスエポキシ基板などを用いることができる。
配線基板４７には、一面側から他面側に貫通する貫通電極３２が備えられるとともに、貫通電極３２に接続して一面側の接合パッド３３および他面側の接合パッド３４が備えられている。配線基板４７の両面には所定の配線が形成されており、図２に示すように、前記配線はソルダーレジストのような絶縁膜３０で覆われている。絶縁膜３０から露出された接合パッド３４はランド３１とされており、断面視円形状の外部端子２８が接合されている。なお、ランド３１間隔は、たとえば、０．８ｍｍ間隔とされ、配線基板４７上に平面視格子状に配置される。また、配線基板４７の厚さは、特に限定されるものではなく、たとえば、１００μｍ厚とする。
＜チップ積層体＞
図２に示すように、チップ積層体４６は、配線基板４７の一面４７ａ上に半導体チップ４５〜４１がこの順序で積層されてなる。
＜半導体チップ＞
半導体チップ４１の他面４１ｂ、半導体チップ４２の他面４２ｂ、半導体チップ４３の他面４３ｂ、半導体チップ４４の他面４４ｂおよび半導体チップ４５の一面４５ａには、回路形成層４８が形成されており、それぞれ回路形成面４８ａとされている。
半導体チップ４１〜４４の回路形成層４８にはＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＤＲＡＭ）回路などが形成されており、半導体チップ４１〜４４は情報を格納する為に用いられるＤＲＡＭコアチップとされている。
また、半導体チップ４５の回路形成層４８にはＩｎｔｅｒｆａｃｅ（以下、ＩＦ）回路などが形成されており、半導体チップ４５は半導体チップ４１〜４４のデータの入出力を制御する為に用いられるＩＦチップとされている。
半導体チップ４５以外の半導体チップ４１〜４４はすべて、回路形成面４８ａが配線基板４７側に向く方向（フェースダウン方向）に積層されている。そのため、ＤＲＡＭコアチップとして単一の回路形成層４８を有する半導体チップを用意すればよく、ＤＲＡＭコアチップとしてバンプ電極等が反転配置されたミラーチップを用意する必要がないので、半導体装置の製造コストを低減することができる。
なお、ＩＦチップである半導体チップ４５は、その回路形成面４８ａが配線基板４７と反対側に向く方向（フェースアップ方向）に配置されている。
各半導体チップ４１〜４５には、一面側から他面側に貫通する貫通電極３２が備えられるとともに、貫通電極３２の接続する一面側の接合パッド３３および他面側の接合パッド３４が備えられている。
各半導体チップ４１〜４５はそれぞれ離間されて配置されるとともに、各半導体チップ４１〜４５の間で一面側の接合パッド３３と他面側の接合パッド３４とが互いに接合されて積層されている。
また、半導体チップ４５と配線基板４７は離間されて配置されるとともに、配線基板４７の一面側の接合パッド３３は、半導体チップ４５の他面側の接合パッド３４に、Ａｕ等からなるワイヤスタッドバンプ（以下、ワイヤバンプ）３５を介して接合されている。さらに、配線基板４７のランド３１には断面視円形状の外部端子２８が接続されている。
すなわち、配線基板４７の一面側の接合パッド３３は、１段目の半導体チップ４５の他面側の接合パッド３４に、ワイヤバンプ３５を介して接続されている。また、１段目の半導体チップ４５の一面側の接合パッド３３は、２段目の半導体チップ４４の他面側の接合パッド３４に接続されている。同様に、２段目の半導体チップ４４の一面側の接合パッド３３は、３段目の半導体チップ４３の他面側の接合パッド３４に接続されている。同様に、３段目の半導体チップ４３の一面側の接合パッド３３は、４段目の半導体チップ４２の他面側の接合パッド３４に接続されている。同様に、４段目の半導体チップ４２の一面側の接合パッド３３は、５段目の半導体チップ４１の他面側の接合パッド３４に接続されている。
なお、ワイヤバンプ３５としては、半田バンプなどを用いてもよい。
このように各半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４が接続されることにより、配線基板４７の他面側の接合パッド３４（ランド３１）に接続された外部端子２８から５段目の半導体チップ４１の一面側の接合パッド３３までの導通を確保することができる。
チップ積層体４６は、図２に示すように、半導体チップ４２〜４５と、半導体チップ４２〜４５よりも板厚が厚い半導体チップ４１とを有している。ここで、半導体チップ４２〜４５は薄板型の半導体チップ３９とされ、半導体チップ４１は厚板型の半導体チップ４０と呼称する。
薄板型の半導体チップ３９の板厚ｄ２は、従来の１チップ構成の半導体チップの厚さより薄くすることが好ましく、例えば、３０〜５０μｍ厚とする。
厚板型の半導体チップ４０の板厚ｄ１は、薄板型の半導体チップ３９の板厚ｄ２のより厚くすることが好ましく、薄板型の半導体チップ３９の板厚ｄ２の１．５倍を超える厚さとすることがより好ましい。
厚板型の半導体チップ４０は、チップ積層体４６の配線基板４７と反対側に配置されている。なお、チップ積層体４６の配線基板４７と反対側の位置は、第１の封止材２６の熱硬化収縮の際、最も熱応力がかかる位置である。そのため、厚板型の半導体チップ４０をこの位置に配置することにより、チップ積層体４６の熱応力による反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制することができる。
また、厚板型の半導体チップ４０の回路形成面４８ａを、薄型の半導体チップ３９側に向ける構成なので、熱応力が加わったときに、厚板型の半導体チップ４０に回路形成面４８ａが縮む力（以下、凸状の力）を発生させて、第１の封止材２６の熱応力による凹状の反りを緩和して、半導体装置１１の厚さを薄くしても、半導体チップ４１〜４５のクラックの発生を抑制することができる。
なお、チップ積層体４６を構成する半導体チップの数は、特に限られるものではなく、２以上であればよい。また、半導体チップの構成も、本実施形態で示した４つのメモリコアチップと１つのＩＦチップに限られるものでなく、メモリチップとロジックチップの組み合わせ等、どのような機能の半導体チップの組み合わせを用いてもよい。
＜第１の封止体＞
図２に示すように、第１の封止体２６は、半導体チップ４１〜４５の間を充填するとともに、半導体チップ４１〜４５の各側面４１ｃ、４２ｃ、４３ｃ、４４ｃ、４５ｃ（以下、４１ｃ〜４５ｃ）を覆うように形成されている。
半導体チップ４１〜４５の間を充填するように第１の封止体２６を形成することにより、各半導体チップ４１〜４５の間で互いに接合された一面側の接合パッド３３と他面側の接合パッド３４との接合部分（以下、電気的接合部）を保護することができる。
第１の封止体２６は、配線基板４７側が下底側となる断面視台形状とされており、第１の封止体２６の側面２６ｃは傾斜面とされている。第１の封止体２６を、配線基板４７側が下底側となる断面視台形状とするように形成することにより、第１の封止体２６と配線基板４７との間の密着性を高めて、配線基板４７の剥がれを抑制することができる。なお、配線基板４７の一面４７ａを梨地状とすることにより、配線基板４７と第１の封止体２６との密着性をより向上させることができる。
第１の封止体２６としては、たとえば、アンダーフィル材を用いることができる。
＜第２の封止体＞
図２に示すように、第１の封止体２６およびチップ積層体４６を覆うように第２の封止体２９が形成されている。これにより、チップ積層体４６は配線基板４７に強く固着される。また、チップ積層体４６から配線基板４７が剥がれるのを抑制することができる。
第２の封止体２９としては、たとえば、エポキシ樹脂などのような封止樹脂を用いることができる。
＜＜切断前配線基板＞＞
次に、本発明の実施形態である半導体装置の製造方法で用いる切断前配線基板について説明する。
図３は、本発明の実施形態である半導体装置の製造方法で用いる切断前配線基板の一例を示す平面図である。
図３に示すように、切断前配線基板１４７は横長の略矩形状の基板であり、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐｒｏｃｅｓｓ）方式で処理される基板である。また、切断前配線基板１４７は、ポリイミド基材からなるフレキシブル基板またはガラスエポキシ基板などからなる。なお、図３に示す切断前配線基板１４７の一辺１４７ｙに平行な方向をＹ方向とし、他辺１４７ｘに平行な方向をＸ方向とする。
図３に示すように、切断前配線基板１４７の一面１４７ａには、Ｘ方向およびＹ方向に平行なダイシングライン６８が平面視格子状に設けられており、これらのダイシングライン６８によって、切断前配線基板１４７は平面視格子状のチップ搭載部６５に区画されている。各チップ搭載部６５には、平面視円形状の接続パッド３３が平面視格子状に形成されている。なお、ダイシングライン６８で切断することにより、切断前配線基板１４７は配線基板４７となる。
切断前配線基板１４７には外周側に位置決め孔５９が設けられている。位置決め孔５９により、位置決めを正確に実施できるとともに、切断前配線基板１４７の搬送を容易に行うことができる。
＜＜半導体装置の製造方法＞＞
次に、本発明の実施形態である半導体装置の製造方法について、図４〜１１を用いて説明する。なお、図４〜１０は、図３のＢ−Ｂ’線における断面工程図であり、図１１はダイシング工程後の平面図である。
本発明の実施形態である半導体装置１１の製造方法は、基板上に、１以上の薄板型の半導体チップを積層した後、厚板型の半導体チップを、その回路形成面４８ａを前記薄板型の半導体チップに向けて前記薄板型の半導体チップ上に積層する工程（以下、積層工程）と、前記半導体チップの側面を覆うように第１の封止体を形成した後、前記第１の封止体を覆うように第２の封止体を形成する工程（以下、封止工程）と、を有する。
＜積層工程＞
まず、公知のボンディング装置を用いて、切断前配線基板１４７の各接続パッド３３にＡｕワイヤを超音波熱圧着する。次に、ワイヤスタッドバンプ方式などを用いて、前記Ａｕワイヤの後端を引き切って、ワイヤバンプ３５を形成する。
次に、ＤＲＡＭコアチップの半導体チップ４１として、板厚の厚い厚板型の半導体チップ４０を用意する。
次に、ＤＲＡＭコアチップの半導体チップ４２〜４４と、ＩＦチップの半導体チップ４５を用意する。次に、公知のウェハバックグラインド装置を用いて、半導体チップ４２〜４４および半導体チップ４５の裏面を研磨して、薄板型の半導体チップ３９とする。
次に、図４に示すように、半導体チップ４５の回路形成面４８ａを切断前配線基板１４７の反対側の方向（フェースアップ方向）に向けて、切断前配線基板１４７の各チップ搭載部６５に、半導体チップ４５を搭載する。
このとき、ワイヤバンプ３５を介して、切断前配線基板１４７の一面側の接合パッド３３と半導体チップ４５の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、半導体チップ４４の回路形成面４８ａを切断前配線基板１４７側の方向（フェースダウン方向）に向けて、半導体チップ４５に半導体チップ４４を搭載する。
このとき、半導体チップ４５の一面側の接合パッド３３と半導体チップ４４の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、半導体チップ４３の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４４に半導体チップ４３を搭載する。
このとき、半導体チップ４４の一面側の接合パッド３３と半導体チップ４３の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、図５に示すように、半導体チップ４２の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４３に半導体チップ４２を搭載する。
このとき、半導体チップ４３の一面側の接合パッド３３と半導体チップ４２の他面側の接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、図６に示すように、半導体チップ４１の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４２に半導体チップ４１を搭載する。
このとき、半導体チップ４１の一面側の接合パッド３３と半導体チップ４１の他面側接合パッド３４を接合させ、１５０℃程度の低温で仮固着する。
次に、３００℃程度の高温にした状態で、半導体チップ４１〜４５に切断前配線基板１４７側に向けて荷重を加えて、半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４との間を本圧着する。これにより、切断前配線基板１４７の接続パッド３４から、５段目の半導体チップ４１の接続パッド３３までの導通が確保され、半導体チップ４１〜４５が積層されてなるチップ積層体４６が形成される。
なお、半導体チップ４１〜４５の接合の際には、荷重を印加するとともに、超音波を印加してもよい。これにより、より強固に接合できる。
また、各接合段階でそれぞれ本圧着を実施してもよい。
＜封止工程＞
次に、切断前配線基板１４７上に形成された各チップ積層体４６の側面に第１の封止体２６を滴下供給する。このとき、第１の封止体２６は、毛細管現象により半導体チップ４１〜４５間の隙間に充填されるとともに、重力により切断前配線基板１４７側に溜る。
次に、図７に示すように、１５０℃程度で熱処理（キュア）を行うことにより、第１の封止体２６を硬化する。これにより、各半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆う第１の封止体２６が形成される。なお、第１の封止体２６は、切断前配線基板１４７側が下底側となる断面視台形状とされ、第１の封止体２６の側面２６ｃは傾斜面とされる。
前記加熱硬化後の冷却過程では、第１の封止体２６の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、第１の封止体２６により、チップ積層体４６に凹状に反る熱応力が加わる。特に、切断前配線基板１４７は冶具（図示略）により固定されているため、チップ積層体４６の最下位の反りの熱応力は抑制され、チップ積層体４６の各層に働く凹状に反りの熱応力が累積されて、最上位の半導体チップ４１に最も強い凹状に反る熱応力が加わる。
本実施形態では、最上位の半導体チップ４１として、厚板型の半導体チップ４０を用いるので、凹状に反りの熱応力を抑制することができる。そして、半導体チップ４１〜４５のクラックの発生を抑制することができる。
また、前記加熱硬化後の冷却過程では、回路形成面４８ａを構成する酸化膜の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、回路形成面４８ａには収縮する熱応力が加わる。
本実施形態では、半導体チップ４１の回路形成面４８ａをフェースダウン方向に向けて配置するので、半導体チップ４１には凸状に反る熱応力が加わる。この凸状に反る熱応力で、第１の封止体２６の熱応力による凹状に反る熱応力を相殺して、緩和することができる。
次に、第１の封止体２６までを形成した切断前配線基板１４７を、他面１４７ｂが下側になるように、トランスファーモールド装置の下側成型金型（以下、下型）７１上に配置する。
次に、弾力性のある材料からなるシート７４を介して、トランスファーモールド装置の上側成型金型（以下、上型）７２を配置する。上型７２には空洞部（以下、キャビティ）７３が形成されており、キャビティ７３内に、切断前配線基板１４７上で離間して配置された複数のチップ積層体４６を一括的に包み込むことができる。また、上型７２には、外部とキャビティ７２とを連通するゲート部７５が設けられている。
次に、図８に示すように、ゲート部７５からエアベント部７６に向けて、キャビティ７３内に加熱溶融された封止樹脂などからなる第２の封止材２９を注入する。
次に、所定の条件で、封止体２９を硬化する。たとえば、前記封止樹脂としてエポキシ樹脂等の熱硬化性樹脂を用いた場合には、１８０℃程度で熱処理（キュア）した後、更に所定の温度でベークして、第２の封止材２９を完全に熱硬化する。
なお、弾力性のある材料からなるシート７４を介して下型７１と上型７２とを型閉めすることにより、チップ積層体４６の一面側にシート７４を密着させることができ、チップ積層体４６の一面側に第２の封止体２９が回りこまないようにすることができる。これにより、上型７２およびシート７４を取り外したときに、チップ積層体４６の一面側のランド３０を露出させた状態とすることができる。
なお、本実施形態では、チップ積層体４６の周囲を封止した後、複数のチップ積層体４６を一括して封止するので、通常、１回の硬化工程で発生する半導体チップの間のボイドの発生を抑制することができる。
また、本実施形態では、第２の封止体２９の注入にトランスファーモールド装置を用いたが、コンプレッションモールド装置（圧縮成型方式）を用いてもよい。前記コンプレッションモールド装置を用いることにより、注入に伴うモールド流動の影響をより小さくすることができる。
＜ボールマウント工程＞
次に、下型７１と上型７２とを取り外して、第２の封止体２９までを形成した切断前配線基板１４７を取り出して、他面１４７ｂを上側に向けて配置する。
次に、ボールマウンター（図示略）のボールマウントツール７７の取り付け面７７ｂに形成された複数の吸着孔（図示略）に、半田ボールのような導電性の金属ボールからなる外部端子２８を吸着保持する。なお、前記吸着孔は、複数のランド３１の配置に合せて形成されている。なお、前記ボールマウンターとしては、既存のＢａｌｌ Ｇｒｉｄ Ａｒｒａｙ（以下、ＢＧＡ）の組立装置を利用することができる。
次に、吸着保持した半田ボールからなる外部端子２８にフラックスを転写形成する。
次に、図９に示すように、切断前配線基板１４７の他面１４７ｂに形成されたランド３１に半田ボールからなる外部端子２８を搭載（マウント）する。全てのチップ積層体４６に外部端子２８を搭載した後、切断前配線基板１４７を加熱リフローして、外部端子２８を固着させる。これにより、外部端子２８までを形成した切断前配線基板１４７が得られる。
＜ダイシング工程＞
次に、第２の封止体２９の一面２９ａにダイシングテープ７９を貼着する。
次に、図１０および図１１に示すように、ダイシングブレード７８で切断前配線基板１４７をダイシングライン６８に沿って縦横に格子状に切断して、配線基板４７とする。
次に、ダイシングテープ７９からピックアップすることにより、本発明の実施形態である半導体装置１１が得られる。
なお、本実施形態では、ＢＧＡ型の半導体装置について説明したが、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）等、他の半導体装置に適用しても良い。また、本実施形態では、ＤＲＡＭコアチップとＩＦチップを用いた場合について説明したが、メモリチップとロジックチップを用いる場合など他の機能を有する半導体チップの組み合わせを用いてもよい。また、本実施形態では、半導体チップを５層積層した場合について説明したが、積層数は何段でもよい。
本発明の実施形態である半導体装置１１は、配線基板４７と、配線基板４７の一面４７ａに積層された２以上の半導体チップ４１〜４５からなるチップ積層体４６と、半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆うように形成された第１の封止体２６と、第１の封止体２６を覆うように形成された第２の封止体２９と、配線基板４７の他面４７ｂに形成された外部端子２８と、を有する半導体装置であって、チップ積層体４６が、薄板型の半導体チップ３９と、薄板型の半導体チップ３９よりも板厚が厚い厚板型の半導体チップ４０とを有している構成なので、薄板型の半導体チップ３９を積層することにより、薄型で高密度化された半導体装置を作製することができる。また、半導体装置の厚さを薄くしても、厚板型の半導体チップ４０が熱応力による凹状の反りを抑制して、２以上の半導体チップ４１〜４５からなるチップ積層体４６の反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制することができる。これにより、製造不良の発生を抑制して、歩留りを改善することができる。また、従来のチップ部材や組立装置を利用することができ、製造コストを低減することができる。
また、本発明の実施形態である半導体装置１１は、厚板型の半導体チップ４０の回路形成面４８ａが薄板型の半導体チップ３９に向けられている構成なので、熱応力が加わったときに発生する厚板型の半導体チップ４０の回路形成面４８ａ側の縮む力（凸状の力）が、凹状の反りを緩和して、半導体装置１１の厚さを薄くしても、半導体チップ４１〜４５のクラックの発生を抑制することができる。
本発明の実施形態である半導体装置１１は、厚板型の半導体チップ４０が、チップ積層体４６の配線基板４７と反対側に配置されている構成なので、第１の封止体２６の熱硬化収縮の際、最も熱応力の負荷がかかる最上位置の半導体チップ４１の反り耐性を強化することができ、半導体装置の厚さを薄くしても、半導体チップ４１〜４５の反りの発生を抑制し、半導体チップ４１〜４５のクラックの発生を抑制することができる。
本発明の実施形態である半導体装置１１は、厚板型の半導体チップ４０の板厚ｄ１が、薄板型の半導体チップ３９の板厚ｄ２の１．５倍を超える厚さである構成なので、薄板型の半導体チップ３９の板厚を薄くして半導体装置１１の厚さを薄くしても、厚板型の半導体チップ４０が、熱応力による凹状の反りを抑制して、２以上の半導体チップ４１〜４５からなるチップ積層体４６の反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制することができる。
本発明の実施形態である半導体装置１１は、半導体チップ４１〜４５はそれぞれ、一面側から他面側に貫通する貫通電極３２と、貫通電極３２に接続する一面側の接合パッド３３と他面側の接合パッド３４と、を備えており、各半導体チップ４１〜４５の間で一面側の接合パッド３３と他面側の接合パッド３４とが互いに接合されて積層されている構成なので、半導体チップ４１の一面側の接合パッド３３から半導体チップ４５の他面側の接合パッド３４までの導通をとることができる。
本発明の実施形態である半導体装置１１の製造方法は、基板上に、１以上の薄板型の半導体チップ３９を積層した後、厚板型の半導体チップ４０を、その回路形成面４８ａを薄板型の半導体チップ３９に向けて積層する積層工程と、半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆うように第１の封止体２６を形成した後、第１の封止体２６を覆うように第２の封止体２９を形成する封止工程と、を有する構成なので、第１の封止体２６の熱硬化収縮の際、最も熱応力の負荷がかかる最上位置に、反り耐性が強化された厚板型の半導体チップ４０を配置することにより、熱応力による凹状の反りを抑制して、薄型の半導体装置を容易に製造することができる。
本発明の実施形態である半導体装置１１の製造方法は、前記基板が半導体チップ４１〜４５を搭載する２以上のチップ搭載部６５が設けられた切断前配線基板１４７であり、前記封止工程の後に切断前配線基板１４７を切断して配線基板４７とするダイシング工程を行う構成なので、薄板型の半導体チップ３９の板厚を薄くして半導体装置の厚さを薄くしても、厚板型の半導体チップ４０が熱応力による凹状の反りを抑制して、２以上の半導体チップ４１〜４５からなるチップ積層体４６の反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制して、薄型の半導体装置を容易に製造することができる。
（第２の実施形態）
次に、本発明の第２の実施形態である半導体装置の一例について説明する。
図１２は、本発明の第２の実施形態である半導体装置の一例を示す断面図である。
図１２に示すように、本発明の実施形態である半導体装置１２は、配線基板４７側の半導体チップ４５が厚板型の半導体チップ４０とされたこと、半導体チップ４１が薄板型の半導体チップ３９とされたこと、厚板型の半導体チップ４０の幅が薄板型の半導体チップ３９の幅よりも狭くされたこと、第１の封止材２６を配線基板４７が上底側となるような断面視台形状に形成したこと、半導体チップ４５と配線基板４７との間に第２の接着部材２７が配置されたこと、半導体チップ４１の一面４１ａ側に第１の接着部材２４を介して支持基板８１が配置されたこと及び半導体チップ４１〜４４の回路形成面４８ａが配線基板４７と反対側の方向（支持基板側）に向けられたことのほかは、第１の実施形態とほぼ同一の構成とされている。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
＜支持基板＞
支持基板８１は、金属材料からなる板状の部材である。前記金属材料としては、たとえば、鉄・ニッケル合金の４２アロイなどの剛性の高い材料を用いることが好ましい。これにより、半導体装置の厚みを薄くしても、熱応力による半導体チップの反りの発生を抑制し、半導体チップのクラックの発生を抑制することができる。
支持基板８１の厚さは、特に限定されるものではなく、たとえば、１００〜２００μｍ厚とされる。
なお、支持基板８１として、Ｃｕ等の放熱性の高い材料を用いてもよい。これにより、放熱性の高い半導体装置とすることができる。
＜第１の接着部材＞
チップ積層体４６は、第１の接着部材２４により支持基板８１に接着固定されている。第１の接着部材２４としては、絶縁性の高い材料を用いることが好ましい。絶縁性の材料を用いることにより、半導体チップ４１と支持基板８１とを絶縁状態とすることができる。さらに、熱伝導性の高い材料を用いることがより好ましい。これにより、チップ積層体４６からの熱を効率的に支持基板８１に逃がして、半導体装置の放熱性を向上させることができる。
第１の接着部材２４としては、たとえば、ポリイミド基材の両面に接着層が形成されてなるＤｉｅ Ａｔｔａｃｈｅｄ Ｆｉｌｍ（以下、ＤＡＦ）またはＮｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ（以下、ＮＣＰ）などを用いることができる。
＜チップ積層体＞
図１２に示すように、チップ積層体４６は、配線基板４７の一面４７ａ上に半導体チップ４５〜４１がこの順序で積層されてなる。
各半導体チップ４１〜４５には、一面側から他面側に貫通する貫通電極３２が備えられるとともに、貫通電極３２の接続する一面側の接合パッド３３および他面側の接合パッド３４が備えられている。各半導体チップ４１〜４５はそれぞれ離間されて配置されるとともに、各半導体チップ４１〜４５の間で一面側の接合パッド３３と他面側の接合パッド３４とが互いに接合されて積層されている。
さらに、半導体チップ４５と配線基板４７は離間されて配置されるとともに、配線基板４７の一面側の接合パッド３３は、半導体チップ４５の他面側の接合パッド３４に、ワイヤバンプ３５を介して接合されている。さらに、配線基板４７のランド３１には断面視円形状の外部端子２８が接続されている。
このように各半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４が接続されることにより、配線基板４７の他面側の接合パッド３４（ランド３１）に接続された外部端子２８から５段目の半導体チップ４１の一面側の接合パッド３３までの導通を確保することができる。
半導体チップ４１〜４４の回路形成層４８にはＤＲＡＭ回路などが形成されており、半導体チップ４１〜４４は情報を格納する為に用いられるＤＲＡＭコアチップとされている。また、半導体チップ４５の回路形成層４８にはＩＦ回路などが形成されており、半導体チップ４５は半導体チップ４１〜４４のデータの入出力を制御する為に用いられるＩＦチップとされている。
半導体チップ４１〜４４はすべて、回路形成面４８ａが配線基板４７と反対側に向く方向に積層されている。そのため、ＤＲＡＭコアチップとして単一の回路形成層４８を有する半導体チップを用意すればよく、ＤＲＡＭコアチップとしてバンプ電極等が反転配置されたミラーチップを用意する必要がないので、半導体装置の製造コストを低減することができる。
また、ＩＦチップである半導体チップ４５も、その回路形成面４８ａが配線基板４７と反対側に向く方向に配置されている。
また、図１２に示すように、厚板型の半導体チップ４０の幅は、薄板型の半導体チップ３９の幅よりも狭くされている。すなわち、平面視したときの厚板型の半導体チップ４０の面積は、薄板型の半導体チップ３９の面積よりも狭くされている。これにより、厚板型の半導体チップ４０の熱応力による反り耐性を強化して、半導体チップ１１のクラックの発生を抑制することができる。
＜第２の接着部材＞
配線基板４７は、第２の接着部材２７によりチップ積層体４６に接着固定されている。
第２の接着部材２７としては、絶縁性の材料を用いることが好ましい。これにより、半導体チップ４５と配線基板４７との間を絶縁状態として、配線基板４７の一面側の接合パッド３３と、半導体チップ４５の他面側の接合パッド３４と、ワイヤバンプ３５とからなる電気的接合部を機械的・電気的な破壊から保護することができる。
第２の接着部材２７としては、第１の接着部材２４と同様に、たとえば、ＮＣＰなどを用いることができる。
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、配線基板４７側の半導体チップ４５が厚板型の半導体チップ４０とすること、半導体チップ４１が薄板型の半導体チップ３９とすること、厚板型の半導体チップ４０の幅が薄板型の半導体チップ３９の幅よりも狭くすること、第１の封止材２６を配線基板４７が上底側となるような断面視台形状に形成すること、半導体チップ４５と配線基板４７との間に第２の接着部材２７が配置すること、半導体チップ４１の一面４１ａ側に第１の接着部材２４を介して支持基板８１を配置すること及び半導体チップ４１から４４の回路形成面４８ａが配線基板４７と反対側の方向（支持基板側）に向けること、切断前支持基板１８１を用いること、半導体チップの積層の順序が異なることのほかは第１の実施形態とほぼ同一の構成とされている。
＜積層工程＞
まず、他面１８１ｂにダイシングライン６８によって複数のチップ搭載部６５が区画された板状の切断前支持基板１８１を用意する。
次に、チップ搭載部６５に第１の接着部材２４を塗布した後、図１３に示すように、貫通電極３２と、接合パッド３３、３４とを具備するＤＲＡＭコアチップの半導体チップ４１を第１の接着部材２４上に積層する。このとき、半導体チップ４１の回路基板面４８ａを切断前支持基板１８１の方向（フェースダウン方向）に向けて配置する。
次に、ＤＲＡＭコアチップの半導体チップ４２の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４１に半導体チップ４２を搭載する。このとき、半導体チップ４１の他面側の接合パッド３４と半導体チップ４２の一面側の接合パッド３３を接合させ、１５０℃程度の低温で仮固着する。
次に、ＤＲＡＭコアチップの半導体チップ４３の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４２に半導体チップ４３を搭載する。このとき、半導体チップ４２の他面側の接合パッド３４と半導体チップ４３の一面側の接合パッド３３を接合させ、１５０℃程度の低温で仮固着する。
次に、図１４に示すように、ＤＲＡＭコアチップの半導体チップ４４の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４３に半導体チップ４４を搭載する。このとき、半導体チップ４３の他面側の接合パッド３４と半導体チップ４４の一面側の接合パッド３３を接合させ、１５０℃程度の低温で仮固着する。
次に、図１５に示すように、ＩＦチップの半導体チップ４５の回路形成面４８ａをフェースダウン方向に向けて、半導体チップ４４に半導体チップ４５を搭載する。このとき、半導体チップ４４の他面側の接合パッド３４と半導体チップ４５の一面側の接合パッド３３を接合させ、１５０℃程度の低温で仮固着する。
次に、３００℃程度の高温にした状態で、半導体チップ４１〜４５に切断前支持基板１８１側に向けて荷重を加えて、半導体チップ４１〜４５の一面側の接合パッド３３と他面側の接合パッド３４との間を本圧着する。
これにより、図１５に示すように、半導体チップ４１の接続パッド３３から５段目の半導体チップ４５の接続パッド３４までの導通が確保され、半導体チップ４１〜４５が積層されてなるチップ積層体４６が形成される。
＜封止工程＞
次に、切断前支持基板１８１上に形成された各チップ積層体４６の側面に第１の封止体２６を滴下供給する。このとき、第１の封止体２６は、毛細管現象により半導体チップ４１〜４５間の隙間に充填されるとともに、重力により切断前支持基板１８１側に溜る。
次に、図１６に示すように、１５０℃程度で熱処理（キュア）を行うことにより、第１の封止体２６を硬化する。これにより、各半導体チップ４１〜４５の側面４１ｃ〜４５ｃを覆う第１の封止体２６が形成される。なお、第１の封止体２６は、切断前支持基板１８１側が下底側となる断面視台形状とされ、第１の封止体２６の側面２６ｃは傾斜面とされる。
前記加熱硬化後の冷却過程では、第１の封止体２６の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、第１の封止体２６により、チップ積層体４６に凹状に反る熱応力が加わる。特に、切断前支持基板１８１は冶具（図示略）により固定されているため、チップ積層体４６の最下位の反りの熱応力は抑制され、チップ積層体４６の各層に働く凹状に反りの熱応力が累積されて、最上位の半導体チップ４５に最も強い凹状に反る熱応力が加わる。
本実施形態では、最上位の半導体チップ４５として、厚板型の半導体チップ４０を用いるので、凹状に反りの熱応力を抑制することができる。そして、半導体チップのクラックの発生を抑制することができる。
また、本実施形態では、最上位の半導体チップ４５の幅が狭くされているので、凹状に反りの熱応力を更に抑制することができる。
また、前記加熱硬化後の冷却過程では、回路形成面４８ａを構成する酸化膜の熱膨張収縮が半導体チップ４１〜４５の熱膨張収縮よりも大きいので、回路形成面４８ａには収縮する熱応力が加わる。
本実施形態では、半導体チップ４５の回路形成面４８ａをフェースダウン方向に向けて配置するので、半導体チップ４１には凸状に反る熱応力が加わる。この凸状に反る熱応力で、第１の封止体２６の熱応力による凹状に反る熱応力を相殺して、緩和することができる。
次に、第１の封止体２６までを形成した切断前支持基板１８１を、一面１８１ａが下側になるように、トランスファーモールド装置の下型７１上に配置する。
次に、弾力性のある材料からなるシート７４を介して、上型７２を配置する。上型７２にはキャビティ７３が形成されており、キャビティ７３内に、切断前支持基板１８１上で離間して配置された複数のチップ積層体４６を一括的に包み込むことができる。また、上型７２には、外部とキャビティ７２とを連通するゲート部７５が設けられている。
次に、図１７に示すように、ゲート部７５からエアベント部７６に向けて、キャビティ７３内に加熱溶融された封止樹脂などからなる第２の封止材２９を注入する。
次に、所定の条件で、封止体２９を硬化する。たとえば、前記封止樹脂としてエポキシ樹脂等の熱硬化性樹脂を用いた場合には、１８０℃程度で熱処理（キュア）した後、更に所定の温度でベークして、第２の封止材２９を完全に熱硬化する。
なお、弾力性のある材料からなるシート７４を介して下型７１と上型７２とを型閉めすることにより、チップ積層体４６の一面側にシート７４を密着させることができ、チップ積層体４６の一面側に第２の封止体２９が回りこまないようにすることができる。これにより、上型７２およびシート７４を取り外したときに、チップ積層体４６の他面側の接合パッド３４を露出させた状態とすることができる。
次に、図１８に示すように、下型７１と上型７２を取り外して、第２の封止体２９まで形成した切断前支持基板１８１を取り出して、他面１８１ｂを上側に向けて配置する。
図１８に示すように、複数のチップ積層体４６は、一括して、第２の封止材２９により覆われているが、半導体チップ４５の他面側の接合パッド３４は露出されている。
＜配線基板搭載工程＞
次に、図１９に示すように、半導体チップ４５の露出面のみを覆うようにＮＣＰからなる第２の接着部材２７を選択的に供給する。
次に、図２０に示すように、一面側の接合パッド３３にＡｕからなるワイヤバンプ３５が形成された配線基板４７を、第２の接着部材２７を介して、半導体チップ４５上に搭載する。このとき、配線基板４７を押し付けることにより、第２の接着部材２７は配線基板４７の側面まで広がる。その後、第２の接着部材２７を硬化して、チップ積層体４６上に配線基板４７を接着固定する。
＜ボールマウント工程＞
次に、ボールマウンター（図示略）のボールマウントツール７７の取り付け面７７ｂに形成された複数の吸着孔（図示略）に、半田ボールのような導電性の金属ボールからなる外部端子２８を吸着保持する。なお、前記吸着孔は、複数のランド３１の配置に合せて形成されている。
次に、吸着保持した半田ボールからなる外部端子２８にフラックスを転写形成する。
次に、配線基板４７の他面４７ｂに形成された他面側の接合パッド３４（ランド３１）に半田ボールからなる外部端子２８を搭載（マウント）する。全てのチップ積層体４６に外部端子２８を搭載した後、配線基板４７を加熱リフローして、外部端子２８を固着させる。これにより、外部端子２８までを形成した切断前支持基板１８１が得られる。
＜ダイシング工程＞
次に、切断前支持基板１８１の一面１８１ａにダイシングテープ７９を貼着する。
次に、図２１に示すように、ダイシングブレード７８で切断前支持基板１８１をダイシングライン６８に沿って縦横に格子状に切断して、支持基板８１とする。
次に、ダイシングテープ７９からピックアップすることにより、本発明の実施形態である半導体装置１２が得られる。
本発明の実施形態である半導体装置１２は、厚板型の半導体チップ４０が、チップ積層体４６の配線基板４７側に配置されており、チップ積層体４６の配線基板４７と反対側に支持基板８１が配置されている構成なので、薄板型の半導体チップ３９の板厚を薄くして半導体装置の厚さを薄くしても、厚板型の半導体チップ４０が熱応力による凹状の反りを抑制して、２以上の半導体チップ４１〜４５からなるチップ積層体４６の反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制することができる。
本発明の実施形態である半導体装置の製造方法は、半導体チップを搭載する２以上のチップ搭載部６５が設けられた切断前支持基板１８１を用い、積層工程で厚板型の半導体チップ４０の切断前支持基板１８１と反対側に配線基板４７を配置するとともに、封止工程の後に切断前支持基板１８１を切断して支持基板８１とするダイシング工程を行う構成なので、薄板型の半導体チップ３９の板厚を薄くして半導体装置の厚さを薄くしても、厚板型の半導体チップ４０が熱応力による凹状の反りを抑制して、２以上の半導体チップ４１〜４５からなるチップ積層体４６の反り耐性を強化することができ、半導体チップ４１〜４５のクラックの発生を抑制して、薄型の半導体装置を容易に製造することができる。
（比較例１）
図２２および図２３に示す比較例１の半導体装置２１１を製造した。なお、図２２は、比較例の半導体装置を示す透過底面図であり、図２３は、図２２のＣ−Ｃ’線における断面図である。
図２２および図２３に示すように、比較例の半導体装置２１１は、チップ積層体４６を構成する半導体チップ４１がすべて薄板型の半導体チップとされたこと、および、半導体チップ４１〜４４の回路形成面４８ａが配線基板４７と反対側の方向に向くように配置されていること以外は第１の実施形態で示した半導体装置１１と同様の構成とされている。なお、第１の実施形態で示した部材と同一の部材については同一の符号を付して示している。
第１の実施形態で示した半導体装置の製造方法で、チップ積層体４６の半導体チップ４１〜４５の間及び側面を第２の封止体であるアンダーフィル材で充填した後、アンダーフィル材を加熱・冷却して熱硬化させたとき、最上位置の半導体チップに反り発生して、最上位置に配置した半導体チップにクラックが発生した。
以上、本発明者によってなされた発明を実施形態および実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置および半導体装置の製造方法に関するものであって、特に、半導体装置を薄くするとともに、熱応力による半導体チップの反りの発生を抑制し、チップクラックの発生を抑制したＣｏＣ型の半導体装置および半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
１１、１２…半導体装置、２４…第１の接着部材（ＤＡＦ材、ＮＣＰ材）、２６…第１の封止体（アンダーフィル材）、２７…第２の接着部材（ＮＣＰ材）、２８…外部端子（半田ボール）、２９…第２の封止体、３０…絶縁膜（ソルダーレジスト）、３１…ランド、３２…貫通電極、３３…接合パッド、３４…接合パッド、３５…ワイヤバンプ、３９…薄板型の半導体チップ、４０…厚板型の半導体チップ、４１、４２、４３、４４、４５…半導体チップ、４１ａ、４２ａ、４３ａ、４４ａ、４５ａ…一面、４１ｂ、４２ｂ、４３ｂ、４４ｂ、４５ｂ…他面、４６…チップ積層体、４７…配線基板、４８…回路形成層、４８ａ…回路形成面、５９…位置合わせ孔、６５…チップ搭載部、６８…ダイシングライン、７１…下型、７２…上型、７３…キャビティ、７４…シート、７５…ゲート部、７６…エアベント部、７７…ボールマウントツール、７７ｂ…吸着面、７８…ダイシングブレード、７９…ダイシングテープ、８１…支持基板、１４７…切断前配線基板、１８１…切断前支持基板、２１１…半導体装置。

Claims (8)

  1. 配線基板と、前記配線基板の一面に積層された２以上の半導体チップからなるチップ積層体と、前記半導体チップの側面を覆うように形成された第１の封止体と、前記第１の封止体を覆うように形成された第２の封止体と、前記配線基板の他面に形成された外部端子と、を有する半導体装置であって、
    前記チップ積層体が、薄板型の半導体チップと、前記薄板型の半導体チップよりも板厚が厚い厚板型の半導体チップとを有しており、前記厚板型の半導体チップの回路形成面が薄板型の半導体チップに向けられていることを特徴とする半導体装置。
  2. 前記厚板型の半導体チップが、前記チップ積層体の前記配線基板と反対側に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記厚板型の半導体チップが、前記チップ積層体の前記配線基板側に配置されており、前記チップ積層体の前記配線基板と反対側に支持基板が配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 前記厚板型の半導体チップの板厚が、前記薄板型の半導体チップの板厚の１．５倍を超える厚さであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記半導体チップはそれぞれ、一面側から他面側に貫通する貫通電極と、前記貫通電極に接続する一面側および他面側の接合パッドと、を備えており、各半導体チップの間で一面側の接合パッドと他面側の接合パッドとが互いに接合されて積層されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 基板上に、１以上の薄板型の半導体チップを積層した後、厚板型の半導体チップを、その回路形成面を前記薄板型の半導体チップに向けて積層する積層工程と、
    前記半導体チップの側面を覆うように第１の封止体を形成した後、前記第１の封止体を覆うように第２の封止体を形成する封止工程と、を有することを特徴とする半導体装置の製造方法。
  7. 前記基板が前記半導体チップを搭載する２以上のチップ搭載部が設けられた切断前配線基板であり、前記封止工程の後に前記切断前配線基板を切断して配線基板とするダイシング工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記基板が前記半導体チップを搭載する２以上のチップ搭載部が設けられた切断前支持基板であり、前記積層工程で前記厚板型の半導体チップの前記切断前支持基板と反対側に配線基板を配置するとともに、前記封止工程の後に前記切断前支持基板を切断して支持基板とするダイシング工程を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
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