KR20220131402A - 반도체 패키지 장치 - Google Patents

반도체 패키지 장치 Download PDF

Info

Publication number
KR20220131402A
KR20220131402A KR1020210034985A KR20210034985A KR20220131402A KR 20220131402 A KR20220131402 A KR 20220131402A KR 1020210034985 A KR1020210034985 A KR 1020210034985A KR 20210034985 A KR20210034985 A KR 20210034985A KR 20220131402 A KR20220131402 A KR 20220131402A
Authority
KR
South Korea
Prior art keywords
semiconductor
interposer
substrate
package
trench
Prior art date
Application number
KR1020210034985A
Other languages
English (en)
Inventor
노형균
배건희
배상우
배진수
최덕선
최일주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210034985A priority Critical patent/KR20220131402A/ko
Priority to US17/505,953 priority patent/US11735491B2/en
Priority to CN202111544919.3A priority patent/CN115117047A/zh
Publication of KR20220131402A publication Critical patent/KR20220131402A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/22—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device liquid at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L23/4012—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws for stacked arrangements of a plurality of semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4075—Mechanical elements
    • H01L2023/4087—Mounting accessories, interposers, clamping or screwing parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Control And Other Processes For Unpacking Of Materials (AREA)
  • Die Bonding (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

본 발명에 따른 반도체 패키지 장치는 패키지 기판, 상기 패키지 기판 상의 인터포저, 상기 인터포저 상의 반도체 패키지, 및 상기 인터포저 및 상기 반도체 패키지 사이의 언더필을 포함한다. 상기 인더포저는 상부에 상기 패키지 기판의 상면에 평행한 제1 방향을 따라서 연장되는 적어도 하나의 제1 트렌치를 포함한다. 상기 제1 트렌치는 상기 반도체 패키지의 엣지(edge) 부분과 수직으로 중첩한다. 상기 언더필은 상기 트렌치의 적어도 일부를 채운다.

Description

반도체 패키지 장치{Semiconductor package device}
본 발명은 반도체 패키지 장치에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 다기능화되고 있다. 이에 따라, 전자기기에 사용되는 반도체 장치의 소형화 및 다기능화의 필요성 또한 높아지고 있다. 이에 따라, 관통 전극을 갖는 복수의 반도체 칩을 수직 방향으로 적층하는 반도체 패키지가 제안되었다.
인터포저 상에 반도체 패키지가 배치되는 경우, 반도체 패키지의 엣지(edge) 부분과 인접한 인터포저의 상부에 응력이 가해질 수 있다. 본 발명에서 해결하고자 하는 과제는 상기 응력을 감소시키는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 패키지 장치는 패키지 기판, 상기 패키지 기판 상의 인터포저, 상기 인터포저 상의 반도체 패키지, 및 상기 인터포저 및 상기 반도체 패키지 사이의 언더필을 포함하고, 상기 인터포저는 상부에 상기 패키지 기판의 상면에 평행한 제1 방향을 따라서 연장되는 적어도 하나의 제1 트렌치를 포함하고, 상기 제1 트렌치는 상기 반도체 패키지의 엣지(edge) 부분과 수직으로 중첩하고, 상기 언더필은 상기 트렌치의 적어도 일부를 채울 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 패키지 기판, 상기 패키지 기판 상의 인터포저, 상기 인터포저 상의 반도체 패키지, 및 상기 인터포저 및 상기 반도체 패키지 사이의 언더필을 포함하고, 상기 인터포저는 실리콘 기판, 상기 실리콘 기판 상의 배선층, 및 상기 배선층 상의 상부 패드를 포함하고, 상기 배선층은 절연층, 상기 절연층은 상부에 상기 반도체 패키지의 엣지 부분과 수직으로 중첩하는 복수개의 오목부들을 포함하고, 및 상기 절연층 내에 개재되는 배선 구조체를 포함하고, 상기 배선 구조체는 상기 상부 패드와 접촉하는 비아 부분을 포함하고, 상기 오복부들의 각각의 깊이는 상기 비아 부분의 두께보다 작을 수 있다.
일부 실시예들에 따른 반도체 패키지 장치는 패키지 기판, 상기 패키지 기판 상의 인터포저, 상기 인터포저 상의 복수개의 반도체 패키지들, 상기 복수개의 반도체 패키지들은 수직으로 차례로 적층된 제1 반도체 칩 및 제2 반도체 칩들을 포함하고, 상기 인터포저 및 상기 제1 반도체 칩 사이의 언더필을 포함하고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩들은 각각 관통 전극들을 포함하고, 상기 인터포저는 상부에 상기 패키지 기판의 상면에 평행한 제1 방향을 따라서 연장되는 복수개의 트렌치들을 포함하고, 상기 트렌치들의 적어도 일부는 상기 제1 반도체 칩의 엣지(edge) 부분과 수직으로 중첩하고, 상기 언더필은 상기 트렌치의 적어도 일부를 채우고, 상기 트렌치들의 각각은 상기 패키지 기판의 상면에 평행하고, 상기 제1 방향과 교차하는 제2 방향에 따른 폭을 가지고, 상기 트렌치들은 상기 제2 방향에 따른 피치로 이격하게 배치되고, 상기 폭은 10μm 내지 15μm 을 가지고, 상기 피치는 10μm 내지 15μm을 가지고, 상기 트렌치들의 각각의 깊이는 30μm 내지 50 μm일 수 있다.
본 발명에 따르면, 인터포저는 반도체 패키지의 엣지(edge) 부분과 인접한 상부에 복수개의 트렌치들을 포함할 수 있다. 반도체 패키지 및 인터포저 사이의 언더필이 팽창하는 경우 언더필은 트렌치들 내로 팽창될 수 있다. 그 결과 인터포저 상부의 패드, 및 배선 부분에 가해지는 응력이 감소할 수 있고, 반도체 패키지 장치의 신뢰성이 증가할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3은 도 1의 aa의 확대도이다.
도 4는 도 2의 bb의 확대도이다.
도 5, 및 도 6은 도 2의 bb에 대응하는 비교예들의 확대도이다.
도 7은 도 2의 bb에 대응하는 일부 실시예의 확대도이다.
도 8은 실시예들 및 비교예들의 상부 패드에 가해지는 응력을 비교한 그래프이다.
도 9 및 도 10은 도 1의 aa에 대응하는 확대도이다.
도 11은 도 1의 I-I'에 대응하는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 12는 도 1의 I-I'에 대응하는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
실시예 1
도 1은 본 발명의 개념에 따른 반도체 패키지 장치(1)를 나타내는 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다. 구성요소를 보다 명확하게 나타내기 위해 도 2의 일부 구성요소들은 도 1에서 생략되었다.
도 1 및 도 2를 참조하면, 반도체 패키지 장치(1)는 패키지 기판(900), 인터포저(800), 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함하는 반도체 패키지들(PK), 및 제3 반도체 칩(300)을 포함할 수 있다.
제3 반도체 칩(300)을 기준으로 일 측에 두 개의 반도체 패키지들(PK)이 제공될 수 있고, 타 측에 두 개의 반도체 패키지들(PK)이 제공될 수 있다. 반도체 패키지들(PK)의 개수, 반도체 패키지들(PK)과 제3 반도체 칩(300)의 배치는 디자인 설계에 따라 다양하게 변화될 수 있다.
패키지 기판(900)은 일 예로 인쇄회로 기판(900)일 수 있다. 이하 명세서에서, 패키지 기판(900)의 상면에 평행한 방향을 제1 방향(D1)으로 지칭한다. 패키지 기판(900)의 상면에 평행하고, 제1 방향(D1)과 교차하는 방향을 제2 방향(D2)으로 지칭한다. 패키지 기판(900)의 상면에 수직한 방향을 제3 방향(D3)으로 지칭한다.
패키지 기판(900)은 상부 금속 패드(960) 및 하부 금속 패드(970)를 포함할 수 있다. 하부 금속 패드(970) 상에는 외부 연결 단자(980)가 제공될 수 있다. 외부 연결 단자(980)는 일 예로 솔더 볼일 수 있다.
패키지 기판(900) 상에 인터포저(800)가 제공될 수 있다. 인터포저(800)는 실리콘 기판(810) 및 배선층(820)을 포함할 수 있다. 배선층(820)은 실리콘 기판(810) 상에 제공될 수 있다. 배선층(820)은 절연층(821) 및 배선 구조체(822)를 포함할 수 있다. 절연층(821)은 에폭시 화합물(epoxy compound)에 유리 섬유(fiber grass)가 함침된 절연물질을 포함할 수 있다. 배선 구조체(822)는 금속 물질을 포함할 수 있고, 일 예로 구리를 포함할 수 있다. 배선층(820)의 상부에는 상부 패드(860가 제공될 수 있고, 상부 패드(860)는 배선 구조체(822) 및 본딩 와이어 등과 연결될 수 있다.
반도체 패키지(PK)는 제1 반도체 칩(100), 제2 반도체 칩들(200, 200')을 포함할 수 있다. 제2 반도체 칩들(200, 200')은 제1 반도체 칩(100) 상에 수직 방향으로 적층될 수 있다. 즉, 반도체 패키지(PK)는 반도체 칩 스택(stack)을 포함할 수 있다.
제1 반도체 칩(100)은 베이스 칩(100) 또는 버퍼 칩(100)으로도 지칭될 수 있다. 제1 반도체 칩(100)은 로직 칩(logic chip)일 수 있다. 제1 반도체 칩(100)은 일 예로 메모리 콘트롤러(memory controller)일 수 있다.
제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 회로층(120), 제1 보호층(130), 및 복수개의 제1 관통 전극들(140)을 포함할 수 있다. 제1 반도체 기판(110)은 일 예로 실리콘 기판일 수 있다. 제1 반도체 기판(110)의 하면 상에는 제1 회로층(120)이 제공되고, 제1 반도체 기판(110)의 상면 상에는 제1 보호층(130)이 제공될 수 있다. 제1 회로층(120)은 트랜지스터와 같은 집적회로가 내재될 수 있다. 제1 보호층(130)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연층일 수 있다. 제1 관통 전극들(140)은 제1 반도체 기판(110), 제1 회로층(120), 및 제1 보호층(130)을 관통할 수 있다. 제1 관통 전극들(140)은 도전 물질을 포함할 수 있다. 제1 회로층(120)의 하면 상에는 제1 하부 패드들(170)이 제공될 수 있고, 제1 보호층(130)의 상면 상에는 제1 상부 패드들(160)이 제공될 수 있다. 제1 하부 패드들(170)의 각각의 상에는 제1 연결 단자들(180)이 제공될 수 있다. 제1 반도체 칩(100)은 제1 연결 단자들(180)을 통해서 인터포저(800)에 전기적으로 연결될 수 있다.
제2 반도체 칩(200, 200')은 제1 반도체 칩(100)과 다른 기능을 하는 반도체 칩일 수 있다. 제2 반도체 칩(200, 200')은 메모리 칩(memory chip)을 포함할 수 있고, 일 예로 디램(D-ram)일 수 있다.
제2 반도체 칩들(200, 200')의 각각은 제2 반도체 기판(210), 제2 회로층(220), 제2 보호층(230), 및 복수개의 제2 관통 전극들(240)을 포함할 수 있다. 제2 반도체 기판(210)은 일 예로 실리콘 기판일 수 있다. 제2 반도체 기판(210)의 하면 상에는 제2 회로층(220)이 제공되고, 제2 반도체 기판(210)의 상면 상에는 제2 보호층(230)이 제공될 수 있다. 제2 회로층(220)은 트랜지스터와 같은 집적회로가 내재될 수 있다. 제2 보호층(230)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연층일 수 있다. 제2 관통 전극들(240)은 제2 반도체 기판(210), 제2 회로층(220), 및 제2 보호층(230)을 관통할 수 있다. 제2 관통 전극들(240)은 도전 물질을 포함할 수 있다. 제2 회로층(220)의 하면 상에는 제2 하부 패드들(270)이 제공될 수 있고, 제2 보호층(230)의 상면 상에는 제2 상부 패드들(260)이 제공될 수 있다. 제2 하부 패드들(270)의 각각의 상에는 제2 연결 단자들(280)이 제공될 수 있다.
최상부에 위치한 제2 반도체 칩(200')은 제2 관통 전극(240), 제2 절연막(250) 및 제2 상부 패드(260)를 포함하지 않을 수 있다.
제1 반도체 칩(100) 및 제2 반도체 칩(200) 사이에는 접착층(500)이 제공될 수 있다. 적층된 제2 반도체 칩들(200) 사이에는 접착층들(500)이 각각 개재될 수 있다. 접착층(500)은 제2 연결 단자들(280)의 측면을 덮을 수 있다
몰딩 부재(190)는 베이스 칩(100)의 상면을 덮을 수 있다. 몰딩 부재(190)는 제2 반도체 칩들(200, 200')의 측면 및 접착층(500)의 측면을 덮을 수 있다.
제3 반도체 칩(300)이 인터포저(800)의 상면의 가운데에 제공될 수 있다. 제3 반도체 칩(300)은 로직 칩(logic chip)일 수 있다. 제3 반도체 칩(300)은 일 예로 GPU, 또는 CPU일 수 있다. 제3 반도체 칩(300)은 제3 반도체 기판(310) 및 제3 배선층(320)을 포함할 수 있다. 제3 배선층(320)은 제3 절연층(321) 및 제3 절연층(321) 내의 제3 배선 구조체(322)를 포함할 수 있다.
도 3은 도 1의 aa의 확대도이다. 도 4는 도 2의 bb의 확대도이다. 도 1 및 도 3을 참조하면, 제1 반도체 칩(100)의 엣지 부분(EG)과 중첩하는 적어도 하나의 트렌치(TR)가 인터포저(800)의 상부에 제공될 수 있다. 트렌치(TR)는 본 명세서에서 오목부로 명칭될 수도 있다.
제1 반도체 칩(100)의 엣지 부분(EG)은 제1 하부 패드들(170) 중 최외곽에 위치한 제1 하부 패드(170)의 외곽의 제1 반도체 칩(100)의 일 부분으로 정의된다. 또는 제1 반도체 칩(100)의 하면의 모서리 부분과 인접한 제1 반도체 칩(100)의 일 부분으로 정의된다. 트렌치들(TR)은 제1 하부 패드(170)와 수직으로 중첩하지 않을 수 있다. 트렌치들(TR)은 평면적 관점에서 제1 하부 패드(170)와 이격할 수 있다.
도 3 및 도 4를 참조하면, 트렌치들(TR)은 인터포저(800)의 상면에 형성될 수 있다. 트렌치들(TR)은 구체적으로 배선층(820)에 형성될 수 있다. 트렌치들(TR)의 각각은 평면적 관점에서, 제2 방향(D2)을 따라서 연장하는 라인 형상을 가질 수 있다. 트렌치(TR)는 제1 방향(D1)에 따른 폭(W1)을 가질 수 있다. 트렌치(TR)의 폭(W1)은 10μm 내지 15μm 일 수 있다. 트렌치들(TR)은 제1 방향(D1)에 따른 피치(P1)에 따라서 이격될 수 있다. 피치(P1)는 10μm 내지 15μm 일 수 있다. 트렌치들(TR)의 각각의 폭(W1) 및 트렌치들(TR) 사이의 피치(P1)는 일 예로 15μm일 수 있다. 트렌치(TR)는 제3 방향(D3)에 따른 깊이(H1)를 가질 수 있다. 트렌치(TR)의 깊이(H1)는 30μm 내지 50μm 일 수 있다. 일 예로 트렌치(TR)의 깊이(H1)는 37μm일 수 있다. 트렌치(TR)의 단면적 형상은 “U”형태를 가질 수 있다.
배선 구조체(822)는 비아 부분(822a) 및 배선 부분(822b)을 포함할 수 있다. 배선 구조체(822)는 상부 패드(860)와 접촉하는 비아 부분(822a) 및 상기 비아 부분(822a)의 아래에 제공되고, 비아 부분(822a)과 연결되는 배선 부분(822b)을 포함할 수 있다. 트렌치들(TR)은 배선 부분(822b)을 노출시키지 않을 수 있다. 비아들(822a)의 각각은 제3 방향(D3)에 따른 두께(H2)를 가질 수 있다. 비아들(821a)의 두께(H2)는 트렌치(TR)의 깊이(H1)보다 클 수 있다.
언더필(400)은 트렌치(TR)의 적어도 일부를 채울 수 있다. 일부 실시예에 따르면 언더필(400) 및 트렌치(TR)의 바닥면 사이에는 갭(GP)이 존재할 수 있다. 따라서, 트렌치(TR)의 바닥면은 언더필(400)의 최하부와 수직으로 이격할 수 있다. 일부 실시예들에 따르면 언더필(400)은 트렌치(TR)를 완전히 채울 수 있다,
본 발명의 개념에 따르면, 반도체 패키지 장치를 제조하는 과정에서, 액체 상태의 언더필(400)이 제1 반도체 칩(100) 및 인터포저(800) 사이에 주입될 수 있다. 언더필(400) 소재는 열팽창 계수(CTE)가 높은 물질을 포함할 수 있다. 제1 반도체 칩(100)의 엣지 부분(EG)은 제1 반도체 칩(100)의 중심 부분보다 워페이지가 강하게 일어날 수 있다. 언더필(400)이 열팽창되는 경우, 언더필(400)은 트렌치들(TR) 내로 팽창될 수 있다. 그 결과 인터포저(800)의 상부 패드(860), 배선 부분(822b), 및 제1 연결 단자(180)에 가해지는 응력이 감소할 수 있고, 크랙 발생 위험이 감소할 수 있다. 따라서, 반도체 패키지 장치의 신뢰성이 증가할 수 있다.
도 5, 및 도 6은 도 2의 bb에 대응하는 비교예들의 확대도이다. 도 7은 도 2의 bb에 대응하는 일부 실시예의 확대도이다.
비교예 1
도 5를 참조하면, 인터포저(800)의 배선층(820) 내에 트렌치들(TR)이 형성되지 않을 수 있다. 언더필(400)이 팽창하는 과정에서 상부 패드(860) 및 배선 부분(822b)에 크랙(crack)이 생길 정도의 응력이 가해질 수 있다.
비교예 2
도 6을 참조하면, 인터포저(800)의 배선층(820) 내에 트렌치들이 형성되지 않을 수 있다. 제1 반도체 칩(100)의 하면에 트렌치들(TR)이 형성될 수 있다. 트렌치들(TR)은 제1 회로층(120) 및 제1 반도체 기판(110) 내에 형성될 수 있다. 일부 실시예들에 따르면, 트렌치들(TR)은 제1 회로층(120)에만 국부적으로 형성될 수 있다. 언더필(400)이 팽창되는 경우, 언더필(400)이 제1 반도체 칩(100)의 트렌치들(TR)로 팽창하는 효과는, 인터포저(800)에 트렌치들(TR)로 팽창하는 것에 비하여 작을 수 있다. 언더필(400)은 제1 반도체 칩(100)의 트렌치들(TR)을 채우지 않고, 갭(GP)이 존재할 수 있다. 상부 패드(860) 및 배선 부분(822b)에는 크랙(crack)이 생길 정도의 응력이 가해질 수 있다.
실시예 2
도 7을 참조하면, 인터포저(800)의 배선층(820)의 상부 및, 제1 반도체 칩(100)의 하부에 트렌치들(TR)이 형성될 수 있다. 제1 반도체 칩(100)의 하부의 트렌치들(TR)의 제공에 관계없이, 언더필(400)은 인터포저(800)의 트렌치들(TR) 내로 팽창됨으로써, 상부 패드(860), 배선 부분(822b), 및 제1 연결 단자(180)에 가해지는 응력이 감소할 수 있다.
도 8은 실시예들 및 비교예들의 인터포저의 상부 패드에 가해지는 응력을 비교한 그래프이다.
도 8을 참조하면, 비교예 1의 경우 397.90MPa의 응력이 측정되었고, 비교예 2의 경우 396.75MPa의 응력이 측정되었다. 이에 반하여 실시예 1의 경우 358.85MPa의 응력, 및 실시예 2의 경우 373.50Mpa의 응력이 측정되었다.
비교예 1 및 비교예 2를 비교하면 제1 반도체 칩에 트렌치를 형성하는 경우에는 0.2% 차이로 응력 감소 효과가 거의 나타나지 않음을 알 수 있다. 실시예 1과 비교예 1을 비교하면 7.3%의 응력 감소 효과가 나타남을 알 수 있다. 실시예 2와 비교예 1을 비교하면 6.1%의 응력 감소 효과가 나타남을 알 수 있다. 위 응력 측정 검사를 통하여, 인터포저에 트렌치가 제공되는 경우, 언더필이 팽창되는 공간이 확보되어 인터포저 상의 상부 패드 및 배선들에 가해지는 응력이 감소함을 알 수 있다.
도 9는 도 1의 aa에 대응하는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 9를 참조하면, 트렌치들(TR)의 각각은 평면적 관점에서 사각형의 링 형상 가질 수 있다. 트렌치들(TR)의 각각은 엣지 부분(EG)에서 제2 방향(D2)을 따라서 연장하다가, 굴곡되어 제1 방향(D1)을 따라서 연장할 수 있다. 평면적 관점에서, 트렌치들(TR)의 각각은 제1 반도체 칩(100)의 모퉁이(corner)와 인접한 부분에서 구부러질 수 있다. 트렌치들(TR)의 적어도 일부는 제1 반도체 칩(100)의 엣지 부분(EG)과 수직으로 중첩할 수 있다. 트렌치들(TR)의 나머지는 제1 반도체 칩(100)의 엣지 부분(EG)과 인접한 위치에 배치될 수 있다.
도 10은 도 1의 aa에 대응하는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 단면도이다.
도 10을 참조하면, 트렌치들(TR)을 대신하여 복수개의 홀들(HL)이 제공될 수 있다. 홀들(HL)의 각각은 평면적 관점에서 원의 형상을 가질 수 있다. 홀들(HL)의 적어도 일부는 제1 반도체 칩(100)의 엣지 부분(EG)과 수직으로 중첩할 수 있다. 홀들(HL)의 나머지는 제1 반도체 칩(100)의 엣지 부분(EG)과 인접한 위치에 배치될 수 있다. 홀들(HL)은 제1 방향(D1) 또는/및 제2 방향(D2)을 따라서 배열될 수 있다.
도 11은 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 도 1의 I- I'에 대응되는 단면도이다. 도 1 내지 도 4를 통해서 설명한 것과 중복되는 내용은 생략하기로 한다.
도 11을 참조하면, 각각의 반도체 패키지들(PK)상에 히트 싱크(710)가 제공될 수 있다. 히트 싱크(710)는 금속과 같은 도전 물질을 포함할 수 있다. 히트 싱크(710)와 반도체 패키지들(PK) 사이에 열 전달 물질(720)(Thermal interface materials)이 개재될 수 있다. 히트 싱크(710)의 두께(T1)는 0.2mm 내지 1.2mm 일 수 있다. 히트 싱크(710)는 일정 수준의 두께를 가짐으로써, 반도체 패키지(PK)의 워페이지(warpage)를 감소시킬 수 있다. 그 결과, 반도체 패키지(PK)의 워페이지에 기인한 인터포저(800)에 가해지는 응력이 감소될 수 있다.
도 12는 일부 실시예들에 따른 반도체 패키지 장치를 나타내는 도 1의 I- I'에 대응되는 단면도이다.
도 12를 참조하면, 반도체 패키지들(PK)의 상면 및 제3 반도체 칩(300)의 상면 상에 히트 싱크(710)가 공통으로 제공될 수 있다. 반도체 패키지들(PK)의 상면의 레벨 및 제3 반도체 칩(300)의 상면의 레벨은 실질적으로 동일할 수 있다. 히트 싱크(710)와 반도체 패키지들(PK) 사이에 열 전달 물질(720)이 개재될 수 있다. 히트 싱크(710) 및 제3 반도체 칩(300) 사이에 열 전달 물질(720)이 개재될 수 있다. 히트 싱크(710)의 두께(T1)는 0.2mm 내지 1.2mm 일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
800: 인터포저
TR:트렌치

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 인터포저;
    상기 인터포저 상의 반도체 패키지; 및
    상기 인터포저 및 상기 반도체 패키지 사이의 언더필을 포함하고,
    상기 인터포저는:
    상부에 상기 패키지 기판의 상면에 평행한 제1 방향을 따라서 연장되는 적어도 하나의 제1 트렌치를 포함하고,
    상기 제1 트렌치는 상기 반도체 패키지의 엣지(edge) 부분과 수직으로 중첩하고,
    상기 언더필은 상기 트렌치의 적어도 일부를 채우는 반도체 패키지 장치.
  2. 제1항에 있어서,
    상기 인터포저는:
    실리콘 기판;
    상기 실리콘 기판 상의 배선층; 및
    상기 배선층 상의 패드를 포함하고,
    상기 배선층은:
    절연층; 및
    상기 절연층 내에 개재되는 배선 구조체를 포함하고,
    상기 배선 구조체는 상기 패드와 접촉하는 비아 부분을 포함하고,
    상기 제1 트렌치의 깊이는 상기 비아 부분의 두께보다 작은 반도체 패키지 장치.
  3. 제2항에 있어서,
    상기 배선 구조체는 상기 비아 부분과 연결되는 배선 부분을 더 포함하고,
    상기 배선 부분은 상기 제1 트렌치의 바닥면보다 아래에 배치되는 반도체 패키지 장치.
  4. 제1항에 있어서,
    상기 제1 트렌치는 복수개로 제공되고,
    상기 제1 트렌치들의 각각은 상기 패키지 기판의 상면에 평행하고, 상기 제1 방향과 교차하는 제2 방향에 따른 폭을 가지고,
    상기 제1 트렌치들은 상기 제2 방향에 따른 피치로 이격하게 배치되는 반도체 패키지 장치.
  5. 제1항에 있어서,
    상기 언더필 및 상기 제1 트렌치의 바닥면 사이에는 갭(gap)이 존재하는 반도체 패키지 장치.
  6. 제1항에 있어서,
    상기 반도체 패키지는:
    제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 적층된 제2 반도체 칩들을 포함하고,
    상기 제1 반도체 칩은:
    제1 반도체 기판, 및 상기 제1 반도체 기판을 관통하는 제1 관통 전극들을 포함하고,
    상기 제2 반도체 칩들의 각각은:
    제2 반도체 기판, 및 상기 제2 반도체 기판을 관통하는 제2 관통 전극들을 포함하는 반도체 패키지 장치.
  7. 제6항에 있어서,
    상기 제1 반도체 칩의 하부에 형성되고, 상기 제1 반도체 칩의 엣지 부분과 수직으로 중첩하는 제2 트렌치들을 포함하고,
    상기 언더필은 상기 제2 트렌치들의 각각의 일부를 채우는 반도체 패키지 장치.
  8. 제1항에 있어서,
    상기 제1 트렌치는 상기 반도체 패키지의 모퉁이(corner)와 수직으로 중첩하는 부분에서 구부러지고,
    상기 제1 트렌치는 상기 패키지 기판의 상면에 평행하고, 상기 제1 방향과 교차하는 제2 방향을 따라서 연장하는 반도체 패키지 장치.
  9. 패키지 기판;
    상기 패키지 기판 상의 인터포저;
    상기 인터포저 상의 반도체 패키지; 및
    상기 인터포저 및 상기 반도체 패키지 사이의 언더필을 포함하고,
    상기 인터포저는:
    실리콘 기판;
    상기 실리콘 기판 상의 배선층; 및
    상기 배선층 상의 상부 패드를 포함하고,
    상기 배선층은:
    절연층, 상기 절연층은 상부에 상기 반도체 패키지의 엣지 부분과 수직으로 중첩하는 복수개의 오목부들을 포함하고; 및
    상기 절연층 내에 개재되는 배선 구조체를 포함하고,
    상기 배선 구조체는 상기 상부 패드와 접촉하는 비아 부분을 포함하고,
    상기 오복부들의 각각의 깊이는 상기 비아 부분의 두께보다 작은 반도체 패키지 장치.
  10. 제9항에 있어서,
    상기 오목부들의 각각은 홀(hole)의 형상을 가지고,
    상기 오목부들은 상기 패키지 기판의 상면에 평행한 제1 방향을 따라서 배열되는 반도체 패키지 장치.



KR1020210034985A 2021-03-18 2021-03-18 반도체 패키지 장치 KR20220131402A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210034985A KR20220131402A (ko) 2021-03-18 2021-03-18 반도체 패키지 장치
US17/505,953 US11735491B2 (en) 2021-03-18 2021-10-20 Semiconductor package device
CN202111544919.3A CN115117047A (zh) 2021-03-18 2021-12-16 半导体封装设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210034985A KR20220131402A (ko) 2021-03-18 2021-03-18 반도체 패키지 장치

Publications (1)

Publication Number Publication Date
KR20220131402A true KR20220131402A (ko) 2022-09-28

Family

ID=83284156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210034985A KR20220131402A (ko) 2021-03-18 2021-03-18 반도체 패키지 장치

Country Status (3)

Country Link
US (1) US11735491B2 (ko)
KR (1) KR20220131402A (ko)
CN (1) CN115117047A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577013B1 (en) 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US7605019B2 (en) 2006-07-07 2009-10-20 Qimonda Ag Semiconductor device with stacked chips and method for manufacturing thereof
JP2010245383A (ja) 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101751045B1 (ko) 2010-05-25 2017-06-27 삼성전자 주식회사 3ｄ 반도체 장치
KR20120057693A (ko) 2010-08-12 2012-06-07 삼성전자주식회사 적층 반도체 장치 및 적층 반도체 장치의 제조 방법
KR101817159B1 (ko) * 2011-02-17 2018-02-22 삼성전자 주식회사 Ｔｓｖ를 가지는 인터포저를 포함하는 반도체 패키지 및 그 제조 방법
KR20170019676A (ko) 2015-08-12 2017-02-22 삼성전자주식회사 반도체 장치의 제조 방법
US10622340B2 (en) * 2016-11-21 2020-04-14 Samsung Electronics Co., Ltd. Semiconductor package
KR20190057559A (ko) 2017-11-20 2019-05-29 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20220301969A1 (en) 2022-09-22
US11735491B2 (en) 2023-08-22
CN115117047A (zh) 2022-09-27

Similar Documents

Publication Publication Date Title
KR102605617B1 (ko) 적층 반도체 패키지
KR100923562B1 (ko) 반도체 패키지 및 그 형성방법
US8004079B2 (en) Chip package structure and manufacturing method thereof
KR100800473B1 (ko) 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지
US11171128B2 (en) Semiconductor package
EP2978020A1 (en) Package substrate
US7473993B2 (en) Semiconductor stack package and memory module with improved heat dissipation
US20140319668A1 (en) High thermal performance 3d package on package structure
US20140246781A1 (en) Semiconductor device, method of forming a packaged chip device and chip package
US20220013487A1 (en) Semiconductor package
KR20190017096A (ko) 반도체 패키지
JP2014239118A (ja) 半導体装置
US20240162169A1 (en) Electronic package and fabrication method thereof
US20120168936A1 (en) Multi-chip stack package structure and fabrication method thereof
KR101227078B1 (ko) 반도체 패키지 및 그 형성방법
CN112563215A (zh) 电子封装件及其制法
KR20220077762A (ko) 방열층을 포함한 반도체 패키지
JPWO2011021364A1 (ja) 半導体装置およびその製造方法
KR20210147453A (ko) 반도체 패키지 및 그 제조 방법
TWI808451B (zh) 半導體裝置
KR20220131402A (ko) 반도체 패키지 장치
JP2010141043A (ja) 半導体装置
KR20220048129A (ko) 서포터를 포함한 스택 패키지
TW202215605A (zh) 封裝結構
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination