JP2010141043A - 半導体装置 - Google Patents

Abstract

【課題】平面寸法の異なる半導体チップが積層された半導体装置において、アンダーフィルに空隙が生じるのを防止することができる半導体装置を提供する。
【解決手段】本発明の半導体装置１は、配線基板８と、貫通電極４ａを備え、配線基板８に対して電気的に接続されている第１の半導体チップ１２と、貫通電極４ｂを備え、配線基板８及び第２の半導体チップ２に対して電気的に接続されている、第２の半導体チップ２よりも平面寸法が大きい第１の半導体チップ１２と、を有し、配線基板８上に、第２の半導体チップ２及び第１の半導体チップ１２が積層されており、第１の半導体チップ１２に隣接して配置され、少なくとも第２の半導体チップ２と対面する位置に配置されているダミーチップ１１を有する。
【選択図】図３

Description

本発明は、貫通電極を備えた半導体チップが複数積層された構造を有する半導体装置に関する。

近年、半導体装置の高速化及び高密度実装化を実現するための方法として、チップ内に貫通電極を形成しバンプによるフリップチップ積層を行うＣｏＣ（チップオンチップ）構造が開発されつつある（例えば、特許文献１）。

このようなＣｏＣ構造を有する半導体装置の一例の模式的な側断面図を図６に示す。また、図７に、図６中の破線で囲んだ部分の平面図を示す。

半導体装置１００は、配線基板１０８、半導体チップ１０２、レジン１０１、および貫通電極１０４を備えている。

配線基板１０８の一方の主面上には接続パッド１０７が形成されており、一方の主面とは反対側の主面である他方の主面上には二次実装用バンプ１０９が形成されている。

配線基板１０８上には、貫通電極１０４を有する半導体チップ１０２が複数積層されて実装されている。半導体チップ１０２は一方の面に回路面１０３が形成されている。最下層の半導体チップ１０２は、その貫通電極１０４と、配線基板１０８の接続パッド１０７とがバンプ１０６により接続されることでフリップチップ実装されている。また、この配線基板１０８上にフリップチップ実装された最下層の半導体チップ１０２上に、さらに半導体チップ１０２がフリップチップ実装されている。すなわち、最下層に配置された半導体チップ１０２の貫通電極１０４の回路面１０３側の部分と、積層される半導体チップ１０２における貫通電極１０４の回路面１０３とは反対側の部分とがバンプ１０６により接続されている。積層されている半導体チップ１０２同士は同様にしてフリップチップ実装されている。

配線基板１０８と半導体チップ１０２との間の間隙、及び半導体チップ１０２との間の間隙には、アンダーフィル１０５が充填されている。このアンダーフィル１０５は、半導体チップ１０２の両主面を覆っている。なお、アンダーフィル１０５は、半導体チップ１０２の両主面だけでなく側面をも覆うように設けられている。

配線基板１０８上にはレジン１０１も形成されている。このレジン１０１は、アンダーフィル１０５を介して、積層された複数の半導体チップ１０２を覆っている。レジン１０１を構成する樹脂としては、例えば、エポキシ樹脂等を用いることができる。

この他、ＣｏＣ構造を有する半導体装置は、特許文献２〜５等に開示されている。
特開２００４−２８１９８０号公報 特開２００７−０３６１８４号公報 特開２００７−１８０５２９号公報 特開２００８−１４１０６１号公報 実用新案登録３０９６７２１号

ＣｏＣ構造の例として高速プロセッサチップとメモリチップの組合せの様に種類とサイズが異なるチップを積層する場合がある。この場合、配線経路を短縮することによる高速動作化を優先させる為に小サイズのプロセッサチップをマザーボード側に近い位置(下側）に配置し、大サイズのメモリチップを上側に配置させることが望ましい。

しかしながら、小サイズのプロセッサチップ上に大サイズのメモリチップを積層する場合、以下のような問題を生じる場合がある。

サイズが異なるチップの積層方法例として、特許文献２は、封止樹脂を、積層方向に隣接しているチップの側面に延設させて封止樹脂の剥離を防止する方法を開示している。この方法は、チップサイズの差異が少ない場合は有効である。

しかしながら、半導体装置の一部拡大断面図である図８に示すように、半導体チップ１０２と、半導体チップ１０２よりも平面寸法の小さい半導体チップ１１２とのサイズ差が大きい場合、アンダーフィル１０５が充填されずに空洞１１３が形成される場合がある。

図８に示す例では、半導体チップ１０２は、半導体チップ１１２に対してオーバーハング１１４だけ延出している。このため、配線基板１０８と半導体チップ１０２との間の距離ｄ１が、半導体チップ１０２同士の間の距離ｄ２よりも広くなっている。半導体チップ１０２同士の隙間ｄ２には毛細管現象によりアンダーフィル１０５が充填される。しかしながら、配線基板１０８と半導体チップ１０２との隙間ｄ１には、毛細管現象によりアンダーフィル１０５が充填されない場合があり、空洞１１３が形成されてしまう。空洞１１３が形成されることでクラックや剥れ不良等を生じやすくなるため、半導体装置の信頼性は低下してしまうこととなる。

一方、距離ｄ１へのアンダーフィル１０５の充填性を改善するべく、アンダーフィル１０５の材質や温度圧力条件等を変更することが考えられる。しかしながら、広い距離ｄ１への充填性を基準にアンダーフィル１０５の材質や温度圧力条件を選択すると、狭い距離ｄ２へのアンダーフィル１０５の充填性が不適当となり、今度は過剰充填等の問題が発生する場合がある。

なお、本発明に関連する他の先行技術文献として、特許文献３のダミーチップによる機械的強度を強化する発明や、特許文献４のダミーチップによるマイクロストリップ伝送線路を構成する発明がある。また、特許文献５はワイヤボンディングによるチップ割れ防止のために上チップの架空部下側にダミーチップを配置している。しかしながらこれら特許文献３〜５はいずれもチップサイズの差異に伴う空洞発生の問題点の改善には何ら関係するものではない。

そこで、本発明は、平面寸法の異なる半導体チップが積層された半導体装置において、アンダーフィルに空隙が生じるのを防止することができる半導体装置を提供することを目的とする。

上記目的を達成するため、本発明の半導体装置は、配線基板と、第１の貫通電極を備え、配線基板に対して電気的に接続されている第１の半導体チップと、第２の貫通電極を備え、配線基板及び第１の半導体チップに対して電気的に接続されている、第１の半導体チップよりも平面寸法が大きい第２の半導体チップと、を有し、配線基板上に、第１の半導体チップ及び第２の半導体チップが積層されており、第１の半導体チップに隣接して配置され、少なくとも第２の半導体チップと対面する位置に配置されているダミーチップを有する。

上記の通りの本発明の半導体装置は、ダミーチップを第１の半導体チップに隣接させ、かつ第１の半導体チップよりも平面寸法が大きい第２の半導体チップと対面させている。つまり、本発明の半導体装置は、第１の半導体チップと第２の半導体チップとの寸法差により生じる第２の半導体チップのオーバーハング部分にダミーチップを配置することによって第１の半導体チップとダミーチップとの間に毛細管現象によるアンダーフィルの充填を可能にしている。これにより、アンダーフィルの充填が不十分なことにより空洞が形成されてしまうのを防止することができる。

本発明によれば、平面寸法の異なる半導体チップが積層された半導体装置において、アンダーフィルに空隙が生じるのを防止することができる。

図１に、本実施形態の半導体装置の模式的な側断面図を示す。また、図２に、図１中の破線Ａで囲んだ部分の平面図を示す。また、図３に図１中の一点鎖線Ｂで囲んだ部分の一部拡大側断面図を示す。

半導体装置１は、配線基板８、第１の半導体チップ１２、第２の半導体チップ２、ダミーチップ１１を備えている。これら配線基板８、第１の半導体チップ１２、第２の半導体チップ２、ダミーチップ１１は、配線基板８、第１の半導体チップ１２、第２の半導体チップ２の順で積層され、ダミーチップ１１は第１の半導体チップ１２と同一の層に積層されている。なお、第２の半導体チップ２は複数枚が積層されている。また、第１の半導体チップ１２に隣接してダミーチップ１１が配置されている。すなわち、図２に示すように、４つのダミーチップ１１が、第１の半導体チップ１２を囲むようにして配置されている。

配線基板８の一方の主面上には接続パッド７が形成されており、一方の主面とは反対側の主面である他方の主面上には二次実装用バンプ９が形成されている。

第１の半導体チップ１２は、複数の第２の半導体チップ２よりも配線基板８に近い位置に配置されている。このため、第１の半導体チップ１２がプロセッサチップの場合、マザーボード側に近い位置に配置できることとなり、配線経路が短縮され、高速動作化に対して有利である。本実施形態の場合、第１の半導体チップ１２は配線基板８の直上に積層されている。つまり、配線基板８上には第１の半導体チップ１２及び複数の第２の半導体チップ２が積層されているが、第１の半導体チップ１２は、これら半導体チップのうち最下層に配置されている。この最下層に配置されている第１の半導体チップ１２と配線基板８との間の距離はｄ４である。第１の半導体チップ１２は、上面に回路面３ａが形成されており、また、回路面３ａ側から回路面３ａと反対側の面まで貫通した貫通電極４ａを有する。この貫通電極４ａと配線基板８の接続パッド７とがバンプ６により接合されることで、第１の半導体チップ１２は配線基板８にフリップチップ実装されている。第１の半導体チップ１２の平面寸法は、図２に示すように、Ｗ１２×Ｌ１２である。

第２の半導体チップ２は、第１の半導体チップ１２上に距離ｄ３を空けて積層されている。第１の半導体チップ１２がプロセッサチップの場合、第２の半導体チップ２としては、メモリチップの適用が可能である。第２の半導体チップ２は、上面に回路面３ｂが形成されており、また、回路面３ｂ側から回路面３ｂと反対側の面まで貫通した貫通電極４ｂを有する。この貫通電極４ｂと第１の半導体チップ１２の貫通電極４ａとがバンプ６により接合されることで、第２の半導体チップ２は配線基板８にフリップチップ実装されている。また、第２の半導体チップ２同士も貫通電極４ｂがバンプ６により互いに接合されることでフリップチップ実装され、これにより複数の第２の半導体チップ２が順次積層される。第２の半導体チップ２同士の間の距離は、図３に示すように、ｄ２となっている。第２の半導体チップ２の平面寸法は、Ｗ２×Ｌ２であり、第１の半導体チップ１２の平面寸法よりも大きい。なお、図２には、第２の半導体チップ２は直接図示されていないが、第２の半導体チップ２の外縁は、第１の半導体チップ１２の周囲に配置されたダミーチップ１１の外縁と重なっている。つまり、図２に示すＷ２×Ｌ２は、４つのダミーチップ１１の外縁の寸法であるとともに第２の半導体チップ２の平面寸法を表している。

ダミーチップ１１は、第１の半導体チップ１２に隣接して配置されており、本実施形態の場合、４つのダミーチップ１１が第１の半導体チップ１２の周囲に配置されている。また、ダミーチップ１１は、配線基板８及び第２の半導体チップ２と対面する位置に配置されている。すなわち、これらダミーチップ１１は、配線基板８と第２の半導体チップ２とに挟まれた位置に配置されている。

ダミーチップ１１は、図２の平面図において示すように、第１の半導体チップ１２の両側に配置された２つのダミーチップ１１ａと、第１の半導体チップ１２の上下方向に配置された２つのダミーチップ１１ｂとを有する。両側に配置されたダミーチップ１１ａの、第１の半導体チップ１２から離れた側の辺であるダミーチップ１１ａの辺１１ａ₁間の距離は、Ｗ２である。また、上下に配置されたダミーチップ１１ｂの、第１の半導体チップ１２から離れた側の辺であるダミーチップ１１ｂの辺１１ｂ₁間の距離は、Ｌ２である。すなわち、第１の半導体チップ１２を囲むダミーチップ１１の平面寸法はＷ２×Ｌ２であり、第２の半導体チップ２の平面寸法と同寸法である。

本実施形態では、ダミーチップ１１と第２の半導体チップ２との間の距離はｄ３であり、第１の半導体チップ１２と第２の半導体チップ２との間の距離ｄ３と等しくなるようにしている。また、ダミーチップ１１と配線基板８との間の距離はｄ４であり、第１の半導体チップ１２と配線基板８との間の距離ｄ４と等しくなるようにしている。また、ダミーチップ１１の外縁の寸法は上述したように、第２の半導体チップ２と同じ平面寸法であるＷ２×Ｌ２である。すなわち、本実施形態では、このようなダミーチップ１１を設けることで、第２の半導体チップ２と同じ平面寸法を有する第１の半導体チップ１２が第２の半導体チップ２と配線基板８との間に積層されているような状態にしている。

また、ダミーチップ１１は貫通電極４ｃを有している。第２の半導体チップ２の貫通電極４ｂとダミーチップ１１の貫通電極４ｃとはバンプ６で接合されている。さらに、ダミーチップ１１の貫通電極４ｃと配線基板８の接続パッド７とがバンプ６で接合されている。これにより、第２の半導体チップ２は、ダミーチップ１１の貫通電極４ｃを介して配線基板８と電気的に接続されている。このため、第２の半導体チップ２の周辺部に電源グランド端子等が配置されている場合は、ダミーチップ１１の貫通電極４ｃを経由して第２の半導体チップ２と配線基板８との電源グランドを導通させることが可能となり、第２の半導体チップ２の電源強化を図ることができる。

第２の半導体チップ２同士の隙間、第２の半導体チップ２と第１の半導体チップ１２との隙間、第２の半導体チップ２とダミーチップ１１との隙間、第１の半導体チップ１２と配線基板８との隙間、及びダミーチップ１１と配線基板８との隙間にはアンダーフィル５が充填されている。また、アンダーフィル５は、第２の半導体チップ２、第１の半導体チップ１２及びダミーチップ１１の側面も被覆している。

上述した各隙間へのアンダーフィル５の充填は、各隙間における毛細管現象を用いて充填させている。つまり、アンダーフィル５の材質や温度圧力条件等は、ｄ２、ｄ３、あるいはｄ４を考慮して設定されている。

ここで、仮にダミーチップ１１を設けていない構成とすると、ダミーチップ１１の厚さがｔ１の場合、第２の半導体チップ２と配線基板８との間の距離は、ｄ４＋ｔ１＋ｄ３となり、ｄ２、ｄ３、あるいはｄ４に比べて非常に広い隙間が形成されることとなる。そうすると、ｄ２、ｄ３、あるいはｄ４といったチップ間、あるいは基板―チップ間の距離に適合させたアンダーフィル５では、毛管現象を利用することができず、図６に示したような空洞１１３が形成されてしまう。しかしながら、本実施形態では、配線基板８と第２の半導体チップ２との間であって第１の半導体チップ１２が存在していない領域にダミーチップ１１を介在させることで、最下層の第２の半導体チップ２と配線基板８との間の距離が広くなりすぎないようにしている。このため、第１の半導体チップ１２が存在していない領域への毛管現象を用いてのアンダーフィル５の充填が可能となり、アンダーフィル５の未充填による空洞の形成が防止される。

また、小さいチップの上に大きいチップを配置する場合、両者の平面寸法に差があるため、積層時に大きいチップがバランスを崩して傾いてしまう場合がある。しかしながら、本実施形態の半導体装置は、ダミーチップ１１を第１の半導体チップ１２に周辺に配置することで、半導体チップ間における平面寸法の差をなくしている。このため、積層時に第２の半導体チップ２が傾いてしまうのを防止し、確実な組立を可能にしている。

このように、本実施形態は、第１の半導体チップ１２が存在していない領域にダミーチップ１１を配置したことで、不十分なアンダーフィル５の充填に起因する空隙が形成されるのを防止することができ、よって、クラックや剥れ不良等の発生を防止するとともに、確実な組立が可能となるので、信頼性の高い半導体装置を提供することができる。

また、本実施形態の半導体装置は、第１の半導体チップ１２をプロセッサチップとし、第２の半導体チップ２をメモリチップとした場合、メモリチップに比べて平面寸法の小さいプロセッサチップをマザーボードに最も近い位置に配置することができるため、配線経路の短縮に伴う高速化が可能である。

なお、上述した例では、ダミーチップ１１と第２の半導体チップ２との間の距離と、第１の半導体チップ１２と第２の半導体チップ２との間の距離とがいずれもｄ３で等しく、また、ダミーチップ１１と配線基板８との間の距離と、第１の半導体チップ１２と配線基板８との間の距離もいずれもｄ４で等しい場合について説明したが、本発明はこれに限定されるものではない。すなわち、ダミーチップ１１、第２の半導体チップ２あるいは配線基板８との間に、所定の材質、温度圧力条件にてアンダーフィル５を毛細管現象によって充填させることができるのであれば、これら各隙間の距離については限定されるものではない。

また、本発明は、図４に示すように、第１の半導体チップ１２及びダミーチップ１１が、配線基板８に対面する位置ではなく、第２の半導体チップ２の間に配置されている場合にも適用可能である。この場合、ダミーチップ１１は第２の半導体チップ２に対してのみ対面しており、配線基板８には対面していない。この場合、ダミーチップ１１と第２の半導体チップ２との間の距離が、第１の半導体チップ１２と第２の半導体チップ２との間の距離と等しくなるようにしてもよい。なお、図４でアンダーフィルは省略している。

さらに、本発明は、第２の半導体チップ２の主面に対する第１の半導体チップ１２が、図２で示したような中央部分に配置されているのではなく、図５に示すように、角部に配置されている場合にも適用可能である。図５のレイアウトの場合、第１の半導体チップ１２は第２の半導体チップ２の左下部分に配置されており、ダミーチップ１１は、第１の半導体チップ１２の右側及び上方に配置されている。

また、上述した各例では、ダミーチップ１１は、矩形で複数枚に分割された構成を示したが、本発明はこれに限定されるものではなく、１枚で構成してもよい。

本発明の一実施形態に係る半導体装置の模式的な側断面図である。 図１中の破線Ａで囲んだ部分の平面図である。 図１中の一点鎖線Ｂで囲んだ部分の一部拡大側断面図である。 本発明の他の実施形態に係る半導体装置の一部拡大側断面図である。 本発明のさらに他の実施形態に係る半導体装置の平面図である。 ＣｏＣ構造を有する半導体装置の模式的な側断面図である。 図６中の破線で囲んだ部分の平面図である。 空洞が形成された半導体装置の一部拡大断面図である。

符号の説明

１ 半導体装置
２ 第２の半導体チップ
３ａ、３ｂ 回路面
４、４ａ、４ｂ、４ｃ 貫通電極
５ アンダーフィル
６ バンプ
７ 接続パッド
８ 配線基板
９ 二次実装用バンプ
１１ ダミーチップ
１２ 第１の半導体チップ
２１ レジン
ｄ１、ｄ２、ｄ３、ｄ４ 距離

Claims (7)

1. 配線基板と、
   第１の貫通電極を備え、前記配線基板に対して電気的に接続されている第１の半導体チップと、
   第２の貫通電極を備え、前記配線基板及び前記第１の半導体チップに対して電気的に接続されている、前記第１の半導体チップよりも平面寸法が大きい第２の半導体チップと、を有し、
   前記配線基板上に、前記第１の半導体チップ及び前記第２の半導体チップが積層されており、
   前記第１の半導体チップに隣接して配置され、少なくとも前記第２の半導体チップと対面する位置に配置されているダミーチップを有する半導体装置。
2. 前記配線基板、前記第１の半導体チップ及び前記第２の半導体チップは、前記配線基板、前記第１の半導体チップ、前記第２の半導体チップの順で積層されており、前記ダミーチップは、前記配線基板及び前記第２の半導体チップと対面する位置に配置されている、請求項１に記載の半導体装置。
3. 複数の前記第２の半導体チップを有し、
   前記配線基板、前記第１の半導体チップ及び複数の前記第２の半導体チップは、前記配線基板、前記第２の半導体チップ、前記第１の半導体チップ、前記第２の半導体チップの順で積層されており、前記ダミーチップは、複数の前記第２の半導体チップと対面する位置に配置されている、請求項１に記載の半導体装置。
4. 前記ダミーチップは、前記第１の半導体チップの周囲に配置されている、請求項１ないし３のいずれか１項に記載の半導体装置。
5. 前記ダミーチップは、第３の貫通電極を有する、請求項１ないし４のいずれか１項に記載の半導体装置。
6. 前記配線基板と前記ダミーチップとの間の距離が、前記配線基板と前記第１の半導体チップとの間の距離に等しく、かつ前記第２の半導体チップと前記ダミーチップとの間の距離が、前記第２の半導体チップと前記第１の半導体チップとの間の距離に等しい、請求項２、４または５のいずれか１項に記載の半導体装置。
7. 前記第２の半導体チップと前記ダミーチップとの間の距離が、前記第２の半導体チップと前記第１の半導体チップとの間の距離に等しい、請求項３ないし５のいずれか１項に記載の半導体装置。